CN103426916B - 功率mosfet结构及方法 - Google Patents

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Abstract

功率MOSFET包含具有上表面的半导体衬底，在衬底中具有第一深度的空腔，其侧壁延伸至上表面，在空腔中的介电衬里，在介电衬里内并延伸至上表面或在上表面上延伸的栅导体，在衬底内且具有第二深度的体区(多个)，其通过第一厚度的介电衬里的第一部分(多个)与下部空腔区域的栅导体分离，以及在体区(多个)内并延伸至小于第二深度的第三深度的源区(多个)。源区(多个)通过至少部分地大于第一厚度的第二厚度的介电衬里的第二部分与栅导体分离。介电衬里在第三深度处或小于第三深度处具有横向延伸进入栅导体并远离体区(多个)的突起。

Description

功率MOSFET结构及方法
技术领域
本发明一般涉及半导体装置以及，更具体地涉及功率金属氧化物半导体场效应晶体管(MOSFET)的结构。
术语金属氧化物半导体(MOS)和场效应晶体管(FET)以及组合“MOSFET”已经成为电子技术中用于绝缘栅场效应晶体管(IGFET)的普遍应用，甚至它们也可以使用用于栅绝缘体的任何类型的介电质而不仅仅是氧化物绝缘体，以及可以使用用于栅电极的任何类型的导体而不仅仅是金属。相应地，除非有其他特殊说明，在本文中所使用的，与MOSFET相关的术语“金属”意味着包含任何类型的导体。这样的导体的非限制实例是金属导体、半金属导体、合金导体、掺杂和未掺杂半导体、及它们的混合物和组合物。类似地，除非有其他特殊说明，与MOSFET相关的术语“氧化物”意味着包含任何类型的有机或无机介电质。这样的介电质的非限制实例是氧化物介电质、氮化物介电质、氟化物介电质、塑性材料和其他类型的无机和有机介电质以及它们的混合物和组合物。此外，本文可互换地使用缩写MOSFET和IGFET以及它们所表述的术语。
在电子电路中经常使用功率MOSFET并且它们的应用依赖于它们的性能和成本。在改善它们的性能、生产效率以及成本上已经作了很多努力，而且仍在继续致力于改善它们的性能、生产效率以及成本，并且目前仍有更进一步改善的需求。这样的改善极度依赖于这样的MOSFET的结构和制造方法。
附图说明
通过阅读下面的详细说明，并结合附图中的附图将更好地理解本发明，附图中相同的标记表示相同或相似的元件，其中：
图1表示传统功率MOSFET的简要示意性横截面图；
图2表示根据本发明实施例的功率MOSFET的简要示意性横截面图；
图3表示根据本发明实施例的图2中的功率MOSFET的放大中心部分的简要示意性横截面图；以及
图4-25表示根据本发明其他实施例的图2-3中的MOSFET在各种制造阶段的简要示意性横截面图，显示了在这样的制造阶段中所形成的结构。
具体实施方式
下面的详细说明实质上只是示例性的，并不意味着对本发明或本发明的使用和应用有所限制。此外，对在前述技术领域、背景或下面的详细说明中出现的所描述或所意指的任何理论没有限制。
为了简单明了地说明，附图表示结构和/或制造的通常形式，并取消了对众所周知的特征和技术的描述和说明，以避免不必要地模糊本发明。此外，附图中的元件没有必要按尺寸绘制。例如，可相对于其他元件或区域放大附图中某些元件或区域的尺寸，以帮助增进对本发明实施例的理解。
在说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”及类似术语，即便有，是用来对某些相同元件和/或制造步骤之间进行区分，而未必是表示特殊的空间配置或次序或时间顺序。应当理解，在合适条件下这样使用的术语可以互换，这样本文描述的本发明实施例，例如是在顺序、方向和配置上能够操作或构造，而不仅仅是本文描述的那些或说明的那些。另外，术语“包含”、“包括”、“含有”及它们的任何变形，意味着涵盖非-排除的包含，这样的包含一系列元件的工艺、方法、物品或设备未必限于那些元件，而是可包含没有明确列出来的或这些工艺、方法、物品或设备固有的其他元件或步骤。这里使用的术语“连接的”定义为以电性或非电性方式的直接或间接连接。这里使用的术语“实质的”和“实质地”意味着以实践方式能够实现规定的目的，并且如果不太理想，即便有，也是对规定的目的不是很重要。术语“衬底”和“半导体衬底”意味着包含含有衬底的任何类型的半导体，无论单晶或多晶或非晶，以及无论分层的或均质的，例如但不限于，绝缘体上半导体(SOI)衬底和半导体上绝缘体(IOS)衬底。
此外，这里描述的半导体区域(多个)是N型或P型的。本领域技术人员将明白把具体装置或区域标识为N型或P型仅是示例，并不限制，并且可用相反的导电类型的装置或区域(多个)进行替代。相应地，提及第一区域例如为N型以及第二区域例如为P型是为了当涉及实施例时能更普遍地说明第一区域是第一导电类型的(其可以是N或P型)以及第二区域是相反的第二导电类型的(那么其可以是P或N型)。另外，当这里描述的装置涉及“功率MOSFET”时，它们不限于在操作相对高功率的地方的应用，并且可用于需要MOSFET行为的任何应用领域。相应地，术语“功率MOSFET”，单个的或多个的，被宽泛地解释，并不仅限于功率装置。
图1表示根据现有技术的功率MOSFET 20的简要示意性横截面图。MOSFET20包含半导体衬底22(例如，N型)，半导体衬底22具有上表面23并在衬底22的下表面221上具有漏区和接触21。体区(多个)24(例如，P型)位于衬底22内并延伸至上表面23。源区30(例如，N型)位于体区24内并也延伸至上表面23。空腔25位于体区24和源区30的各组合之间并衬有介电层26。介电层26作为栅绝缘体。导电栅28位于空腔25内并通过介电层26与衬底22、体区24和源区30分离且具有上表面29。介电区33位于导电栅28上。源极引线32位于介电区33上，作为MOSFET 20的一个端子并欧姆耦合至体区24和源区30。导电栅28的侧壁部分27面向位于源区30和衬底22的下部分222之间的部分体区24。当导电栅28被适当偏置时，在源区30和下部衬底22间的体区24中形成导电通道37，这样源-漏电流39能从源区30通过体区24和通过衬底22的下部分222(例如，漂移区)流向漏区和漏区接触21。源-漏电流39的幅值取决于施加到导电栅28以及漏区和漏区接触21的电压幅值和极性。
图2表示根据本发明实施例的功率MOSFET 40的简要示意性横截面图，以及图3表示图2中的功率MOSFET 40的中心部分401的简要示意性横截面放大图，其显示得更详细。图2和图3一起讨论。对图2-25中的掺杂的体区44、源区50等等添加“(多个)”表示这些术语可以是一个或多个。MOSFET 40包含含有衬底42(例如，N型)的半导体，衬底42具有上(例如，第一)表面43并在衬底42的下(例如，第二)表面421上具有漏区和接触41。体区44(多个)(例如，P型)位于衬底42内并延伸至衬底上表面43，且其下边界444距离上表面43具有深度441(见图3)。源区50(多个)(例如，N型)位于体区(多个)44内并也延伸至衬底上表面43。空腔45横向位于体区(多个)44和源区(多个)50的组合之间并衬有介电层46。介电层或衬里46还指代为栅绝缘体46或栅介电质46。
空腔45距离衬底42的上表面43具有深度450。空腔45具有侧壁451和底部452(见图3)。侧壁451从底部452延伸至衬底上表面43。侧壁451具有下侧壁部分453和上侧壁部分454，结合图4-25进行更详细地说明。类似地，介电层46具有邻近部分下侧壁部分453且具有垂直高度463的下介电质部分461。介电层46还具有位于下介电质部分461和衬底上表面43之间、邻近上侧壁部分454且具有垂直高度466的上介电质部分(多个)465。下介电质部分461具有横向厚度462以及上介电质部分(多个)465具有通常比下介电质部分461的横向厚度462更厚的横向厚度464。
栅导体48位于空腔45内并通过介电层46与衬底42、体区(多个)44和源区(多个)50分离且具有上表面49。栅导体48期望地包含三个部分或区域481、483、484。具有垂直厚度541的下部分或区域481位于空腔45的底部452上的介电层46上并垂直地延伸至界面482。界面482大致位于下侧壁部分453和上侧壁部分454之间的结合部处，也大致位于下介电质部分461和上介电质部分(多个)465之间的结合部处，还正好大致位于介电突起58横向延伸进入栅导体48的地方。具有垂直厚度485的中间栅导体部分或区域483位于界面482上并垂直地大致延伸至衬底上表面43的水平。期望但并非必须地，栅导体上部分或区域484从衬底上表面43的大致水平面之上垂直延伸距离56至栅导体上表面49。栅导体48大致在界面482和介电突起58上具有横向宽度486，而在界面482和突起58下并朝向空腔底部452具有更大的横向宽度487。界面482和介电突起58与源区(多个)50的下部末端507适合约在同一垂直水平面上，但并不一定要这样。
介电区域53位于栅导体48上。源极引线52(见图2)位于介电区域53上，作为MOSFET40的一个端子(例如，源极接触)，其通常与体区(多个)44和源区(多个)50欧姆耦合。为了避免混乱，绘制的源极引线52在图3中没有画出。由衬底42下表面421上的漏区和漏区接触41提供第二端子(例如，漏极连接)，但在其他实施例中也可使用其他连接配置。虽然将源极引线52与体区(多个)44和源区(多个)50进行欧姆接触是普遍的，但并不一定要这样并且这样的接触在其他实施例中也可独立提供。栅导体48的侧壁部分47面向位于源区(多个)50和衬底42下部分422之间的那部分体区(多个)44，并还面向部分源区(多个)50。当栅导体48被适当偏置时，在源区(多个)50和衬底42的下部分422之间的体区(多个)44内形成导电通道57，以使源-漏电流59能够从源区(多个)50、通过体区(多个)44和通过衬底42的下部分422(例如，漂移区)而流向漏区和漏区接触41。源-漏电流59的幅值取决于相时于体区(多个)44而施加到栅导体48的电压幅值和极性以及相对于源区(多个)50而施加到漏区和漏区接触21的电压幅值和极性。关于图19-25，图2-3的源区(多个)50也可称为“最终”源区(多个)50，以便将它们与形成的初始源区(多个)50′进行区分，例如，在图18的制造阶段518期间。关于其他的器件区域(多个)或元件规定如下，其中对于在制造过程中形成的初始或中间区域(多个)或元件使用相同的附图标记作为它们所涉及的最终区域(多个)或元件，但是通过对初始或中间形式添加符号(′)或符号(″)以将它们区分开来。
功率MOSFET 40与现有技术的MOSFET 20在几个方面不同。例如，栅介电质46的沿着存在有栅导体48的空腔45的侧壁451的厚度变化。在操作MOSFET40期间，在栅电介质46中存在源区(多个)50和栅导体48间的电场。栅电介质46在形成沟道区域57的地方的下(例如，第一)介电部分461(例如见图3)中具有更小的厚度462，而在上(例如，第二)介电部分(多个)465中具有明显更大的厚度464。这样形成是由于额外的如下作用：(i)栅导体48在其上部部分如靠近上介电质部分(多个)465处通常具有更小的横向宽度486，而在其下部部分如靠近下介电质部分461处通常具有更大的横向宽度487；(ii)栅介电质46具有横向延伸进入栅导体48的介电突起58，并且其下部末端位于衬底上表面43下深度585处及位于空腔45底部452上的介电层46上高度541处。期望深度585等于或小于源区(多个)50下部末端507的深度506以及上介电质部分(多个)465的高度466；以及(iii)源区(多个)50在靠近上介电质部分(多个)465的上侧壁部分454中具有弯曲形状60，这样位于介电突起58上、在上介电质部分(多个)465中的栅介电质46的横向厚度464总体地在趋近上表面43时增加。上介电质部分(多个)465包含突起58。虽然不是必须的，但仍期望距离506、585和466大致相同，注意，源区(多个)50下部末端507的深度506应当等于或大于介电突起58下部末端的深度585，否则沟道57不会完全靠近栅极未端507形成。相对于靠近下介电质部分461以及下介电质部分461下的更大栅导电宽度487，在上介电质部分(多个)465中从更小栅导体宽度486处开始形成的更厚的上介电质部分(多个)465、靠近上介电质部分(多个)465的弯曲形状60以及介电突起58用于降低栅导体48和源区(多个)50间的电场，从而使得MOSFET40不容易受到栅-源击穿的影响。此外，获得这种效果并没有使得MOSFET 40的增益降低，这是因为更厚的上介电质部分(多个)465没有在源区50的下部末端507下面明显地延伸，而其下面正是给栅导体48上施加偏置而在体区(多个)44中形成沟道57的地方。
期望栅导体48的上表面49与衬底上表面43间的距离56等于或大于0。使栅导体48在衬底上表面43上延伸(例如，延伸距离56)可以降低MOSFET40的栅串联电阻Rg，这是因为随着栅极48的高度56增加，栅极48的横截面积也增加。由于栅串联电阻Rg作用于栅时间常数Cg＊Rg，降低Rg可提高高频性能并减少晶体管40的开关时间。这是非常期望的。距离56优选在空腔深度450的大约20％-50％的范围内，但是也可以使用更大和更小的距离。要说明的是，源区(多个)50与体区(多个)44形成NP或PN结的地方的源区(多个)50的边界503是弯曲的，大体上与弯曲形状60类似，也就是说，向下凹或等同地向上凸。换而言之，源区(多个)边界503上的任意点502在衬底上表面43下的深度501通常随着点502与对着栅导体48的弯曲形状60的分离504的减少而增加。这可使得源区(多个)50的弯曲形状60与NP或PN结下部源区(多个)边界503之间的源区宽度505在沿着下部源区(多个)边界503或弯曲形状60以在很大长度上在一定程度上是不变的。虽然这不是必须的，但这也可使得源区(多个)50在某种程度上具有类香蕉形状(banana-like shape)，如在图2和3中的实施例示出的。尽管这些特征中的每一个都独立地正向地对改善装置性能起作用，但是它们全体的有益效果是叠加性的，这使得上述阐明的实施例非常令人期待。
图4-25示出了根据本发明另外实施例的图2和3中的MOSFET 40在各个制造阶段504-525的简要横截面图，并示出了制造阶段504-525形成的结构604-625。现在参考图4的制造阶段504，提供具有上(例如，第一)表面43和下(例如，第二)表面421的衬底42。通过示例方式而非限制的，衬底42可以是可变的或均匀掺杂的N型或P型掺杂的，这取决于是需要NPN晶体管还是PNP晶体管。
介电层55位于衬底上表面43上。当衬底42包含硅，氧化硅适合作为介电层55，但是也可使用其他的绝缘材料。介电层55的厚度551将取决于介电层55是否仅用作薄表面保护(例如，“衬垫”氧化物)介电层还是用作可后续提供场氧化物或其他隔离介电区域(多个)的厚介电层，这与MOSFET40或IC中MOSFET 40可作为其中一部分的其他器件相关，但这不是必须的。本领域技术人员将明白如何依据介电层55期望的具体功能而选取厚度551。硬掩模层62位于介电层55上，其具有横向宽度631的开口63、厚度621以及上表面622。在硬掩模层62中形成开口63期间，开口63下的部分介电层55可保留在适当位置或去除，例如通过差分蚀刻。每一种配置都是有用的。为了便于说明，假定在开口63下介电层55一直被保留在适当位置直到后面的制造阶段。开口63的横向宽度631基本决定了MOSFET40(如见图2-3)的栅导体48的横向宽度487并且其在MOSFET设计者的判断范围内。
当介电层55是氧化硅，那么具有厚度621的掩模层62可方便地采用氮化硅，但是也可使用其他的硬掩模材料。使用掩模层62的目的是为了在形成图5中的更厚的介电区域64′的过程中来保护衬底42的下部区域(多个)。在优选方式中，通过对掩模开口63下的衬底42的半导体局部氧化(LOCOS)来形成图5中的介电区域64′。当衬底42包含硅而图5中的区域64′为具有氧化硅，厚度621在至少约100纳米(nm)的范围内是有益的，但是也可使用更厚的和更薄的层。介电层55(例如，氧化物)的厚度551为至少约50-80nm是有益的，但是也可使用更厚的和更薄的层。结果获得结构604。
现在参考图5的制造阶段505，将结构604合适地暴露在热和/或活化的氧气气氛，以致具有厚度641′的LOCOS介电区域64′在掩模层62中宽度为631的开口63下面形成。形成LOCOS介电区域64′是惯用的并且在本领域中LOCOS技术是众所周知的。LOCOS区域64′的厚度641′取决于所设计的具体装置并且厚度641′的选择是本领域技术人员员能够实现的。在优选方式中，LOCOS区域64′的底部642′与顶部间的厚度641′合适地为约200-1000nm，并且底部642′与衬底42的上表面43间的距离643′合适地为厚度641′的约30-50％，但是也可使用更厚和更薄的区域(多个)。
在形成例如LOCOS的介电区域64′期间，会消耗开口63下面的部分衬底42，例如将半导体(如硅)转变为介电质(如二氧化硅)。结果，介电区域64′的底部642′凹陷至衬底42的初始上表面43下，留下实质上超出从开口63的氧扩散长度外的横向末受影响的区域。由于在形成介电区域64′期间的氧横向扩散，介电区域64′的侧壁644′在随着它们靠近衬底上表面43时会具有弯曲形状60″。这将在下面说明，希望获得弯曲形状60″，并且虽然LOCOS工艺可形成这样的侧壁弯曲，但是也可使用能产生实质上弯曲形状60″的侧壁644′的其他工艺来形成介电区域64′。对弯曲形状60″使用双符号(″)表示它是图2-3中的最终弯曲形状60的前体。在后续工艺步骤中弯曲形状60″的半径可在一定程度上变化，这样弯曲形状60从开口63在更大的横向距离上产生，但是这不是必须的。衬底42的部分65位于介电区域64′的底部642′下面。结果获得结构605。
现在参考图6的制造阶段506，在结构605没有被硬掩模62保护的开口63下面蚀刻结构605。但是，如果遇到掩模层62被明显腐蚀，也可使用具有大致类似的开口的另一重叠掩模(未示出)。通道645蚀刻穿透重叠在底部642′上的介电区域64′(见图5)。蚀刻继续进入图5中的介电区域64′的底部642′下面的衬底42的部分65，从而在其中形成横向宽度456′的空腔45′。空腔45′具有底部452′、侧壁451′和距离衬底42的上表面43的深度450′。蚀刻介电区域64′期望地为各向异性。蚀刻衬底42的下部部分65也初始地期望为各向异性的，接下来对衬底42在界面642′下的空腔45′中暴露的那些部分进行短暂的各向同性蚀刻。这导致空腔45′下部分453′的宽度456′比留在上部分454′中的介电质中的开口宽度631稍微大些。
当衬底42是硅，深度450′合适地在约0.4-2.0微米的范围内，但是也可采用其他深度。等离子体蚀刻是蚀刻图5中的LOCOS区域64′以及衬底42的部分65(见图5)来形成空腔45′的方便的方法，但是也可使用其他蚀刻技术。完成这样的介电质和半导体的等离子体蚀刻的反应气体是本领域中公知的并且这将取决于用作区域64′(见图5)的具体介电质以及选择作为衬底42的具体半导体。掩模层62中的开口63的宽度631主要决定了空腔45′的宽度456′。但是，如果需要但不是必须的，在基本形成空腔45′后，如果使用各向同性蚀刻可使得宽度456′稍微超过宽度631。结果获得结构606。
现在参考图7的制造阶段507，期望在具有深度450′的空腔45′的底部452′和侧壁451′的下部部分453′上(见图6)形成栅介电质46。在形成栅介电质46后，由于提到的这些区域的位置或幅度会在很小程度上变化，例如，如果通过热氧化暴露于图6中的空腔45′内的衬底42表面形成栅介电质46，那么将这些区域分别作为空腔45的底部452、侧壁451、下部部分453和深度450。侧壁451包含下侧壁部分453和围绕弯曲形状60′的上侧壁部分454，其中栅介电质46的部分461具有横向厚度462，其中栅介电质46的上部部分(多个)465′具有更大的横向厚度464′。
当衬底42包括硅，栅介电质46方便地为氧化硅，但也可使用其他的介电材料。在优选方式中，厚度462合适地在约5-150nm的范围内，但也可使用更厚和更薄的层。热氧化或沉积是形成栅介电质46的方便方法，但是也可使用本领域公知的其他技术，这取决于选作栅介电质46的材料。弯曲形状60′上的栅介电质46的上部部分(多个)465′具有横向厚度464′，这里使用符号(′)表示这种部件是图3中的弯曲形状60上的厚度为464的最终介电部分(多个)465的前体。结果获得结构607。
现在参考图8的制造阶段508，用导体481″填满空腔45。期望导体481″是多晶半导体(例如硅)，但也可使用其他相关的导电材料。为了方便说明但并不进行限制，导体481″也称为“第一多晶”或“第一导体”481″。若第一导体481″包含硅，那么期望它具有相对高的导电性，并且优选与衬底42具有相同的导电类型，如N型，但是也可使用其他的导电性能和类型。化学气相沉积(CVD)是形成第一导体481″的合适技术，但是也可使用本领域中公知的其他沉积技术。期望在沉积第一导体481″期间，在介电层55和掩模层62上的适当位置留下第一导体481″，但是这不是必须的。在介电层46的下部部分461和上部部分(多个)465′内形成导体481″，至其深度超过空腔深度450。结果获得结构608。
现在参考图9的制造阶段509，期望蚀刻结构608以去除导体481″的上部部分，留下具有厚度541′且具有在空腔45内的上表面482′的后导体部分481′。优选各向异性蚀刻。等离子体蚀刻是合适的蚀刻技术的非限制示例，且是本领域公知的。如下面将示出的，导体481′形成MOSFET 40的栅导体48的一部分。在优选方式中，导体481′的上表面482′位于衬底上表面43之下的量为485′。还希望蚀刻工艺留下导体481′的上表面482′上的栅介电质46靠近相邻弯曲形状60′的上部部分(多个)465′的导体481″的部分483′。可使用形成导体部分483′的任何方法。结果获得结构609。
现在参考图10的制造阶段510，将空腔45内的导体481′的表面482′转化为介电质581′，例如但不限于，通过热氧化导体481′的部分材料。介电质581′在留在空腔45内的导体481的表面482上具有厚度582′。厚度582′在约10-300nm的范围内是有用的，但是也可使用更大或更小的厚度。在形成介电区域581′期间，导体481′的靠近弯曲形状60′的部分483′(见图9)转化为介电质583′。转化之后，空腔45内的剩余部分481具有厚度541并在衬底42的上表面43下距离485处具有上表面482。结果获得结构610。
现在参考图11的制造阶段511，蚀刻介电区域581′、583′以基本上去除介电区域581′和介电区域583′的上部部分。优选使用各向异性蚀刻。留下沿着空腔45的侧壁451并距离SC表面43的具有深度585的介电突起58，其横向延伸进入空腔45。介电区域(多个)58靠近弯曲形状60的下部末端并大致位于或仅在空腔45内剩余导体481的表面482上。表面482大致位于下侧壁区域453和上侧壁区域454之间或其分界面处。表面482位于衬底上表面43下的距离485处及空腔45内剩余导体481的下部边缘上的高度541处。具有横向厚度464的上介电质部分(多个)465靠近上侧壁部分454的弯曲形状60。等离子体蚀刻是去除介电区域581′和介电区域583′的上部部分的合适技术的非限制示例。结果获得结构611。现在参考图12的制造阶段512，取决于选用掩模层62的材料，用本领域中公知的任何各种方法去除结构611的掩模层62，从而暴露介电层55的上表面552。结果获得结构612。
现在参考图13的制造阶段513，在结构612、表面552和482上沉积导体484′，并大体上填充包含介电区域64′(见图5)所在的区域的至少一部分的空腔45。在此图12中的表面482与图3相关并被随后称为“界面”482。将靠近空腔45直至表面552的先前介电区域64′全部用导体484′填充不是必要的，但是期望导体484′的上表面486′位于衬底42的上表面43上。导体484′可方便地采用与图8(例如掺杂多晶硅)中使用的导体481″相同的材料；但是它的导电性不必相同并且也可使用其他的材料。由CVD形成的N型多晶硅是用作导体484′的合适材料和沉积技术的非限制示例，但是也可使用其他的材料和沉积技术。为了方便说明但非限制地，还将材料484′也被称为“第二多晶”或“第二导体”484′。结果获得结构613。
现在参考图14的制造阶段514，适当蚀刻结构613以去除导体484′的上部部分而留下部分484和483。部分484被示出为位于最上面并具有上表面49。部分483位于部分484和导体481之间。部分484和483位于空腔45内的导体481的界面482上。部分484、483和481的组合形成图2-3中的MOSFET40的栅导体48。栅导体48具有上表面49和总厚度488。上表面49位于衬底42的上表面43的距离56处。期望距离56大于0并优选至少是空腔深度450的约20-50％，但是也可使用更大和更小的深度。结果获得结构614。
现在参考图15的制造阶段515，去除位于结构614的衬底上表面43上的那些介电层55部分，例如通过各向同性蚀刻。等离子体蚀刻是用于去除介电层55至衬底上表面33的水平面的合适方法的非限制示例，但也可使用其他蚀刻技术。通过采样等离子体蚀刻使用的蚀刻气体，可以方便地在探测到出现衬底42的原子时即停止蚀刻，出现衬底42的原子表明已经达到衬底42的上表面43。通过这种方式，靠近弯曲形状60的上介电质部分(多个)465可基本上不保留下来而不被损坏。结果获得结构615。现在参考图16的制造阶段516，在栅导体48和衬底42的暴露部分上形成具有厚度651的介电层65。热生长是形成介电层65的合适方法的非限制示例而氧化硅是用作层65的合适材料的非限制示例，但也可使用其他材料和形成技术。结果获得结构616。
现在参考图17的制造阶段517，期望向衬底42和栅导体48内提供A(例如，P型)。在暴露部分442下形成衬底42中具有深度441的体区(多个)44(例如，P型)。由于没有示出掩模，在栅导体48中也形成类似深度441′的掺杂区域44′，但这不是必须的。硼是用来形成体区44的合适的注入杂质的非限制示例，其注入能量在约10-200KeV的范围而剂量在约1E12-1E15离子/cm2的范围，并还可使用多步掺杂。体区(多个)44的深度441在约0.5-1.8微米的范围是有益的，但也可使用更大或更小的深度。在任何情况下，期望体区(多个)深度441大于介电突起58的下部末端的深度585以及图2-3中的源区(多个)50的期望深度，但小于至空腔45底部452的深度450。体区(多个)40的最终深度441包含由热驱动引起的注入A杂质的进一步扩散，代表性的是在炉内在氮气氛下在约1050℃的温度进行大约80min的退火，但是也可采用其他气体、时间和温度。结果获得结构617。
现在参考图18的制造阶段518，提供掩模68，具有开口部分69和保护部分体区(多个)40不被注入B的封闭部分(多个)70。注入B(例如，N型)被提供进入开口部分69下暴露的部分结构617，并进入体区(多个)44以及还可选择地进入栅导体48。注入B意在在在体区(多个)44中形成具有深度506的初始源区(多个)50′，以及可选择地，在栅导体48中形成相同掺杂的且基本类似注入506″的区域(多个)50′’。砷是用来形成初始源区(多个)50′的合适杂质的非限制示例，但也可使用其他杂质和杂质的组合。初始源区(多个)50′的掺杂在能量为约10-200KeV的范围而剂量为约1E14-1E16离子/cm2的范围是有益的，但是也可使用更高或更低的剂量和深度来改变掺杂。深度506在约20-200nm的范围是有益的，但是也可使用更大或更小的深度。期望深度506等于或大于衬底上表面43下的深度585，这样最终源区(多个)50(例如，见图3)的最终下部末端507位于靠近介电突起58的深度585处或比介电突起58的深度585更深的深度处。期望对注入B执行退火来激活掺杂剂、退火去除任何注入缺陷以及微调源极到体区的结深度。作为示例而非限制的，对于硅半导体，在惰性气氛下，在约800℃-1000℃下进行约15min-1小时的退火。结果获得结构618。
现在参考图19的制造阶段519，去除掩模68并在结构618上提供掩模71，具有封闭部分72和开口(多个)73。通过掩模71的开口(多个)73将注入C(例如，P型)提供进入体区(多个)44，并还部分地注入进入初始源区(多个)50′。注入C的目的是为了作为体注入在后续能便于欧姆源电极与体接触，但是也可局部反掺杂(counter-dopes)初始源区(多个)50′以致最终源区(多个)50能具有横向的非均匀深度。例如，希望最终源区(多个)50具有某种程度上类似“香蕉”(“banana”)的形状，其在临近弯曲形状60和沿着空腔45的上侧壁区域(多个)454和栅导体48的栅介电质46处具有具有深度506的下部末端507，并在远离上侧壁区域454和弯曲形状60处具有较浅深度501(见图3)，但是这不是必须的。在其他实施例中，最终源区50可具有离表面43深得多的深度常数。其他的配置也可以。在优选式中，利用改变(如链式注入(chain implant))注入C的掺杂过程形成的深度来获得类香蕉形状，这里峰值掺杂浓度部分地随着距离表面43的深度而增加。然后注入C的补偿杂质的横向扩散量在远离表面43的深度处比表面43处更大。这样，最终源区(多个)50能够获得图2-3中示出的形状和性质，并具有对着靠近介电突起58的栅介电质46和栅导体48的下部末端507。硼是用于注入C的合适杂质的非限制示例，其能量在约10-250KeV的范围而剂量在约1E12-1E16离子/cm2的范围，但是也可使用更大或更小的剂量和能量，包括多步能量掺杂。考虑到初始源区(多个)50′的注入B以及体区(多个)44的注入A的深度和剂量，可根据需要调整注入C的能量和剂量，这样最终源区(多个)50期望地具有位于或低于介电突起58的下部末端的深度585处的下部末端507，但也不是必须的。结果获得结构619。
现在参考图20的制造阶段520，去除掩模71。结果获得结构620。现在参考图21的制造阶段521，在暴露的最终源区(多个)50和体区(多个)44的表面部分和栅导体48上提供介电区域53。期望厚度531在约200-1000nm的范围内，但是也可使用更厚或更薄的层。氧化硅是用来作为介电区域53的材料的非限制示例，但是也可使用其他绝缘材料。结果获得结构621。现在参考图22的制造阶段522，在结构621上提供源极引线52，从而制造与源区(多个)50的欧姆电接触，并且在这个实施例中，也制造与体区(多个)44的欧姆电接触。在同一或其他的制造阶段，在衬底42的下表面421上提供漏区和漏区接触41。520-522的制造阶段是传统的制造。这样基本上完成了功率MOSFET 40。本领域技术人员将明白可对在同一或其他衬底上存在有其他元件的集成功率MOSFET 40进行其他的后端操作(back-end operations)。
图23-25示出了根据本发明另一实施例的可选择的制造阶段523-525。现在参考图23的制造阶段523，制造阶段523从图18的制造阶段518继续下去。完成注入B，去除掩模68，制备结构618用于注入C。在图19的制造阶段519期间提供的注入C，利用了掩模71和链式注入(chain implant)。在制造阶段523，不提供掩模71，而是沉积介电层并利用无掩模的各向同性蚀刻来形成介电区域54′。在栅导体48上、靠近体区(多个)44和初始源区(多个)50′提供具有厚度542′且具有侧壁间隔物区(多个)90′和薄部部分(多个)91′的介电区域54′。薄部部分(多个)91′可简单地由图16的层65的剩余部分组成，但是这不是必须的。具有间隔物区(多个)90′的介电区域54′可用例如由四乙氧基硅烷(TEOS)沉积的氧化硅来方便地形成，但是也可使用本领域中公知的其他介电形成技术。介电区域54′的厚度542′可适合地在约100-1000nm的范围内，但是也可使用更厚和更薄的区域或层。在注入B后获得结构623。图24的制造阶段524示出了后面的注入C，其中具有非均匀深度501(如见图3)并在距离衬底上表面43的深度506处具有下部末端507的最终源区50形成在靠近上侧壁部分454上的介电层46处。在图24的注入C期间产生的间隔物区(多个)90′的遮蔽效应导致了图24-25(及图3)中示出的类香蕉形状(banana-like shape)的最终源区(多个)50。结果获得结构624。
现在参考图25的制造阶段525，形成结构625，其中部分体区(多个)44和源区(多个)50在衬底上表面43上暴露而栅导体48被具有厚度542的介电区域54覆盖。例如，可这样形成介电区域54，通过：(a)，蚀刻介电区域54′，或(b)去除区域54′并用图21的介电区域53替代它。图25的介电区域54与图2、3以及21的介电区域53的功能相同。在这两种情况下，部分体区(多个)44和部分最终源区(多个)50在衬底上表面43上暴露，而栅导体48仍被厚度为542、532的介电区域54、53覆盖。结果获得结构625。结构625具有与图21的结构621相同的功能。然后结构625进入与图22的制造阶段522相同的制造阶段，其中提供源极引线52制造与最终源区(多个)50的欧姆接触，并且在这个实施例中，源极引线52与体区(多个)44也形成欧姆接触。这样基本上完成了功率MOSFET 40。本领域技术人员将明白可对在同一或其他衬底上存在有其他元件的集成功率MOSFET 40进行其他的后端操作(back-end operations)。
根据第一实施例，提供了一种绝缘栅场晶体管(40)，包含：含有衬底(42)的半导体，所述衬底具有第一表面(43)、形成在衬底(42)中且具有从第一表面(43)延伸至第一深度(450)的侧壁(451)的空腔(45)、空腔(45)中的介电衬里(46)、在介电衬里(46)中并至少填充空腔(45)且在第一表面(43)上延伸第一距离(56)的栅导体(48)、在衬底(42)中的一个或多个体区(多个)(44)，从第一表面(43)延伸至第二深度(441)且横向靠近栅导体(48)但部分地通过介电衬里(46)的具有第一厚度(462)的第一部分(461)与栅导体(48)分离、在体区(多个)(40)内的一个或多个源区(多个)(50)，从第一表面(43)延伸且在第一表面(43)下小于第二深度(441)的第三深度(506)处具有下部末端(507)，其中源区(多个)(50)通过介电衬里(46)的具有至少部分大于第一横向厚度(462)的第二厚度(464)的第二部分(465)与栅导体(48)分离。
根据进一步的实施例，介电衬里包含横向延伸进入栅导体(48)远离体区(多个)(44)且在第一表面(43)下具有第四深度(585)的介电突起(58)。根据更进一步的实施例，第二厚度(464)至少部分地随着从第一表面(43)朝向介电突起(58)的深度(501)的增加而减少。根据更进一步的实施例，第四深度(585)基本上等于或小于第三深度(506)。根据更进一步的实施例，源区(多个)(50)具有沿着空腔侧壁(451)的第二部分(454)的弯曲形状(60)。根据更进一步的实施例，源区(多个)(50)在大致垂直于弯曲形状(60)的方向具有厚度(505)(没有必要说明的是，它可沿着弯曲形状而改变)。根据另一实施例，第一距离(56)大于0。根据更进一步的实施例，栅导体(48)在靠近介电衬里(46)的第二部分(465)处具有第一横截面宽度(486)而在靠近介电衬里(46)的第一部分(461)处具有更大的第二横截面宽度(487)。
根据第二实施例，提供了形成MOSFET(40)的方法，包含：提供具有第一导电类型的衬(242)，具有衬底上表面(43)，从衬底上表面(43)在衬底(42)中形成具有空腔深度(450)的衬底空腔(45)，衬底空腔(45)具有空腔底部(452)和朝着衬底上表面(43)延伸的空腔侧壁(451)，空腔侧壁(451)具有下侧壁部分(453)和带有弯曲形状(60)的上侧壁部分(454)，空腔侧壁(451)通过上侧壁部分(454)与衬底上表面(43)结合，在空腔侧壁(451)上形成介电衬里(46)，其中介电衬里(46)具有基本上在下侧壁部分(453)上且具有下衬垫厚度(462)的下衬垫部分(461)，以及其中介电衬里(46)具有靠近上侧壁部分(454)且具有上衬垫厚度(464)的上衬垫部分(465)，其中至少部分的上侧壁部分(454)中的上衬垫厚度(464)超过了下衬垫厚度(462)，在衬底空腔(45)的至少部分介电衬里(46)内形成栅导体(48)，栅导体(48)具有靠近下衬垫部分(461)的第一栅导体部分(481)、位于第一栅导体(41)上且靠近上衬垫部分(465)的第二栅导体部分(483)和在衬底上面(43)上具有栅延伸距离(56)的第三栅导体部分(484)，从衬底上表面(4)开始在衬底中形成具有体区深度(441)的一个或多个体区(多个)(44)，体区(多个)(44)横向靠近介电衬里(46)并具有相反的第二导电类型，以及在体区(多个)(44)内形成一个或多个最终源区(多个)(50)，源区(多个)(50)基本上延伸至衬底上表面(43)并靠近介电衬里(46)，且在衬底上表面(43)下具有小于体区深度(441)的源区末端深度(506)的下部源区末端(507)。
根据进一步的实施例，形成栅导体(48)包含，用在衬底上表面(43)上延伸的初始栅导体(481″)填充介电衬里(46)内的空腔(45)，去除初始栅导体(481″)的上部部分，留下初始栅导体(481″)的初始第一栅导体部分(481′)，且其具有位于衬底上表面(43)下的第三深度(485′)处的初始栅导体上表面(482′)，并留下靠近初始上衬垫部分(465′)的初始栅导体(481″)的上侧壁部分(483′)，将第一栅部分(481′)的上部部分转化为具有临时厚度(582′)的临时介电区域(581′)且将初始上衬垫部分(465′)上的上侧壁部分(483′)转化为另外的介电区域(583′)，在空腔(45)内留下初始栅导体(481″)的第一栅部分(481)，其中第一栅部分(481)具有位于衬底上表面(43)下的第四深度(485)处的栅导体上表面(482)，各向异性去除临时介电区域(581′)和部分的另外的介电区域(583′)，基本上暴露栅导体上表面(482)并使得上衬垫部分(465)内的介电衬里(46)具有上衬垫厚度(464)，以及用第二栅部分(483)和具有与衬底上表面(4)隔离栅延伸距离(56)的第四上表面(49)的第三栅部分(484)覆盖第一栅部分(481)的上表面(482)，第一栅部分(481)、第二栅部分(482)和第三栅部分(484)一起形成了MOSFET(40)的栅导体(48)。
根据更进一步的实施例，形成栅导体(48)包含，形成在靠近上衬垫部分(465)处具有第一横向截面宽度(486)且在靠近下衬垫部分(461)处具有更大的第二横向截面宽度(487)的栅导体(48)。根据更进一步的实施例，形成最终源区(多个)(50)包含，形成具有第一导电类型且在体区(多个)(44)内占有初始体积的初始源区(多个)(50′)，并用相反的第二导电类型的杂质均匀反掺杂初始源区(多个)(50′)的一部分，从而使得最终源区(多个)(50)在体区(多个)(44)内占据的体积比初始源区(多个)(50′)占据的体积小。根据更进一步的实施例，反掺杂初始源区(多个)(50′)至少在远离介电衬里(46)的部分位置发生，这样最终源区(多个)(50)就位于靠近上侧壁部分(454)的地方。根据另一实施例，形成介电衬里(46)包含形成横向延伸进入栅导体(48)的介电突起(58)。根据再一实施例，形成介电突起(58)包含形成靠近下部源区末端(507)的介电突起(58)。根据再一实施例，该方法包含形成靠近下衬垫部分(461)和上衬垫部分(465)的交界处的介电突起(58)。
根据第三实施例，提供了形成具有最终源区(多个)(50)、漏区和接触(41)以及栅导体(48)的功率MOSFET(40)的方法，包含，提供含有具有第一导电类型且具有第一上表面(43)的衬底(42)的半导体，在第一上表面(43)上形成第一介电区域(64′)，其在第一表面(43)下的第一深度(643′)处具有下边界(642′)，下边界(642′)通过带有初始弯曲形状(60″)的初始上侧壁区域(454′)耦合至第一表面(43)，形成通过第一介电区域(64′)而延伸至下边界(642′)且具有第一宽度(631)的通道(645)，在下边界(642′)下的衬底(42)中形成空腔(45)，空腔(45)在第一上表面(43)下具有第二深度(450)并具有大于第一宽度(631)的第二宽度(456′)，空腔(45)具有底部(452′)和侧壁区域(451′)，其中侧壁区域(451′)通过初始弯曲形状(60″)耦合至第一上表面(43)，提供覆盖衬底(42)中的空腔(45)的底部(452)下部侧壁(453)和弯曲区域(60)的介电衬里(46)，介电衬里在空腔(45)的底部(451)和下部侧壁(453)上具有第一厚度(462)且在靠近弯曲形状(60)处具有至少部分地大于第一厚度(462)的初始第二厚度(464′)，用在衬底(42)的第一上表面(43)上延伸的初始栅导体(481″)填充介电衬里(46)内的空腔(45)，去除初始栅导体(481″)的上部部分并留下在衬底(4)的第一表面(43)下的第三深度(485′)处存在有第二上表面(482′)的初始栅导体(481″)的第一部分(481′)，以及留下靠近弯曲区域(60)的初始栅导体(481″)的上侧壁部分(483′)，将第一部分(481′)的上部部分转化为具有第三厚度(582′)的第二介电区域(581′)并将上侧壁部分(483′)转化为第三介电区域(583′)，在空腔(45)内留下初始栅导体(481″)的残余部分(481)，其中残余部分(481)在衬底(42)的第一上表面(43)下的第四深度(485)处具有第三上表面(482)，基本上各向异性去除第二介电区域(581′)和部分第三介电区域(583′)，从而基本上暴露残余部分(481)的第三上表面(482)并在靠近衬底(42)的弯曲区域(60)处具有更大厚度(464)的介电衬里(46)，用在离衬(442)的表面(43)距离为第一距离(56)的地方具有第四上表面(49)的另外的栅导体(484，483)覆盖残余部分(481)的第三上表面(482)，和残余部分(481)一起形成MOSFET(40)的栅导体(48)，其中另外的栅导体(484，483)至少部分通过介电衬里(46)的上部部分(465)与衬底(42)横向分离，形成具有相反的第二导电类型并从衬底表面(43)延伸进入衬底(42)至体区距离(441)的体区(44)，且其横向靠近栅导体(48)但通过介电衬里(46)与其分离，在靠近介电衬里(46)的上部部分(465)的体区(44)内形成具有第一导电类型的源区(50)，其从衬底表面(43)延伸至小于体区距离(441)的第五深度(506)，以及在栅导体(48)上提供并与其绝缘的且至少与源区(50)形成欧姆接触的源极引线(52)。
根据进一步的实施例，形成源区(50)包含，形成具有第一导电类型、且在体区(44)内占有初始体积的初始源区(50′)，以及用相反的第二导电类型杂质反掺杂初始源区(50′)的一部分，从而获得在体区(44)内占据比初始源区(50′)更小体积的源区(50)。根据更进一步的实施例，提供介电衬里(46)包含形成横向延伸进入栅导体(48)的介电突起(58)。根据更进一步的实施例，形成介电突起(58)包含在大约介电衬里(46)的上部部分(465)和介电衬里(46)的薄下部部分(461)的交界处形成介电突起(58)。
虽然在本发明前面的详细说明中已经介绍了至少一个具体实施例，但是应当明白还存在大量的变形。也应当明白具体实施例或具体实施方式仅是示例，无论怎样它们并不限制本发明的范围、应用或构造。此外，虽然前面的详细说明给本领域技术人员提供了用于实现本发明具体实施例的便捷线路图，但是应当明白在不脱离本发明范围的情况下可以对具体实施例中的制备方法以及描述的元件的功能和配置进行各种变化，如在附加权利要求及其法律的等同替换中中阐述的。

Claims (16)

1.一种绝缘栅场效应晶体管，包含：
包含衬底的半导体，所述衬底具有第一表面；
在衬底中形成的空腔，其具有从第一表面延伸至第一深度的侧壁；
空腔中的介电衬里；
介电衬里内的栅导体，其至少填充所述空腔并在第一表面上延伸第一距离；
位于衬底内的一个或多个体区，其从第一表面延伸至第二深度并横向靠近栅导体但部分地通过介电衬里的具有第一横向厚度的第一部分与栅导体分离；以及
位于体区内的一个或多个源区，其从第一表面延伸并在第一表面下小于第二深度的第三深度处具有下部末端，其中源区通过介电衬里的、具有至少部分地比第一横向厚度大的第二横向厚度的第二部分与栅导体分离，
其中介电衬里包含介电突起，介电突起远离体区地横向延伸进入栅导体并延伸到第一表面下的第四深度，
其中靠近侧壁的源区通过弯曲形状耦合至第一表面。
2.根据权利要求1中的晶体管，其中第二厚度至少部分地随着从第一表面朝向介电突起增加的深度而减小。
3.根据权利要求1中的晶体管，其中第三深度大于或等于第四深度。
4.根据权利要求1中的晶体管，其中第一距离大于0。
5.根据权利要求4中的晶体管，其中栅导体在靠近介电衬里的第二部分处具有第一横截面宽度，且在靠近介电衬里的第一部分处具有更大的第二横截面宽度。
6.一种形成MOSFET的方法，包含：
提供具有第一导电类型的衬底，其具有衬底上表面；
从衬底上表面在衬底中形成具有空腔深度的衬底空腔，所述衬底空腔具有空腔底部和向衬底上表面延伸的空腔侧壁，空腔侧壁具有下侧壁部分和具有弯曲形状的上侧壁部分，空腔侧壁通过上侧壁部分与衬底上表面结合；
在空腔侧壁上形成介电衬里，其中介电衬里具有基本上位于下侧壁部分上的具有下衬里厚度的下衬里部分，以及其中介电衬里具有靠近上侧壁部分且具有上衬里厚度的上衬里部分，其中上衬里厚度在至少部分的上侧壁部分中超过下衬里厚度；
至少部分地在衬底空腔的介电衬里内形成栅导体，栅导体具有靠近下衬里部分的第一栅导本部分、位于第一栅部分上靠近上衬里部分的第二栅导体部分以及在衬底上表面上具有栅延伸距离的第三栅导本部分；
从衬底上表面在衬底中形成具有体区深度的一个或多个体区，其横向靠近介电衬里并具有相反的第二导电类型；以及
在体区内形成一个或多个最终源区，其基本上延伸至衬底上表面并靠近介电衬里，且具有下部源区末端，该下部源区末端具有位于衬底上表面下小于体区深度的源区末端深度，其中靠近空腔侧壁的上侧壁部分的源区通过弯曲形状耦合至上表面，
其中形成介电衬里包括形成横向延伸进入栅导体的介电突起。
7.根据权利要求6中的方法，其中形成栅导体包含：
用在衬底上表面上延伸的初始栅导体填充介电衬里内的空腔；
去除初始栅导体的上部部分，留下在衬底上表面下第三深度处具有初始栅导体上表面的初始栅导体的初始第一栅导体部分，及留下初始栅导体的靠近初始上衬里部分的上侧壁部分；
将第一栅部分的上部部分转化为具有临时厚度的临时介电区域并将上侧壁部分转化成位于初始上衬里部分上的另一介电区域，留下空腔内的初始栅导体的第一栅部分，其中第一栅部分具有位于衬底上表面下第四深度处的栅导体上表面；
各向异性地去除临时介电区域和另一介电区域的一部分，基本上暴露栅导体上表面并在上衬里部分内提供介电衬里的上衬里厚度；
用第二栅部分和具有与衬底上表面分离栅延伸距离的第四上表面的第三栅部分覆盖第一栅部分的上表面，第一栅部分、第二栅部分和第三栅部分的组合形成了MOSFET的栅导体。
8.根据权利要求6中的方法，其中栅导体在靠近上衬里部分处具有第一横向截面宽度，在靠近下衬里部分处具有更大的第二横向截面宽度。
9.根据权利要求6中的方法，其中形成最终源区包含：
形成具有第一导电类型的初始源区，其在体区内占有初始体积；以及
用相反的第二导电类型的杂质反掺杂部分初始源区，从而获得与初始源区相比在体区内占据更小体积的最终源区。
10.根据权利要求9中的方法，其中反掺杂初始源区至少部分地在远离介电衬里的位置发生，由此最终源区靠近上侧壁部分。
11.根据权利要求6中的方法，其中介电突起靠近下部源极末端。
12.根据权利要求6中的方法，其中介电突起大致位于下衬里部分和上衬里部分的交界处。
13.一种形成具有最终源区、漏区和接触以及栅导体的功率MOSFET的方法，包含：
提供包含衬底的半导体，所述衬底具有第一导电类型并具有第一上表面；
在第一上表面上形成在第一表面下第一深度处具有下边界的第一介电区域，下边界通过带有初始弯曲形状的初始上侧壁区域耦合至第一表面；
形成通过第一介电区域延伸至下边界的具有第一宽度的通道；
在下边界下在衬底中形成空腔，其在第一上表面下具有第二深度和大于第一宽度的第二宽度，空腔具有底部和侧壁区域，其中侧壁区域通过初始弯曲形状耦合至第一上表面；
提供覆盖衬底内的空腔的弯曲区域和底部下部侧壁的介电衬里，介电衬里在空腔底部和下部侧壁上具有第一厚度，在靠近弯曲形状处具有至少部分地大于第一厚度的初始第二厚度；
用在衬底的第一上表面上延伸的初始栅导体填充介电衬里内的空腔；
去除初始栅导体的上部部分，留下初始栅导体的在衬底的第一表面下的第三深度处具有第二上表面的第一部分，以及留下初始栅导体的靠近弯曲区域的上侧壁部分；
将第一部分的上部部分转化为具有第三厚度的第二介电区域以及将上侧壁部分转化为第三介电区域，留下空腔内的初始栅导体的残余部分，其中残余部分具有位于衬底的第一上表面下的第四深度处的第三上表面；
基本上各向异性地去除第二介电区域和部分第三介电区域，从而基本上暴露残余部分的第三上表面并在靠近衬底的弯曲区域处提供介电衬里的更大的横向厚度；
用在距离衬底表面第一距离处具有第四上表面的另一栅导体来覆盖残余部分的第三上表面，其与残余部分形成MOSFET的栅导体，其中另一栅导体至少部分地通过介电衬里的上部部分与衬底横向分离；
形成具有相反的第二导电类型的体区，其从衬底表面延伸进入衬底至体区距离，并横向地靠近栅导体，但通过介电衬里与其分离；
在靠近介电衬里的上部部分的体区中形成第一导电类型的源区，其从衬底表面延伸至小于体区距离的第五深度；以及
在栅导体上提供源极引线，所述源极引线与栅导体绝缘并至少与源区欧姆接触。
14.根据权利要求13中的方法，其中形成源区包含：
形成具有第一导电类型的初始源区，其在体区内占有初始体积；以及
用相反的第二导电类型的杂质反掺杂部分初始源区，从而提供与初始源区相比在体区内占据更小体积的源区。
15.根据权利要求13中的方法，其中提供介电衬里包含形成横向延伸进入栅导体的介电突起。
16.根据权利要求15中的方法，其中形成介电突起包含大致在介电衬里的上部部分与介电衬里的较薄下部部分的交界处形成介电突起。
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