JP2001291780A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極が安定した導電性を得ることがで
き、且つ、ゲート電極にシリサイドを形成しても不純物
がゲート電極中を移動するのを防止できる半導体装置の
製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
Ｎ型ゲート電極２５とＰ型ゲート電極２６が接続して形
成された隣接するＭＯＳトランジスタを有する半導体装
置の製造方法であって、ゲート絶縁膜１５上に第１の多
結晶シリコン膜１７を堆積する工程と、第１の多結晶シ
リコン膜１７の一部分にＮ型不純物を導入する工程と、
第１の多結晶シリコン膜１７の他の部分にＰ型不純物を
導入する工程と、第１の多結晶シリコン膜１７ａ，１７
ｂ上に第２の多結晶シリコン膜２３を堆積する工程と、
第１及び第２の多結晶シリコン膜をエッチングしてＮ型
ゲート電極２５及びＰ型ゲート電極２６を形成する工程
と、を具備するものである。
き、且つ、ゲート電極にシリサイドを形成しても不純物
がゲート電極中を移動するのを防止できる半導体装置の
製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
Ｎ型ゲート電極２５とＰ型ゲート電極２６が接続して形
成された隣接するＭＯＳトランジスタを有する半導体装
置の製造方法であって、ゲート絶縁膜１５上に第１の多
結晶シリコン膜１７を堆積する工程と、第１の多結晶シ
リコン膜１７の一部分にＮ型不純物を導入する工程と、
第１の多結晶シリコン膜１７の他の部分にＰ型不純物を
導入する工程と、第１の多結晶シリコン膜１７ａ，１７
ｂ上に第２の多結晶シリコン膜２３を堆積する工程と、
第１及び第２の多結晶シリコン膜をエッチングしてＮ型
ゲート電極２５及びＰ型ゲート電極２６を形成する工程
と、を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、第１導電型のゲー
ト電極と第２導電型のゲート電極が接続して形成された
隣接するトランジスタを有する半導体装置の製造方法に
関する。
ト電極と第２導電型のゲート電極が接続して形成された
隣接するトランジスタを有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】図６〜図８は、従来の半導体装置の製造
方法を示す断面図である。この半導体装置は、互いに異
なる導電型のゲート電極が接続して形成された２つのト
ランジスタを有している。
方法を示す断面図である。この半導体装置は、互いに異
なる導電型のゲート電極が接続して形成された２つのト
ランジスタを有している。
【０００３】まず、図６に示すように、シリコン基板１
１１に素子分離のためのＬＯＣＯＳ酸化膜１１３を形成
する。次に、ＬＯＣＯＳ酸化膜１１３の相互間のシリコ
ン基板１１１上に熱酸化法によりゲート酸化膜１１５を
形成する。次に、このゲート酸化膜１１５を含む全面上
にＣＶＤ（Chemical Vapor Deposition）法により多結
晶シリコン膜１１７を堆積する。この後、多結晶シリコ
ン膜１１７上に第１のレジストパターン１１８を形成
し、第１のレジストパターン１１８をマスクとして多結
晶シリコン膜１１７にＰ+型不純物（例えばＢ）１１９
をイオン注入する。これにより、多結晶シリコン膜１１
７にはＰ+型多結晶シリコン膜１１７ａが形成される。
１１に素子分離のためのＬＯＣＯＳ酸化膜１１３を形成
する。次に、ＬＯＣＯＳ酸化膜１１３の相互間のシリコ
ン基板１１１上に熱酸化法によりゲート酸化膜１１５を
形成する。次に、このゲート酸化膜１１５を含む全面上
にＣＶＤ（Chemical Vapor Deposition）法により多結
晶シリコン膜１１７を堆積する。この後、多結晶シリコ
ン膜１１７上に第１のレジストパターン１１８を形成
し、第１のレジストパターン１１８をマスクとして多結
晶シリコン膜１１７にＰ+型不純物（例えばＢ）１１９
をイオン注入する。これにより、多結晶シリコン膜１１
７にはＰ+型多結晶シリコン膜１１７ａが形成される。
【０００４】次に、第１のレジストパターン１１８を剥
離した後、図７に示すように、Ｐ+型多結晶シリコン膜
１１７ａ上に第２のレジストパターン１２１を形成す
る。この後、第２のレジストパターン１２１をマスクと
して多結晶シリコン膜１１７にＮ+型不純物（例えばＡ
ｓ）１２２をイオン注入する。これにより、多結晶シリ
コン膜１１７にはＮ+型多結晶シリコン膜１１７ｂが形
成される。
離した後、図７に示すように、Ｐ+型多結晶シリコン膜
１１７ａ上に第２のレジストパターン１２１を形成す
る。この後、第２のレジストパターン１２１をマスクと
して多結晶シリコン膜１１７にＮ+型不純物（例えばＡ
ｓ）１２２をイオン注入する。これにより、多結晶シリ
コン膜１１７にはＮ+型多結晶シリコン膜１１７ｂが形
成される。
【０００５】この後、第２のレジストパターン１２１を
剥離した後、図８に示すように、Ｐ +型多結晶シリコン
膜１１７ａ及びＮ+型多結晶シリコン膜１１７ｂの上に
第３のレジストパターン（図示せず）を形成する。次
に、第３のレジストパターンをマスクとしてＰ+型多結
晶シリコン膜１１７ａ及びＮ+型多結晶シリコン膜１１
７ｂをエッチングする。これにより、Ｐ+型ゲート電極
１１７ａ及びＮ+型ゲート電極１１７ｂがゲート酸化膜
１１５上に形成される。
剥離した後、図８に示すように、Ｐ +型多結晶シリコン
膜１１７ａ及びＮ+型多結晶シリコン膜１１７ｂの上に
第３のレジストパターン（図示せず）を形成する。次
に、第３のレジストパターンをマスクとしてＰ+型多結
晶シリコン膜１１７ａ及びＮ+型多結晶シリコン膜１１
７ｂをエッチングする。これにより、Ｐ+型ゲート電極
１１７ａ及びＮ+型ゲート電極１１７ｂがゲート酸化膜
１１５上に形成される。
【０００６】この後、Ｎ型不純物イオン（例えばＡｓ）
をシリコン基板１１１に注入することにより、シリコン
基板１１にはソース／ドレイン領域のＮ型拡散層（図示
せず）が形成される。次に、Ｐ型不純物イオン（例えば
Ｂ）をシリコン基板１１１に注入することにより、シリ
コン基板１１１にはソース／ドレイン領域のＰ型拡散層
（図示せず）が形成される。このようにしてＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
が形成される。
をシリコン基板１１１に注入することにより、シリコン
基板１１にはソース／ドレイン領域のＮ型拡散層（図示
せず）が形成される。次に、Ｐ型不純物イオン（例えば
Ｂ）をシリコン基板１１１に注入することにより、シリ
コン基板１１１にはソース／ドレイン領域のＰ型拡散層
（図示せず）が形成される。このようにしてＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
が形成される。
【０００７】次に、ゲート電極１１７ａ，１１７ｂの上
にスパッタ法によりＴｉ膜を塗布し、このＴｉ膜及びゲ
ート電極に熱処理を施すことにより、ゲート電極の上に
はＴｉシリサイド（ＴｉＳｉ2）膜１３３が形成され
る。
にスパッタ法によりＴｉ膜を塗布し、このＴｉ膜及びゲ
ート電極に熱処理を施すことにより、ゲート電極の上に
はＴｉシリサイド（ＴｉＳｉ2）膜１３３が形成され
る。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、ゲート電極１１７ａ，１１
７ｂを形成するための多結晶シリコン膜のパターニング
前に、あらかじめ多結晶シリコン膜１１７にＰ型不純物
１１９及びＮ型不純物１２２をドーピングしている。こ
のドーピングする不純物の濃度が高いと、ゲート電極１
１７ａ，１１７ｂの表面に形成されたＴｉシリサイド膜
１３３を介して不純物が移動してしまうことがある。つ
まり、Ｐ+型ゲート電極１１７ａ中のＰ型不純物がＮ+型
ゲート電極１１７ｂ側に移動し、その結果、図８に示す
ように、Ｎ+型ゲート電極１１７ｂ中にＰ―型ゲート電
極１１７ｃが形成されてしまう。これにより、隣接する
トランジスタのしきい値電圧Ｖthが所望値から変化して
いた。
半導体装置の製造方法では、ゲート電極１１７ａ，１１
７ｂを形成するための多結晶シリコン膜のパターニング
前に、あらかじめ多結晶シリコン膜１１７にＰ型不純物
１１９及びＮ型不純物１２２をドーピングしている。こ
のドーピングする不純物の濃度が高いと、ゲート電極１
１７ａ，１１７ｂの表面に形成されたＴｉシリサイド膜
１３３を介して不純物が移動してしまうことがある。つ
まり、Ｐ+型ゲート電極１１７ａ中のＰ型不純物がＮ+型
ゲート電極１１７ｂ側に移動し、その結果、図８に示す
ように、Ｎ+型ゲート電極１１７ｂ中にＰ―型ゲート電
極１１７ｃが形成されてしまう。これにより、隣接する
トランジスタのしきい値電圧Ｖthが所望値から変化して
いた。
【０００９】一方、ゲート電極となる多結晶シリコン膜
にあらかじめドーピングする不純物の濃度が低いと、上
記のようなＴｉシリサイド１３３を介して不純物が移動
することはない。しかし、ゲート電極１１７ａ，１１７
ｂが高抵抗で導電性が不安定となり、ゲート電極が空乏
化してＭＯＳトランジスタの能力が低下したり、所望の
トランジスタのしきい値電圧Ｖthを得ることができない
という問題が生じる。
にあらかじめドーピングする不純物の濃度が低いと、上
記のようなＴｉシリサイド１３３を介して不純物が移動
することはない。しかし、ゲート電極１１７ａ，１１７
ｂが高抵抗で導電性が不安定となり、ゲート電極が空乏
化してＭＯＳトランジスタの能力が低下したり、所望の
トランジスタのしきい値電圧Ｖthを得ることができない
という問題が生じる。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ゲート電極が安定した導
電性を得ることができ、且つ、ゲート電極にシリサイド
を形成しても不純物がゲート電極中を移動するのを防止
できる半導体装置の製造方法を提供することにある。
れたものであり、その目的は、ゲート電極が安定した導
電性を得ることができ、且つ、ゲート電極にシリサイド
を形成しても不純物がゲート電極中を移動するのを防止
できる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、第１導電型のゲート電極と第２導電型の
ゲート電極が接続して形成された隣接するトランジスタ
を有する半導体装置の製造方法であって、ゲート絶縁膜
上に第１の多結晶シリコン膜を堆積する工程と、第１の
多結晶シリコン膜の一部分に第１導電型の不純物を導入
する工程と、第１の多結晶シリコン膜の他の部分に第２
導電型の不純物を導入する工程と、第１の多結晶シリコ
ン膜上に第２の多結晶シリコン膜を堆積する工程と、第
１及び第２の多結晶シリコン膜をエッチングすることに
より第１導電型のゲート電極及び第２導電型のゲート電
極を形成する工程と、を具備することを特徴とする。
の製造方法は、第１導電型のゲート電極と第２導電型の
ゲート電極が接続して形成された隣接するトランジスタ
を有する半導体装置の製造方法であって、ゲート絶縁膜
上に第１の多結晶シリコン膜を堆積する工程と、第１の
多結晶シリコン膜の一部分に第１導電型の不純物を導入
する工程と、第１の多結晶シリコン膜の他の部分に第２
導電型の不純物を導入する工程と、第１の多結晶シリコ
ン膜上に第２の多結晶シリコン膜を堆積する工程と、第
１及び第２の多結晶シリコン膜をエッチングすることに
より第１導電型のゲート電極及び第２導電型のゲート電
極を形成する工程と、を具備することを特徴とする。
【００１２】上記半導体装置の製造方法によれば、ゲー
ト電極を形成するための多結晶シリコン膜のエッチング
前に、あらかじめ多結晶シリコン膜に第１導電型の不純
物及び第２導電型の不純物を導入しているが、これらの
不純物を導入した第１の多結晶シリコン膜上に第２の多
結晶シリコン膜を形成しているため、ゲート電極の加工
後にその表面にシリサイド膜を形成しても、そのシリサ
イド膜を介して不純物が移動することを抑制できる。つ
まり、シリサイド膜の直下の第２の多結晶シリコン膜の
不純物濃度が低いため、シリサイド膜を介して隣接する
トランジスタのゲート電極まで不純物が移動することを
抑制できる。さらに、第１の多結晶シリコン膜に十分な
濃度の不純物を導入しておくことにより、トランジスタ
のゲート電極を低抵抗にすることができ、ゲート電極の
導電性を安定して得ることができる。
ト電極を形成するための多結晶シリコン膜のエッチング
前に、あらかじめ多結晶シリコン膜に第１導電型の不純
物及び第２導電型の不純物を導入しているが、これらの
不純物を導入した第１の多結晶シリコン膜上に第２の多
結晶シリコン膜を形成しているため、ゲート電極の加工
後にその表面にシリサイド膜を形成しても、そのシリサ
イド膜を介して不純物が移動することを抑制できる。つ
まり、シリサイド膜の直下の第２の多結晶シリコン膜の
不純物濃度が低いため、シリサイド膜を介して隣接する
トランジスタのゲート電極まで不純物が移動することを
抑制できる。さらに、第１の多結晶シリコン膜に十分な
濃度の不純物を導入しておくことにより、トランジスタ
のゲート電極を低抵抗にすることができ、ゲート電極の
導電性を安定して得ることができる。
【００１３】また、本発明に係る半導体装置の製造方法
においては、前記第１導電型のゲート電極及び第２導電
型のゲート電極を形成する工程の後に、ソース／ドレイ
ン領域の拡散層を形成する工程と、第１導電型のゲート
電極及び第２導電型のゲート電極それぞれの上にシリサ
イド膜を形成する工程と、をさらに含むことが好まし
い。
においては、前記第１導電型のゲート電極及び第２導電
型のゲート電極を形成する工程の後に、ソース／ドレイ
ン領域の拡散層を形成する工程と、第１導電型のゲート
電極及び第２導電型のゲート電極それぞれの上にシリサ
イド膜を形成する工程と、をさらに含むことが好まし
い。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１〜図５は、本発明の
実施の形態による半導体装置の製造方法を示す図であ
る。
実施の形態について説明する。図１〜図５は、本発明の
実施の形態による半導体装置の製造方法を示す図であ
る。
【００１５】まず、図１に示すように、シリコン基板１
１に素子分離のためのＬＯＣＯＳ酸化膜１３を形成す
る。次に、ＬＯＣＯＳ酸化膜１３の相互間のシリコン基
板１１上に熱酸化法によりゲート酸化膜１５を形成す
る。次に、このゲート酸化膜１５を含む全面上にＣＶＤ
法により第１の多結晶シリコン膜１７を堆積する。
１に素子分離のためのＬＯＣＯＳ酸化膜１３を形成す
る。次に、ＬＯＣＯＳ酸化膜１３の相互間のシリコン基
板１１上に熱酸化法によりゲート酸化膜１５を形成す
る。次に、このゲート酸化膜１５を含む全面上にＣＶＤ
法により第１の多結晶シリコン膜１７を堆積する。
【００１６】この後、図２に示すように、第１の多結晶
シリコン膜１７を含む全面上にレジスト膜（図示せず）
を塗布し、このレジスト膜を露光、現像することによ
り、Ｎ型ゲート形成領域を開口した第１のレジストパタ
ーン１８が形成される。次に、第１のレジストパターン
１８をマスクとして第１の多結晶シリコン膜１７にＮ+
型不純物（例えばＡｓ）１９をイオン注入する。これに
より、第１の多結晶シリコン膜１７にはＮ+型多結晶シ
リコン膜１７ａが形成される。
シリコン膜１７を含む全面上にレジスト膜（図示せず）
を塗布し、このレジスト膜を露光、現像することによ
り、Ｎ型ゲート形成領域を開口した第１のレジストパタ
ーン１８が形成される。次に、第１のレジストパターン
１８をマスクとして第１の多結晶シリコン膜１７にＮ+
型不純物（例えばＡｓ）１９をイオン注入する。これに
より、第１の多結晶シリコン膜１７にはＮ+型多結晶シ
リコン膜１７ａが形成される。
【００１７】次に、第１のレジストパターン１８を剥離
した後、図３に示すように、Ｎ+型多結晶シリコン膜１
７ａを含む全面上にレジスト膜（図示せず）を塗布し、
このレジスト膜を露光、現像することにより、Ｐ型ゲー
ト形成領域を開口した第２のレジストパターン２１が形
成される。次に、第２のレジストパターン２１をマスク
として第１の多結晶シリコン膜１７にＰ+型不純物（例
えばＢ）２２をイオン注入する。これにより、第１の多
結晶シリコン膜１７にはＰ+型多結晶シリコン膜１７ｂ
が形成される。
した後、図３に示すように、Ｎ+型多結晶シリコン膜１
７ａを含む全面上にレジスト膜（図示せず）を塗布し、
このレジスト膜を露光、現像することにより、Ｐ型ゲー
ト形成領域を開口した第２のレジストパターン２１が形
成される。次に、第２のレジストパターン２１をマスク
として第１の多結晶シリコン膜１７にＰ+型不純物（例
えばＢ）２２をイオン注入する。これにより、第１の多
結晶シリコン膜１７にはＰ+型多結晶シリコン膜１７ｂ
が形成される。
【００１８】この後、第２のレジストパターン２１を剥
離した後、多結晶シリコン膜１７ａ，１７ｂ中の不純物
を活性化させるための熱処理を施す。次に、図４（ａ）
に示すように、Ｎ+型多結晶シリコン膜１７ａ及びＰ+型
多結晶シリコン膜１７ｂの上にＣＶＤ法により第２の多
結晶シリコン膜２３を堆積する。
離した後、多結晶シリコン膜１７ａ，１７ｂ中の不純物
を活性化させるための熱処理を施す。次に、図４（ａ）
に示すように、Ｎ+型多結晶シリコン膜１７ａ及びＰ+型
多結晶シリコン膜１７ｂの上にＣＶＤ法により第２の多
結晶シリコン膜２３を堆積する。
【００１９】次に、第２の多結晶シリコン膜２３上にレ
ジスト膜（図示せず）を塗布し、このレジスト膜をフォ
トリソグラフィー技術によって露光、現像することによ
り第３のレジストパターン（図示せず）を形成する。こ
の後、第３のレジストパターンをマスクとして第２の多
結晶シリコン膜２３、Ｎ+型多結晶シリコン膜１７ａ及
びＰ+型多結晶シリコン膜１７ｂをエッチングする。こ
れにより、図４（ｂ）に示す平面形状を有するＮ+型ゲ
ート電極２５及びＰ+型ゲート電極２６がゲート酸化膜
１５上に形成され、このゲート電極２５，２６のゲート
長は０．１３〜０．１８μｍ程度である。図４（ａ）に
示すように、Ｎ+型ゲート電極２５はＮ+型多結晶シリコ
ン膜１７ａ及び第２の多結晶シリコン膜２３からなり、
Ｐ+型ゲート電極２６はＰ+型多結晶シリコン膜１７ｂ及
び第２の多結晶シリコン膜２３からなる。
ジスト膜（図示せず）を塗布し、このレジスト膜をフォ
トリソグラフィー技術によって露光、現像することによ
り第３のレジストパターン（図示せず）を形成する。こ
の後、第３のレジストパターンをマスクとして第２の多
結晶シリコン膜２３、Ｎ+型多結晶シリコン膜１７ａ及
びＰ+型多結晶シリコン膜１７ｂをエッチングする。こ
れにより、図４（ｂ）に示す平面形状を有するＮ+型ゲ
ート電極２５及びＰ+型ゲート電極２６がゲート酸化膜
１５上に形成され、このゲート電極２５，２６のゲート
長は０．１３〜０．１８μｍ程度である。図４（ａ）に
示すように、Ｎ+型ゲート電極２５はＮ+型多結晶シリコ
ン膜１７ａ及び第２の多結晶シリコン膜２３からなり、
Ｐ+型ゲート電極２６はＰ+型多結晶シリコン膜１７ｂ及
び第２の多結晶シリコン膜２３からなる。
【００２０】この後、Ｎ型不純物イオン（例えばＡｓ）
をシリコン基板１１に注入することにより、図４（ｂ）
に示すように、シリコン基板１１にはソース／ドレイン
領域のＮ型拡散層３１が形成される。次に、Ｐ型不純物
イオン（例えばＢ）をシリコン基板１１に注入すること
により、シリコン基板１１にはソース／ドレイン領域の
Ｐ型拡散層３２が形成される。このようにしてＮチャネ
ルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴが形成され
る。
をシリコン基板１１に注入することにより、図４（ｂ）
に示すように、シリコン基板１１にはソース／ドレイン
領域のＮ型拡散層３１が形成される。次に、Ｐ型不純物
イオン（例えばＢ）をシリコン基板１１に注入すること
により、シリコン基板１１にはソース／ドレイン領域の
Ｐ型拡散層３２が形成される。このようにしてＮチャネ
ルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴが形成され
る。
【００２１】次に、ゲート電極２５，２６の上にスパッ
タ法によりＴｉ膜を塗布し、このＴｉ膜及びゲート電極
に熱処理を施すことにより、ゲート電極２５，２６の上
にはＴｉシリサイド（ＴｉＳｉ2）膜３３が形成され
る。
タ法によりＴｉ膜を塗布し、このＴｉ膜及びゲート電極
に熱処理を施すことにより、ゲート電極２５，２６の上
にはＴｉシリサイド（ＴｉＳｉ2）膜３３が形成され
る。
【００２２】上記実施の形態によれば、ゲート電極２
５，２６を形成するための多結晶シリコン膜のパターニ
ング前に、あらかじめ多結晶シリコン膜１７にＰ型不純
物１９及びＮ型不純物２２をドーピングしているが、Ｎ
+型多結晶シリコン膜１７ａ及びＰ+型多結晶シリコン膜
１７ｂの上に不純物を導入していない第２の多結晶シリ
コン膜２３を形成しているため、ゲート電極２５，２６
の加工後にその表面にシリサイド膜３３を形成しても、
そのシリサイド膜３３を介して不純物が移動することを
抑制できる。つまり、シリサイド膜３３の直下の第２の
多結晶シリコン膜２３の不純物濃度が低いため、シリサ
イド膜３３を介して隣接するＭＯＳトランジスタのゲー
ト電極まで不純物が移動することを抑制できるのであ
る。さらに、第１の多結晶シリコン膜１７に十分な濃度
の不純物イオン１９，２２を注入しておくことにより、
ＭＯＳＦＥＴのゲート電極２５，２６を低抵抗にするこ
とができ、ゲート電極の導電性を安定して得ることがで
きる。
５，２６を形成するための多結晶シリコン膜のパターニ
ング前に、あらかじめ多結晶シリコン膜１７にＰ型不純
物１９及びＮ型不純物２２をドーピングしているが、Ｎ
+型多結晶シリコン膜１７ａ及びＰ+型多結晶シリコン膜
１７ｂの上に不純物を導入していない第２の多結晶シリ
コン膜２３を形成しているため、ゲート電極２５，２６
の加工後にその表面にシリサイド膜３３を形成しても、
そのシリサイド膜３３を介して不純物が移動することを
抑制できる。つまり、シリサイド膜３３の直下の第２の
多結晶シリコン膜２３の不純物濃度が低いため、シリサ
イド膜３３を介して隣接するＭＯＳトランジスタのゲー
ト電極まで不純物が移動することを抑制できるのであ
る。さらに、第１の多結晶シリコン膜１７に十分な濃度
の不純物イオン１９，２２を注入しておくことにより、
ＭＯＳＦＥＴのゲート電極２５，２６を低抵抗にするこ
とができ、ゲート電極の導電性を安定して得ることがで
きる。
【００２３】また、本実施の形態では、ゲート電極２
５，２６を加工する前からゲート酸化膜１５近くの多結
晶シリコン膜中にＮ+又はＰ+の不純物が存在するため、
ゲート電極形成後の工程で熱拡散によりゲート電極中に
不純物を広げる必要がない。従って、Ｂ（ボロン）突き
抜けによりゲート酸化膜１５又はシリコン基板１１にＢ
が入ることがなく、ゲート酸化膜１５の信頼性の低下を
抑制することができると共に、低温化プロセスにも対応
し易い。
５，２６を加工する前からゲート酸化膜１５近くの多結
晶シリコン膜中にＮ+又はＰ+の不純物が存在するため、
ゲート電極形成後の工程で熱拡散によりゲート電極中に
不純物を広げる必要がない。従って、Ｂ（ボロン）突き
抜けによりゲート酸化膜１５又はシリコン基板１１にＢ
が入ることがなく、ゲート酸化膜１５の信頼性の低下を
抑制することができると共に、低温化プロセスにも対応
し易い。
【００２４】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
第１及び第２の多結晶シリコン膜１７，２３の厚さ、ゲ
ート電極のサイズ、導入される不純物イオンの濃度など
は適宜変更可能である。
ず、種々変更して実施することが可能である。例えば、
第１及び第２の多結晶シリコン膜１７，２３の厚さ、ゲ
ート電極のサイズ、導入される不純物イオンの濃度など
は適宜変更可能である。
【００２５】
【発明の効果】以上説明したように本発明によれば、第
１導電型の不純物及び第２導電型の不純物を導入した第
１の多結晶シリコン膜上に第２の多結晶シリコン膜を形
成している。したがって、ゲート電極が安定した導電性
を得ることができ、且つ、ゲート電極にシリサイドを形
成しても不純物がゲート電極中を移動するのを防止でき
る半導体装置の製造方法を提供することができる。
１導電型の不純物及び第２導電型の不純物を導入した第
１の多結晶シリコン膜上に第２の多結晶シリコン膜を形
成している。したがって、ゲート電極が安定した導電性
を得ることができ、且つ、ゲート電極にシリサイドを形
成しても不純物がゲート電極中を移動するのを防止でき
る半導体装置の製造方法を提供することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】図４（ｂ）は、本発明の実施の形態による半導
体装置の製造方法を示すものであって図３の次の工程を
示す平面図であり、図４（ａ）は、図４（ｂ）に示す４
ａ−４ａ線に沿った断面図である。
体装置の製造方法を示すものであって図３の次の工程を
示す平面図であり、図４（ａ）は、図４（ｂ）に示す４
ａ−４ａ線に沿った断面図である。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。
法を示すものであり、図４の次の工程を示す断面図であ
る。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置の製造方法を示すものであ
り、図６の次の工程を示す断面図である。
り、図６の次の工程を示す断面図である。
【図８】従来の半導体装置の製造方法を示すものであ
り、図７の次の工程を示す断面図である。
り、図７の次の工程を示す断面図である。
１１…シリコン基板 １３…ＬＯＣＯＳ酸化膜 １５…ゲート酸化膜 １７…第１の多結晶シリコン膜 １７ａ…Ｎ+型多結晶シリコン膜 １７ｂ…Ｐ+型多結晶シリコン膜 １８…第１のレジストパターン １９…Ｎ+型不純物（例えばＡｓ） ２１…第２のレジストパターン ２２…Ｐ+型不純物（例えばＢ） ２３…第２の多結晶シリコン膜 ２５…Ｎ+型ゲート電極 ２６…Ｐ+型ゲート電極 ３１…ソース／ドレイン領域のＮ型拡散層 ３２…ソース／ドレイン領域のＰ型拡散層 ３３…Ｔｉシリサイド（ＴｉＳｉ2）膜 １１１…シリコン基板 １１３…ＬＯＣＯＳ酸化膜 １１５…ゲート酸化膜 １１７…多結晶シリコン膜 １１７ａ…Ｐ+型多結晶シリコン膜（Ｐ+型ゲート電極） １１７ｂ…Ｎ+型多結晶シリコン膜（Ｎ+型ゲート電極） １１８…第１のレジストパターン １１９…Ｐ+型不純物（例えばＢ） １２１…第２のレジストパターン １２２…Ｎ+型不純物（例えばＡｓ） １３３…Ｔｉシリサイド（ＴｉＳｉ2）膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD37 DD43 DD55 DD78 DD84 FF14 GG09 GG10 GG14 HH05 HH10 HH16 5F040 DA06 DB03 DC01 EC01 EC02 EC04 EC05 EC07 EC11 EC13 EK01 FC19 5F048 AA07 AC03 BA01 BB06 BB07 BB08 BB13 BB14 BF03 BF06 BG12
Claims (2)
- 【請求項１】 第１導電型のゲート電極と第２導電型の
ゲート電極が接続して形成された隣接するトランジスタ
を有する半導体装置の製造方法であって、 ゲート絶縁膜上に第１の多結晶シリコン膜を堆積する工
程と、 第１の多結晶シリコン膜の一部分に第１導電型の不純物
を導入する工程と、 第１の多結晶シリコン膜の他の部分に第２導電型の不純
物を導入する工程と、 第１の多結晶シリコン膜上に第２の多結晶シリコン膜を
堆積する工程と、 第１及び第２の多結晶シリコン膜をエッチングすること
により第１導電型のゲート電極及び第２導電型のゲート
電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１導電型のゲート電極及び第２導
電型のゲート電極を形成する工程の後に、ソース／ドレ
イン領域の拡散層を形成する工程と、第１導電型のゲー
ト電極及び第２導電型のゲート電極それぞれの上にシリ
サイド膜を形成する工程と、をさらに含むことを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104954A JP2001291780A (ja) | 2000-04-06 | 2000-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104954A JP2001291780A (ja) | 2000-04-06 | 2000-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291780A true JP2001291780A (ja) | 2001-10-19 |
Family
ID=18618408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104954A Withdrawn JP2001291780A (ja) | 2000-04-06 | 2000-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7879723B2 (en) | 2004-12-28 | 2011-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
-
2000
- 2000-04-06 JP JP2000104954A patent/JP2001291780A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7879723B2 (en) | 2004-12-28 | 2011-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
| US8497205B2 (en) | 2004-12-28 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |