JPH09181194A - デュアルゲート構造およびその製造方法 - Google Patents
デュアルゲート構造およびその製造方法Info
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- JPH09181194A JPH09181194A JP7340172A JP34017295A JPH09181194A JP H09181194 A JPH09181194 A JP H09181194A JP 7340172 A JP7340172 A JP 7340172A JP 34017295 A JP34017295 A JP 34017295A JP H09181194 A JPH09181194 A JP H09181194A
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Abstract
(57)【要約】
【課題】 デュアルゲート構造では、ゲート電極の金属
層または金属化合物層と通じて多結晶シリコン中の不純
物の相互拡散を起こして、トランジスタ特性を劣化させ
ている。 【解決手段】 第１，第２ゲート電極16N,16P とを一つ
のゲート配線16で形成したデュアルゲート構造であっ
て、第１ゲート電極16N が第１導電型（以下、Ｎ型）多
結晶シリコン層21N と金属化合物層22とからなり、第２
ゲート電極16P が第２導電型（以下、Ｐ型）多結晶シリ
コン層21P と金属化合物層22とからなり、Ｎ型，Ｐ型多
結晶シリコン層21N,21P との接続領域21A 上で金属化合
物層22が分離された状態で形成されているものである。
また接続領域21A に、Ｎ型，Ｐ型結晶シリコン層21N,21
P よりも不純物濃度が高い高濃度不純物領域（図示省
略）が設けられているものである。
層または金属化合物層と通じて多結晶シリコン中の不純
物の相互拡散を起こして、トランジスタ特性を劣化させ
ている。 【解決手段】 第１，第２ゲート電極16N,16P とを一つ
のゲート配線16で形成したデュアルゲート構造であっ
て、第１ゲート電極16N が第１導電型（以下、Ｎ型）多
結晶シリコン層21N と金属化合物層22とからなり、第２
ゲート電極16P が第２導電型（以下、Ｐ型）多結晶シリ
コン層21P と金属化合物層22とからなり、Ｎ型，Ｐ型多
結晶シリコン層21N,21P との接続領域21A 上で金属化合
物層22が分離された状態で形成されているものである。
また接続領域21A に、Ｎ型，Ｐ型結晶シリコン層21N,21
P よりも不純物濃度が高い高濃度不純物領域（図示省
略）が設けられているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルゲート構
造およびその製造方法に関するものである。
造およびその製造方法に関するものである。
【０００２】
【従来の技術】素子の微細化にともない、トランジスタ
の拡散層はますます浅い接合になっている。すなわち、
いわゆるシャロー化が進んでいる。一方、ゲート線幅が
縮小化しているので、拡散層の深さを浅くしないとショ
ートチャネル効果が増大し、ソース・ドレイン耐圧が劣
化する。例えばゲート線幅が０．２５μｍのトランジス
タに対しては拡散層の深さを０．０８μｍ程度に浅くす
る必要がある。
の拡散層はますます浅い接合になっている。すなわち、
いわゆるシャロー化が進んでいる。一方、ゲート線幅が
縮小化しているので、拡散層の深さを浅くしないとショ
ートチャネル効果が増大し、ソース・ドレイン耐圧が劣
化する。例えばゲート線幅が０．２５μｍのトランジス
タに対しては拡散層の深さを０．０８μｍ程度に浅くす
る必要がある。
【０００３】また、近年、トランジスタの電流駆動能力
を高く維持させる必要性から、ＮＭＯＳ（ＭＯＳはMeta
l-Oxide-Semiconductor の略）にはＮ型の不純物を含ん
だゲート、ＰＭＯＳにはＰ型の不純物を含んだゲートを
用いるデュアルゲート構造を有するＣＭＯＳの開発が盛
んに行われている。本ゲート構造を用いることで、従来
のベリッドチャネル（ポケットイオン注入を行うこと
で、オン、オフ状態を確保でき、チャネル部をソース・
ドレイン領域と同一型でできる）方式では、しきい値電
圧Ｖthを比較的に高く確保する必要があるため、結果と
してソース・ドレイン電流Ｉdsが低い。そこで、しきい
値電圧Ｖthを比較的低く保つことができる表面チャネル
方式は、電流駆動能力の比較的高いデバイスを製作でき
る。
を高く維持させる必要性から、ＮＭＯＳ（ＭＯＳはMeta
l-Oxide-Semiconductor の略）にはＮ型の不純物を含ん
だゲート、ＰＭＯＳにはＰ型の不純物を含んだゲートを
用いるデュアルゲート構造を有するＣＭＯＳの開発が盛
んに行われている。本ゲート構造を用いることで、従来
のベリッドチャネル（ポケットイオン注入を行うこと
で、オン、オフ状態を確保でき、チャネル部をソース・
ドレイン領域と同一型でできる）方式では、しきい値電
圧Ｖthを比較的に高く確保する必要があるため、結果と
してソース・ドレイン電流Ｉdsが低い。そこで、しきい
値電圧Ｖthを比較的低く保つことができる表面チャネル
方式は、電流駆動能力の比較的高いデバイスを製作でき
る。
【０００４】ここで、従来のＭＯＳＬＳＩプロセスの一
例を、図７の製造工程図によって説明する。
例を、図７の製造工程図によって説明する。
【０００５】図７の（１）に示すように、通常のＭＯＳ
トランジスタプロセスによって、半導体基板１１１にＮ
チャネルトランジスタとＰチャネルトランジスタとの各
形成領域を分離するための素子分離領域１１２を形成し
た後、半導体基板１１１にゲート絶縁膜１１３を介して
ゲート配線１１４を形成する。このゲート配線１１４
は、Ｎチャネルトランジスタの形成領域においてＮ型ゲ
ート配線１１４Ｎに形成し、Ｐチャネルトランジスタの
形成領域においてＰ型ゲート配線１１４Ｐに形成する。
そしてゲート配線１１４の両側にサイドウォール絶縁膜
（図示省略）を形成し、さらにＮ型，Ｐ型ゲート配線１
１４Ｎ，１１４Ｐの各両側の半導体基板１１１にソース
・ドレイン領域１１６（１１７）、ソース・ドレイン領
域１１８（１１９）を形成することで、Ｎチャネルトラ
ンジスタ１０１ＮとＰチャネルトランジスタ１０１Ｐを
形成する。なお、図面では、ソース・ドレイン領域（１
１７，１１９）は紙面の手前側になるため、図示は省略
した。
トランジスタプロセスによって、半導体基板１１１にＮ
チャネルトランジスタとＰチャネルトランジスタとの各
形成領域を分離するための素子分離領域１１２を形成し
た後、半導体基板１１１にゲート絶縁膜１１３を介して
ゲート配線１１４を形成する。このゲート配線１１４
は、Ｎチャネルトランジスタの形成領域においてＮ型ゲ
ート配線１１４Ｎに形成し、Ｐチャネルトランジスタの
形成領域においてＰ型ゲート配線１１４Ｐに形成する。
そしてゲート配線１１４の両側にサイドウォール絶縁膜
（図示省略）を形成し、さらにＮ型，Ｐ型ゲート配線１
１４Ｎ，１１４Ｐの各両側の半導体基板１１１にソース
・ドレイン領域１１６（１１７）、ソース・ドレイン領
域１１８（１１９）を形成することで、Ｎチャネルトラ
ンジスタ１０１ＮとＰチャネルトランジスタ１０１Ｐを
形成する。なお、図面では、ソース・ドレイン領域（１
１７，１１９）は紙面の手前側になるため、図示は省略
した。
【０００６】次いで図７の（２）に示すように、上記半
導体基板１１１に対してフッ酸（ＨＦ）処理を施し、ソ
ース・ドレイン領域１１６（１１７）上およびソース・
ドレイン領域１１８（１１９）上の自然酸化膜（図示省
略）を完全に除去する。その後、例えばスパッタリング
によって、全面にチタン（Ｔｉ）膜を５０ｎｍの厚さに
形成する。続いて、熱処理（第１熱処理は窒素雰囲気中
で６００℃の加熱、および第２熱処理は窒素雰囲気中で
８００℃の加熱）を施して、ゲート配線１１４のシリコ
ン（Ｓｉ）とチタン膜のチタン（Ｔｉ）とを反応させて
なる低抵抗なチタンシリサイド（ＴｉＳｉ2 ）層１２１
を形成するとともに、ソース・ドレイン領域１１６（１
１７）、ソース・ドレイン領域１１８（１１９）のシリ
コン（Ｓｉ）とチタン膜のチタン（Ｔｉ）とを反応させ
てなる低抵抗なチタンシリサイド（ＴｉＳｉ2 ）層（図
示省略）を選択的に形成する。
導体基板１１１に対してフッ酸（ＨＦ）処理を施し、ソ
ース・ドレイン領域１１６（１１７）上およびソース・
ドレイン領域１１８（１１９）上の自然酸化膜（図示省
略）を完全に除去する。その後、例えばスパッタリング
によって、全面にチタン（Ｔｉ）膜を５０ｎｍの厚さに
形成する。続いて、熱処理（第１熱処理は窒素雰囲気中
で６００℃の加熱、および第２熱処理は窒素雰囲気中で
８００℃の加熱）を施して、ゲート配線１１４のシリコ
ン（Ｓｉ）とチタン膜のチタン（Ｔｉ）とを反応させて
なる低抵抗なチタンシリサイド（ＴｉＳｉ2 ）層１２１
を形成するとともに、ソース・ドレイン領域１１６（１
１７）、ソース・ドレイン領域１１８（１１９）のシリ
コン（Ｓｉ）とチタン膜のチタン（Ｔｉ）とを反応させ
てなる低抵抗なチタンシリサイド（ＴｉＳｉ2 ）層（図
示省略）を選択的に形成する。
【０００７】続いて上記半導体基板１１１を、例えばア
ンモニア過水に浸漬することで、未反応なチタン膜（図
示省略）を選択的にエッチングして除去する。
ンモニア過水に浸漬することで、未反応なチタン膜（図
示省略）を選択的にエッチングして除去する。
【０００８】次いで図７の（３）に示すように、例えば
化学的気相成長（以下、ＣＶＤという）法によって、ゲ
ート配線１１４側の全面を覆う状態に酸化シリコンから
なる層間絶縁膜１３１を形成した後、リソグラフィー技
術とエッチング技術とによって、例えばゲート配線１１
４Ｐ上の層間絶縁膜１３１に、チタンシリサイド層１２
１に接続する接続孔１３２を形成する。さらにブランケ
ットタングステンプラグの形成方法によって、接続孔１
３２の内部に密着層１３３を介してタングステンプラグ
１３４を形成する。さらにタングステンプラグ１３４に
接続する状態で層間絶縁膜１３１上に、例えば、密着層
１３５とアルミニウム−シリコン膜からなる配線層１３
６とを形成する。そしてリソグラフィー技術とエッチン
グ技術とによって、上記密着層１３５と配線層１３６と
をパターニングして配線１３７を形成する。
化学的気相成長（以下、ＣＶＤという）法によって、ゲ
ート配線１１４側の全面を覆う状態に酸化シリコンから
なる層間絶縁膜１３１を形成した後、リソグラフィー技
術とエッチング技術とによって、例えばゲート配線１１
４Ｐ上の層間絶縁膜１３１に、チタンシリサイド層１２
１に接続する接続孔１３２を形成する。さらにブランケ
ットタングステンプラグの形成方法によって、接続孔１
３２の内部に密着層１３３を介してタングステンプラグ
１３４を形成する。さらにタングステンプラグ１３４に
接続する状態で層間絶縁膜１３１上に、例えば、密着層
１３５とアルミニウム−シリコン膜からなる配線層１３
６とを形成する。そしてリソグラフィー技術とエッチン
グ技術とによって、上記密着層１３５と配線層１３６と
をパターニングして配線１３７を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、表面チ
ャネル型のトランジスタでデュアルゲート構造のＣＭＯ
Ｓを形成しようとした場合には、以下のうような課題が
存在する。
ャネル型のトランジスタでデュアルゲート構造のＣＭＯ
Ｓを形成しようとした場合には、以下のうような課題が
存在する。
【００１０】すなわち、デュアルゲート構造では、それ
ぞれＮチャネルトランジスタ上とＰチャネルトランジス
タ上にゲート線が形成されるため、それぞれのゲートの
導電型が異なる。結果として、一つのゲート線上である
部分まではヒ素（Ａｓ）をドーピングしたＮ型のゲート
になり、ある部分まではホウ素（Ｂ）をドーピングした
Ｐ型のゲートになっている。
ぞれＮチャネルトランジスタ上とＰチャネルトランジス
タ上にゲート線が形成されるため、それぞれのゲートの
導電型が異なる。結果として、一つのゲート線上である
部分まではヒ素（Ａｓ）をドーピングしたＮ型のゲート
になり、ある部分まではホウ素（Ｂ）をドーピングした
Ｐ型のゲートになっている。
【００１１】そのため、ゲート領域を形成した後の熱
処理によって、ゲート領域にドーピングされているヒ素
（Ａｓ）の拡散が発生し、Ｐ型ゲートにまでそのヒ素
（Ａｓ）が拡散するという課題を有する。Ｐ型ゲート
にはホウ素（Ｂ）が多結晶シリコン中にドーピングされ
ているため、そのホウ素が薄いゲート酸化膜を突き抜け
るという課題を有している。上記ホウ素等の不純物が
多結晶シリコンの結晶粒界に析出し、多結晶シリコンを
空乏化状態にするという課題を有している。以上のよう
な課題〜を克服することが、デュアルゲートの実用
化のために必要になっている。
処理によって、ゲート領域にドーピングされているヒ素
（Ａｓ）の拡散が発生し、Ｐ型ゲートにまでそのヒ素
（Ａｓ）が拡散するという課題を有する。Ｐ型ゲート
にはホウ素（Ｂ）が多結晶シリコン中にドーピングされ
ているため、そのホウ素が薄いゲート酸化膜を突き抜け
るという課題を有している。上記ホウ素等の不純物が
多結晶シリコンの結晶粒界に析出し、多結晶シリコンを
空乏化状態にするという課題を有している。以上のよう
な課題〜を克服することが、デュアルゲートの実用
化のために必要になっている。
【００１２】上記課題の解決策として、ゲートに二層
の多結晶シリコン層を用いることで相互拡散を抑制する
ことが、特開平０７−０３７９９２号公報およびＩＥＤ
Ｍ technical digests (1994) H.Koike,Y.Unno,K.Ishim
ura,F.Matsuoka and M.Kakumu p855-858に開示されてい
る。また上記課題の解決策として、ゲートの多結晶シ
リコンの結晶粒径を大きくすることでホウ素（Ｂ）の突
き抜けを防止することが、ＩＥＤＭ technical digests
(1993) Munetaka Koda,Yoshikatsu Shida,Junichi Kaw
aguchi,and Yoshio Kaneko p471-474 に開示されてい
る。また、窒素（Ｎ）をＬＤＤ（Lightly Doped Drain
）部にイオン注入することでホウ素の突き抜けを防止
することが、ＩＥＤＭ technical digests (1994) S.Sh
imizu,T.Kuroi,M.Kobayashi,T.Yamaguchi,T.Fujino,H.M
aeda,T.Tsutsumi,Y.Hirose,S.Kusunoki,M.Inuishi and
N.Tsubouchi p67-70に開示されている。
の多結晶シリコン層を用いることで相互拡散を抑制する
ことが、特開平０７−０３７９９２号公報およびＩＥＤ
Ｍ technical digests (1994) H.Koike,Y.Unno,K.Ishim
ura,F.Matsuoka and M.Kakumu p855-858に開示されてい
る。また上記課題の解決策として、ゲートの多結晶シ
リコンの結晶粒径を大きくすることでホウ素（Ｂ）の突
き抜けを防止することが、ＩＥＤＭ technical digests
(1993) Munetaka Koda,Yoshikatsu Shida,Junichi Kaw
aguchi,and Yoshio Kaneko p471-474 に開示されてい
る。また、窒素（Ｎ）をＬＤＤ（Lightly Doped Drain
）部にイオン注入することでホウ素の突き抜けを防止
することが、ＩＥＤＭ technical digests (1994) S.Sh
imizu,T.Kuroi,M.Kobayashi,T.Yamaguchi,T.Fujino,H.M
aeda,T.Tsutsumi,Y.Hirose,S.Kusunoki,M.Inuishi and
N.Tsubouchi p67-70に開示されている。
【００１３】本発明は、上記課題を別の手段によって解
決するためになされたもので、ゲート電極間における不
純物の相互拡散の抑制に優れたデュアルゲート構造およ
びその製造方法を提供することを目的とする。
決するためになされたもので、ゲート電極間における不
純物の相互拡散の抑制に優れたデュアルゲート構造およ
びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたデュアルゲート構造およびその製
造方法である。
成するためになされたデュアルゲート構造およびその製
造方法である。
【００１５】デュアルゲート構造は、第１ゲート電極と
第２ゲート電極とを一つの配線で形成したものであっ
て、第１ゲート電極は、第１導電型の多結晶シリコン層
と金属層、または第１導電型の多結晶シリコン層と金属
層と金属化合物層とからなり、第２ゲート電極は、第２
導電型の多結晶シリコン層と金属層、または第２導電型
の多結晶シリコン層と金属層と金属化合物層とからな
り、第１導電型の多結晶シリコン層と第２導電型の多結
晶シリコン層とが接続する領域上で、金属層、または金
属層と金属化合物層とが分離された状態で形成されてい
るものである。また、第１導電型の多結晶シリコン層と
第２導電型の多結晶シリコン層とが接続される領域に
は、第１，第２導電型の各多結晶シリコン層よりも不純
物濃度が高い状態の高濃度不純物領域を設けたものであ
る。
第２ゲート電極とを一つの配線で形成したものであっ
て、第１ゲート電極は、第１導電型の多結晶シリコン層
と金属層、または第１導電型の多結晶シリコン層と金属
層と金属化合物層とからなり、第２ゲート電極は、第２
導電型の多結晶シリコン層と金属層、または第２導電型
の多結晶シリコン層と金属層と金属化合物層とからな
り、第１導電型の多結晶シリコン層と第２導電型の多結
晶シリコン層とが接続する領域上で、金属層、または金
属層と金属化合物層とが分離された状態で形成されてい
るものである。また、第１導電型の多結晶シリコン層と
第２導電型の多結晶シリコン層とが接続される領域に
は、第１，第２導電型の各多結晶シリコン層よりも不純
物濃度が高い状態の高濃度不純物領域を設けたものであ
る。
【００１６】上記デュアルゲート構造では、第１導電型
の多結晶シリコン層と第２導電型の多結晶シリコン層と
が接続する領域上で、金属層、または金属層と金属化合
物層とが分離されていることから、第１導電型の多結晶
シリコン層と第２導電型の多結晶シリコン層との間で、
不純物の拡散経路となる金属層および金属化合物層を通
じて不純物の拡散は起きない。また、第１導電型の多結
晶シリコン層と第２導電型の多結晶シリコン層との接合
領域に、第１，第２導電型の各多結晶シリコン層よりも
不純物濃度が高い状態の高濃度不純物領域を設けたこと
から、第１導電型の多結晶シリコン層と第２導電型の多
結晶シリコン層との間でも不純物の相互拡散は起き難く
なる。
の多結晶シリコン層と第２導電型の多結晶シリコン層と
が接続する領域上で、金属層、または金属層と金属化合
物層とが分離されていることから、第１導電型の多結晶
シリコン層と第２導電型の多結晶シリコン層との間で、
不純物の拡散経路となる金属層および金属化合物層を通
じて不純物の拡散は起きない。また、第１導電型の多結
晶シリコン層と第２導電型の多結晶シリコン層との接合
領域に、第１，第２導電型の各多結晶シリコン層よりも
不純物濃度が高い状態の高濃度不純物領域を設けたこと
から、第１導電型の多結晶シリコン層と第２導電型の多
結晶シリコン層との間でも不純物の相互拡散は起き難く
なる。
【００１７】デュアルゲート構造の製造方法は、まず、
半導体基板上に多結晶シリコン層を形成した後、該多結
晶シリコン層における第１ゲート電極を形成する領域に
第１導電型の不純物をドーピングするとともに第２ゲー
ト電極を形成する領域に第２導電型の不純物をドーピン
グする。そして多結晶シリコン層上に、金属層、または
金属層と金属化合物層とを形成した後、第１導電型の多
結晶シリコン層と第２導電型の多結晶シリコン層とが接
続される領域上の、金属層、または金属層と金属化合物
層とを除去する。また、第１導電型の多結晶シリコン層
と第２導電型の多結晶シリコン層とが接続される領域
に、第１，第２導電型の各多結晶シリコン層よりも不純
物濃度が高い状態に不純物を導入して高濃度不純物領域
を形成する。上記デュアルゲート構造の製造方法におい
て、多結晶シリコン層は、下地多結晶シリコン層を形成
しさらに非晶質シリコン層を形成する工程と、レーザア
ニーリングもしくはエキシマレーザアニーリングによっ
て非晶質シリコン層を下地多結晶シリコン層のシリコン
結晶よりも大きな粒径のシリコン結晶で構成される多結
晶シリコン層に改質する工程とによって形成する。
半導体基板上に多結晶シリコン層を形成した後、該多結
晶シリコン層における第１ゲート電極を形成する領域に
第１導電型の不純物をドーピングするとともに第２ゲー
ト電極を形成する領域に第２導電型の不純物をドーピン
グする。そして多結晶シリコン層上に、金属層、または
金属層と金属化合物層とを形成した後、第１導電型の多
結晶シリコン層と第２導電型の多結晶シリコン層とが接
続される領域上の、金属層、または金属層と金属化合物
層とを除去する。また、第１導電型の多結晶シリコン層
と第２導電型の多結晶シリコン層とが接続される領域
に、第１，第２導電型の各多結晶シリコン層よりも不純
物濃度が高い状態に不純物を導入して高濃度不純物領域
を形成する。上記デュアルゲート構造の製造方法におい
て、多結晶シリコン層は、下地多結晶シリコン層を形成
しさらに非晶質シリコン層を形成する工程と、レーザア
ニーリングもしくはエキシマレーザアニーリングによっ
て非晶質シリコン層を下地多結晶シリコン層のシリコン
結晶よりも大きな粒径のシリコン結晶で構成される多結
晶シリコン層に改質する工程とによって形成する。
【００１８】上記デュアルゲート構造の製造方法では、
第１，第２導電型の多結晶シリコン層上に、金属層、ま
たは金属層と金属化合物層とを形成した後、第１導電型
の多結晶シリコン層と第２導電型の多結晶シリコン層と
が接続される領域上の、金属層、または金属層と金属化
合物層とを除去することから、金属層、または金属層と
金属化合物層とを通じて多結晶シリコン層にドーピング
されている不純物の相互拡散は起きない。また、第１導
電型の多結晶シリコン層と第２導電型の多結晶シリコン
層とが接続される領域に、各多結晶シリコン層よりも不
純物濃度が高い状態に不純物をドーピングする製造方法
では、第１，第２導電型の多結晶シリコン層間での相互
拡散は起きない。
第１，第２導電型の多結晶シリコン層上に、金属層、ま
たは金属層と金属化合物層とを形成した後、第１導電型
の多結晶シリコン層と第２導電型の多結晶シリコン層と
が接続される領域上の、金属層、または金属層と金属化
合物層とを除去することから、金属層、または金属層と
金属化合物層とを通じて多結晶シリコン層にドーピング
されている不純物の相互拡散は起きない。また、第１導
電型の多結晶シリコン層と第２導電型の多結晶シリコン
層とが接続される領域に、各多結晶シリコン層よりも不
純物濃度が高い状態に不純物をドーピングする製造方法
では、第１，第２導電型の多結晶シリコン層間での相互
拡散は起きない。
【００１９】
【発明の実施の形態】本発明のデュアルゲート構造に係
わる第１実施形態の一例を、図１によって説明する。図
１は、一例としてデュアルゲート型のＣＭＯＳトランジ
スタを示すもので、（１）に概略構成断面図を示し、
（２）に平面レイアウト図を示す。
わる第１実施形態の一例を、図１によって説明する。図
１は、一例としてデュアルゲート型のＣＭＯＳトランジ
スタを示すもので、（１）に概略構成断面図を示し、
（２）に平面レイアウト図を示す。
【００２０】図１に示すように、半導体基板（例えばシ
リコン基板）１１には、ＮＭＯＳトランジスタの形成領
域１２とＰＭＯＳトランジスタの形成領域１３とを分離
するための素子分離領域１４が形成されている。上記半
導体基板１１上には、ゲート絶縁膜１５を介して、ゲー
ト電極を構成するもので多結晶シリコン層２１と金属化
合物層２２とからなるゲート配線１６が形成されてい
る。
リコン基板）１１には、ＮＭＯＳトランジスタの形成領
域１２とＰＭＯＳトランジスタの形成領域１３とを分離
するための素子分離領域１４が形成されている。上記半
導体基板１１上には、ゲート絶縁膜１５を介して、ゲー
ト電極を構成するもので多結晶シリコン層２１と金属化
合物層２２とからなるゲート配線１６が形成されてい
る。
【００２１】第１のＭＯＳトランジスタの形成領域１２
上における上記多結晶シリコン層２１には第１導電型
（以下、Ｎ型という）の不純物として、例えばヒ素（Ａ
ｓ）がドーピングされている。上記ヒ素がドーピングさ
れた部分はＮ型多結晶シリコン層２１Ｎになり、上記金
属化合物層２２とともに第１ゲート電極１６Ｎを構成す
る。一方、第２のＭＯＳトランジスタの形成領域１３上
の上記多結晶シリコン層２１には第２導電型（以下、Ｐ
型という）の不純物として、例えばホウ素（Ｂ）がドー
ピングされている。上記ホウ素がドーピングされている
部分はＰ型多結晶シリコン層２１Ｐになり、上記金属化
合物層２２とともに第２ゲート電極１６Ｐを構成する。
上記各Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐは、
大粒径のシリコン結晶（例えばシリコン結晶の粒径が
０．３μｍ以上）で形成されている。
上における上記多結晶シリコン層２１には第１導電型
（以下、Ｎ型という）の不純物として、例えばヒ素（Ａ
ｓ）がドーピングされている。上記ヒ素がドーピングさ
れた部分はＮ型多結晶シリコン層２１Ｎになり、上記金
属化合物層２２とともに第１ゲート電極１６Ｎを構成す
る。一方、第２のＭＯＳトランジスタの形成領域１３上
の上記多結晶シリコン層２１には第２導電型（以下、Ｐ
型という）の不純物として、例えばホウ素（Ｂ）がドー
ピングされている。上記ホウ素がドーピングされている
部分はＰ型多結晶シリコン層２１Ｐになり、上記金属化
合物層２２とともに第２ゲート電極１６Ｐを構成する。
上記各Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐは、
大粒径のシリコン結晶（例えばシリコン結晶の粒径が
０．３μｍ以上）で形成されている。
【００２２】その上、上記金属化合物層２２は、例えば
タングステンシリサイド（ＷＳｉ2）で形成され、Ｎ型
多結晶シリコン層２１ＮとＰ型多結晶シリコン層２１Ｐ
との接合領域２１Ａ上で金属化合物層２２は分離された
状態になっている。上記金属化合物層２２には、タング
ステンシリサイドの他に、例えば、窒化チタン（Ｔｉ
Ｎ）、酸窒化チタン（ＴｉＯＮ）、チタンシリサイド
（ＴｉＳｉ2 ）、窒化タングステン（ＷＮ）および酸窒
化タングステン（ＷＯＮ）のうちの少なくとも一種類を
用いることが可能である。また金属化合物層２２のかわ
りに金属層を単層で用いることも可能である。単層で用
いる金属層には、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、コバルト（Ｃｏ）等を用いることができる。また
は金属層上に金属化合物層を形成した構造、金属層上に
金属化合物層を形成しさらに金属層を形成した構造とす
ることも可能である。このような積層構造における金属
化合物層および金属層には、上記説明したような材料を
用いることができる。
タングステンシリサイド（ＷＳｉ2）で形成され、Ｎ型
多結晶シリコン層２１ＮとＰ型多結晶シリコン層２１Ｐ
との接合領域２１Ａ上で金属化合物層２２は分離された
状態になっている。上記金属化合物層２２には、タング
ステンシリサイドの他に、例えば、窒化チタン（Ｔｉ
Ｎ）、酸窒化チタン（ＴｉＯＮ）、チタンシリサイド
（ＴｉＳｉ2 ）、窒化タングステン（ＷＮ）および酸窒
化タングステン（ＷＯＮ）のうちの少なくとも一種類を
用いることが可能である。また金属化合物層２２のかわ
りに金属層を単層で用いることも可能である。単層で用
いる金属層には、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、コバルト（Ｃｏ）等を用いることができる。また
は金属層上に金属化合物層を形成した構造、金属層上に
金属化合物層を形成しさらに金属層を形成した構造とす
ることも可能である。このような積層構造における金属
化合物層および金属層には、上記説明したような材料を
用いることができる。
【００２３】上記ＮＭＯＳトランジスタの形成領域１２
における上記ゲート配線１６の両側の半導体基板１１に
はＮＭＯＳトランジスタのソース・ドレイン領域１７
（１８）が形成されている。一方、ＰＭＯＳトランジス
タの形成領域１３における上記ゲート配線１６の両側の
半導体基板１１にはＰＭＯＳトランジスタのソース・ド
レイン領域１９（２０）が形成されている。なお、
（１）の図面では、ソース・ドレイン領域（１８，２
０）は、図面手前側に形成されることになるので、図示
は省略した。
における上記ゲート配線１６の両側の半導体基板１１に
はＮＭＯＳトランジスタのソース・ドレイン領域１７
（１８）が形成されている。一方、ＰＭＯＳトランジス
タの形成領域１３における上記ゲート配線１６の両側の
半導体基板１１にはＰＭＯＳトランジスタのソース・ド
レイン領域１９（２０）が形成されている。なお、
（１）の図面では、ソース・ドレイン領域（１８，２
０）は、図面手前側に形成されることになるので、図示
は省略した。
【００２４】そして上記ＮＭＯＳトランジスタ１および
ＰＭＯＳトランジスタ２を覆う状態に層間絶縁膜３１
が、例えば酸化シリコンで形成されている。上記層間絶
縁膜３１には、例えばＰＭＯＳトランジスタ２のゲート
配線１６上に接続孔３２が形成され、その接続孔３２の
内壁に密着層（図示省略）とバリアメタル層３３とが形
成され、さらにその接続孔３２を埋め込む状態に金属プ
ラグ３４が形成されている。上記密着層は例えばチタン
（Ｔｉ）からなり、上記バリアメタル層３３は例えば窒
化チタン（ＴｉＮ）からなる。また上記金属プラグ３４
は例えばタングステン（Ｗ）からなる。
ＰＭＯＳトランジスタ２を覆う状態に層間絶縁膜３１
が、例えば酸化シリコンで形成されている。上記層間絶
縁膜３１には、例えばＰＭＯＳトランジスタ２のゲート
配線１６上に接続孔３２が形成され、その接続孔３２の
内壁に密着層（図示省略）とバリアメタル層３３とが形
成され、さらにその接続孔３２を埋め込む状態に金属プ
ラグ３４が形成されている。上記密着層は例えばチタン
（Ｔｉ）からなり、上記バリアメタル層３３は例えば窒
化チタン（ＴｉＮ）からなる。また上記金属プラグ３４
は例えばタングステン（Ｗ）からなる。
【００２５】さらに上記層間絶縁膜３１上には、上記金
属プラグ３４に接続する配線３５が形成されている。こ
の配線３５は、例えば、チタン（Ｔｉ）からなる密着層
３６とアルミニウム（Ａｌ）系金属からなる主配線層３
７とからなる。図示はしていないが、上記配線３５の接
続構造と同様に、ＮＭＯＳトランジスタ１のゲート配線
１６にも層間絶縁膜３１を通して形成される金属プラグ
を介して層間絶縁膜３１上に配線が接続されている。
属プラグ３４に接続する配線３５が形成されている。こ
の配線３５は、例えば、チタン（Ｔｉ）からなる密着層
３６とアルミニウム（Ａｌ）系金属からなる主配線層３
７とからなる。図示はしていないが、上記配線３５の接
続構造と同様に、ＮＭＯＳトランジスタ１のゲート配線
１６にも層間絶縁膜３１を通して形成される金属プラグ
を介して層間絶縁膜３１上に配線が接続されている。
【００２６】上記デュアルゲート構造では、Ｎ型多結晶
シリコン層２１ＮとＰ型多結晶シリコン層２１Ｐとが接
続する領域上で、金属化合物層２２が分離されているこ
とから、Ｎ型多結晶シリコン層２１ＮとＰ型多結晶シリ
コン層２１Ｐとの間で、不純物の拡散経路となる金属化
合物層２２を通じて、不純物の拡散は起きない。またＰ
型多結晶シリコン層２１Ｐが大粒径のシリコン結晶から
なるため、ゲート絶縁膜をホウ素が突き抜けるという課
題が解決される。
シリコン層２１ＮとＰ型多結晶シリコン層２１Ｐとが接
続する領域上で、金属化合物層２２が分離されているこ
とから、Ｎ型多結晶シリコン層２１ＮとＰ型多結晶シリ
コン層２１Ｐとの間で、不純物の拡散経路となる金属化
合物層２２を通じて、不純物の拡散は起きない。またＰ
型多結晶シリコン層２１Ｐが大粒径のシリコン結晶から
なるため、ゲート絶縁膜をホウ素が突き抜けるという課
題が解決される。
【００２７】次に本発明のデュアルゲート構造の製造方
法に係わる第１実施形態の一例を、図２および図３によ
って説明する。各図では、概略構成断面図で示し、さら
に必要に応じて平面レイアウト図によって示す。また、
上記図１によって説明したのと同様の構成部品には同一
の符号を付す。
法に係わる第１実施形態の一例を、図２および図３によ
って説明する。各図では、概略構成断面図で示し、さら
に必要に応じて平面レイアウト図によって示す。また、
上記図１によって説明したのと同様の構成部品には同一
の符号を付す。
【００２８】図２の（１）に示すように、通常の素子分
離領域の形成方法として、例えば局所酸化法〔例えば、
ＬＯＣＯＳ（Local Oxidation of Silicon）法〕によっ
て、半導体基板（例えばシリコン基板）１１に第１のＭ
ＯＳトランジスタの形成領域１２と第２のＭＯＳトラン
ジスタの形成領域１３とを分離する素子分離領域１４を
形成する。さらに例えば熱酸化法によって、半導体基板
１１上にゲート絶縁膜（例えばゲート酸化膜）１５を形
成する。
離領域の形成方法として、例えば局所酸化法〔例えば、
ＬＯＣＯＳ（Local Oxidation of Silicon）法〕によっ
て、半導体基板（例えばシリコン基板）１１に第１のＭ
ＯＳトランジスタの形成領域１２と第２のＭＯＳトラン
ジスタの形成領域１３とを分離する素子分離領域１４を
形成する。さらに例えば熱酸化法によって、半導体基板
１１上にゲート絶縁膜（例えばゲート酸化膜）１５を形
成する。
【００２９】その後、例えば化学的気相成長（以下、Ｃ
ＶＤという、ＣＶＤはChemical Vapour Depositionの
略）法によって、上記処理を行った半導体基板１１上に
下地多結晶シリコン層２３を形成する。上記下地多結晶
シリコン層２３の成膜条件は、一例として、 成膜ガス：モノシラン（ＳｉＨ4 ）；１００ｓｃｃｍ
〔以下、ｓｃｃｍは標準状態における体積流量（ｃｍ3
／分）を表す〕、ヘリウム（Ｈｅ）；４００ｓｃｃｍ、
窒素（Ｎ2 ）；２００ｓｃｃｍ、 成膜雰囲気の圧力；７０Ｐａ、 基板温度；６１０℃、 に設定した。そして下地多結晶シリコン層２３が例えば
５０ｎｍの厚さになるように成膜を行った。
ＶＤという、ＣＶＤはChemical Vapour Depositionの
略）法によって、上記処理を行った半導体基板１１上に
下地多結晶シリコン層２３を形成する。上記下地多結晶
シリコン層２３の成膜条件は、一例として、 成膜ガス：モノシラン（ＳｉＨ4 ）；１００ｓｃｃｍ
〔以下、ｓｃｃｍは標準状態における体積流量（ｃｍ3
／分）を表す〕、ヘリウム（Ｈｅ）；４００ｓｃｃｍ、
窒素（Ｎ2 ）；２００ｓｃｃｍ、 成膜雰囲気の圧力；７０Ｐａ、 基板温度；６１０℃、 に設定した。そして下地多結晶シリコン層２３が例えば
５０ｎｍの厚さになるように成膜を行った。
【００３０】次いでＣＶＤ法によって、上記下地多結晶
シリコン層２３上に非晶質シリコン層（２４）を形成す
る。非晶質シリコン層（２４）の成膜条件は、一例とし
て、 成膜ガス：モノシラン（ＳｉＨ4 ）；１００ｓｃｃｍ
と、ヘリウム（Ｈｅ）；４００ｓｃｃｍと、窒素
（Ｎ2 ）；２００ｓｃｃｍ、 成膜雰囲気の圧力：７０Ｐａ、 基板温度：５１０℃、 に設定した。そして非晶質シリコン層（２４）が例えば
１００ｎｍの膜厚になるように成膜を行った。
シリコン層２３上に非晶質シリコン層（２４）を形成す
る。非晶質シリコン層（２４）の成膜条件は、一例とし
て、 成膜ガス：モノシラン（ＳｉＨ4 ）；１００ｓｃｃｍ
と、ヘリウム（Ｈｅ）；４００ｓｃｃｍと、窒素
（Ｎ2 ）；２００ｓｃｃｍ、 成膜雰囲気の圧力：７０Ｐａ、 基板温度：５１０℃、 に設定した。そして非晶質シリコン層（２４）が例えば
１００ｎｍの膜厚になるように成膜を行った。
【００３１】次いでデュアルゲートを形成するための不
純物のドーピングを、例えばイオン注入によって行う。
先ず通常のリソグラフィー技術（例えば、レジスト塗布
によるレジスト膜の形成、露光、現像、ベーキング等の
処理をいい、以下、この説明は省略する）によって、第
１導電型（以下、Ｎ型という）ゲートとなる領域上に開
口部を有するレジストパターン（図示省略）を形成す
る。続いてそのレジストパターンをマスクに用いたイオ
ン注入法によって、Ｎ型の不純物として、例えばヒ素イ
オン（Ａｓ + ）をイオン注入する。このイオン注入条件
は、一例として、 打ち込みエネルギー：３０ｋｅＶ、 ドーズ量：５×１０15個／ｃｍ2 、 に設定した。そして上記非晶質シリコン層（２４）と下
地多結晶シリコン層２３とにヒ素イオンのイオン注入を
行った。その後、上記レジストパターンを、例えばアッ
シングおよび洗浄処理によって除去する。
純物のドーピングを、例えばイオン注入によって行う。
先ず通常のリソグラフィー技術（例えば、レジスト塗布
によるレジスト膜の形成、露光、現像、ベーキング等の
処理をいい、以下、この説明は省略する）によって、第
１導電型（以下、Ｎ型という）ゲートとなる領域上に開
口部を有するレジストパターン（図示省略）を形成す
る。続いてそのレジストパターンをマスクに用いたイオ
ン注入法によって、Ｎ型の不純物として、例えばヒ素イ
オン（Ａｓ + ）をイオン注入する。このイオン注入条件
は、一例として、 打ち込みエネルギー：３０ｋｅＶ、 ドーズ量：５×１０15個／ｃｍ2 、 に設定した。そして上記非晶質シリコン層（２４）と下
地多結晶シリコン層２３とにヒ素イオンのイオン注入を
行った。その後、上記レジストパターンを、例えばアッ
シングおよび洗浄処理によって除去する。
【００３２】次いで通常のリソグラフィー技術によっ
て、第２導電型（以下、Ｐ型という）ゲートとなる領域
上に開口部を有するレジストパターン（図示省略）を形
成する。続いてそのレジストパターンをマスクに用いた
イオン注入法によって、Ｐ型の不純物として、例えばホ
ウ素イオン（Ｂ+ ）をイオン注入する。このイオン注入
条件は、一例として、 打ち込みエネルギー：１０ｋｅＶ、 ドーズ量：３×１０15個／ｃｍ2 、 に設定した。そして上記非晶質シリコン層（２４）と下
地多結晶シリコン層２３とにホウ素イオンのイオン注入
を行った。その後、上記レジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。なお、上記
Ｎ型不純物のイオン注入工程とＰ型不純物のイオン注入
工程とは、どちらを先に行っても差し支えはない。
て、第２導電型（以下、Ｐ型という）ゲートとなる領域
上に開口部を有するレジストパターン（図示省略）を形
成する。続いてそのレジストパターンをマスクに用いた
イオン注入法によって、Ｐ型の不純物として、例えばホ
ウ素イオン（Ｂ+ ）をイオン注入する。このイオン注入
条件は、一例として、 打ち込みエネルギー：１０ｋｅＶ、 ドーズ量：３×１０15個／ｃｍ2 、 に設定した。そして上記非晶質シリコン層（２４）と下
地多結晶シリコン層２３とにホウ素イオンのイオン注入
を行った。その後、上記レジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。なお、上記
Ｎ型不純物のイオン注入工程とＰ型不純物のイオン注入
工程とは、どちらを先に行っても差し支えはない。
【００３３】その後、エキシマレーザ光を非晶質シリコ
ン層（２４）に照射（エキシマレーザアニーリング）し
て、この非晶質シリコン層（２４）の結晶化を図る。上
記エキシマレーザ光の照射条件は、一例として、 エキシマレーザ光のエネルギー密度：２５０ｍＪ／ｃｍ
2 、 照射雰囲気の圧力：１×１０-5Ｐａ、 に設定した。そして結晶化処理を行った。
ン層（２４）に照射（エキシマレーザアニーリング）し
て、この非晶質シリコン層（２４）の結晶化を図る。上
記エキシマレーザ光の照射条件は、一例として、 エキシマレーザ光のエネルギー密度：２５０ｍＪ／ｃｍ
2 、 照射雰囲気の圧力：１×１０-5Ｐａ、 に設定した。そして結晶化処理を行った。
【００３４】その結果、上記非晶質シリコン層（２４）
は、０．５μｍ程度の粒径を有する大粒径多結晶シリコ
ン層２５になり、上記下地多結晶シリコン層２３ととも
に多結晶シリコン層２１を構成する。このように、エキ
シマレーザ光の照射では、シリコン結晶を、少なくとも
粒径が０．３μｍ以上の大きさの結晶に成長させること
が望ましい。そして、第１のＭＯＳトランジスタの形成
領域１２上の上記下地多結晶シリコン層２３と大粒径多
結晶シリコン層２５とによって、Ｎ型多結晶シリコン層
２１Ｎが形成され、第２のＭＯＳトランジスタの形成領
域１３上の上記下地多結晶シリコン層２１と大粒径多結
晶シリコン層２５とによって、Ｐ型多結晶シリコン層２
１Ｐが形成される。
は、０．５μｍ程度の粒径を有する大粒径多結晶シリコ
ン層２５になり、上記下地多結晶シリコン層２３ととも
に多結晶シリコン層２１を構成する。このように、エキ
シマレーザ光の照射では、シリコン結晶を、少なくとも
粒径が０．３μｍ以上の大きさの結晶に成長させること
が望ましい。そして、第１のＭＯＳトランジスタの形成
領域１２上の上記下地多結晶シリコン層２３と大粒径多
結晶シリコン層２５とによって、Ｎ型多結晶シリコン層
２１Ｎが形成され、第２のＭＯＳトランジスタの形成領
域１３上の上記下地多結晶シリコン層２１と大粒径多結
晶シリコン層２５とによって、Ｐ型多結晶シリコン層２
１Ｐが形成される。
【００３５】その後ＣＶＤ法によって、上記非晶質シリ
コンを結晶化した大粒径多結晶シリコン層２５上に、金
属化合物層２２を例えばタングステンシリサイド（ＷＳ
ｉ2）で形成する。上記ＣＶＤ条件は、一例として、 成膜ガス：ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）；３００
ｓｃｃｍ、六フッ化タングステン（ＷＦ6 ）；２．８ｓ
ｃｃｍ、アルゴン（Ａｒ）；５０ｓｃｃｍ、 成膜雰囲気の圧力：２０Ｐａ、 基板温度：５２０℃、 に設定した。そしてタングステンシリサイドからなる金
属化合物層２２が７０ｎｍの厚さになるように成膜を行
った。
コンを結晶化した大粒径多結晶シリコン層２５上に、金
属化合物層２２を例えばタングステンシリサイド（ＷＳ
ｉ2）で形成する。上記ＣＶＤ条件は、一例として、 成膜ガス：ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）；３００
ｓｃｃｍ、六フッ化タングステン（ＷＦ6 ）；２．８ｓ
ｃｃｍ、アルゴン（Ａｒ）；５０ｓｃｃｍ、 成膜雰囲気の圧力：２０Ｐａ、 基板温度：５２０℃、 に設定した。そしてタングステンシリサイドからなる金
属化合物層２２が７０ｎｍの厚さになるように成膜を行
った。
【００３６】次いで、図２の（２−１）の概略構成断面
図および（２−２）の平面レイアウト図に示すように、
通常のリソグラフィー技術によって、ゲートを形成する
ためのエッチングマスクとなるレジストパターン（図示
省略）を形成する。そしてこのレジストパターンをマス
クに用いたドライエッチングによって、上記金属化合物
層２２とＮ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐと
をパターニングして、ゲート配線１６を形成する。この
うち、第１のＭＯＳトランジスタの形成領域１２上のゲ
ート配線１６、すなわちＮ型多結晶シリコン層２１Ｎと
金属化合物層２２とが第１ゲート電極１６Ｎになり、第
２のＭＯＳトランジスタの形成領域１３上のゲート配線
１６、すなわちＰ型多結晶シリコン層２１Ｐと金属化合
物層２２とが第２ゲート電極１６Ｐになる。上記ドライ
エッチングには、例えば、マイクロ波エッチング装置を
用いた。そのエッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；２０ｓｃｃｍ、塩素（Ｃｌ2 ）；２５ｓｃｃｍ、 エッチング雰囲気の圧力：１．３Ｐａ、 マイクロ波パワー：９５０Ｗ、 ＲＦパワー：５０Ｗ、 に設定した。そしてエッチングを行った。その後、上記
レジストパターンを、例えばアッシングおよび洗浄処理
によって除去する。
図および（２−２）の平面レイアウト図に示すように、
通常のリソグラフィー技術によって、ゲートを形成する
ためのエッチングマスクとなるレジストパターン（図示
省略）を形成する。そしてこのレジストパターンをマス
クに用いたドライエッチングによって、上記金属化合物
層２２とＮ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐと
をパターニングして、ゲート配線１６を形成する。この
うち、第１のＭＯＳトランジスタの形成領域１２上のゲ
ート配線１６、すなわちＮ型多結晶シリコン層２１Ｎと
金属化合物層２２とが第１ゲート電極１６Ｎになり、第
２のＭＯＳトランジスタの形成領域１３上のゲート配線
１６、すなわちＰ型多結晶シリコン層２１Ｐと金属化合
物層２２とが第２ゲート電極１６Ｐになる。上記ドライ
エッチングには、例えば、マイクロ波エッチング装置を
用いた。そのエッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；２０ｓｃｃｍ、塩素（Ｃｌ2 ）；２５ｓｃｃｍ、 エッチング雰囲気の圧力：１．３Ｐａ、 マイクロ波パワー：９５０Ｗ、 ＲＦパワー：５０Ｗ、 に設定した。そしてエッチングを行った。その後、上記
レジストパターンを、例えばアッシングおよび洗浄処理
によって除去する。
【００３７】次いで、ＬＤＤ（Lightly Doped Drain ）
を形成するためのイオン注入を行う。先ず通常のリソグ
ラフィー技術によって、Ｎ型のＬＤＤを形成する領域上
に開口部を有するレジストパターン（図示省略）を形成
する。その後そのレジストパターンをマスクに用いたイ
オン注入法によって、Ｎ型の不純物として、例えば砒素
イオン（Ａｓ+ ）をイオン注入する。このときのイオン
注入条件は、一例として、 打ち込みエネルギー：２５ｋｅＶ、 ドーズ量：１×１０13個／ｃｍ2 、 に設定した。そしてＮ型のＬＤＤ（図示省略）を形成し
た。その後、上記レジストパターンを、例えばアッシン
グおよび洗浄処理によって除去する。
を形成するためのイオン注入を行う。先ず通常のリソグ
ラフィー技術によって、Ｎ型のＬＤＤを形成する領域上
に開口部を有するレジストパターン（図示省略）を形成
する。その後そのレジストパターンをマスクに用いたイ
オン注入法によって、Ｎ型の不純物として、例えば砒素
イオン（Ａｓ+ ）をイオン注入する。このときのイオン
注入条件は、一例として、 打ち込みエネルギー：２５ｋｅＶ、 ドーズ量：１×１０13個／ｃｍ2 、 に設定した。そしてＮ型のＬＤＤ（図示省略）を形成し
た。その後、上記レジストパターンを、例えばアッシン
グおよび洗浄処理によって除去する。
【００３８】次いで通常のリソグラフィー技術によっ
て、Ｐ型のＬＤＤを形成する領域上に開口部を有するレ
ジストパターン（図示省略）を形成する。その後そのレ
ジストパターンをマスクに用いたイオン注入法によっ
て、Ｐ型の不純物として、例えば二フッ化ホウ素イオン
（ＢＦ2 + ）をイオン注入する。このときのイオン注入
条件は、一例として、 打ち込みエネルギー：２０ｋｅＶ、 ドーズ量：２×１０12個／ｃｍ2 、 に設定した。そしてＰ型のＬＤＤ（図示省略）を形成し
た。その後、上記レジストパターンを、例えばアッシン
グおよび洗浄処理によって除去する。なお、Ｎ型のＬＤ
Ｄの形成工程とＰ型のＬＤＤの形成工程とは、どちらを
先に行っても差し支えはない。
て、Ｐ型のＬＤＤを形成する領域上に開口部を有するレ
ジストパターン（図示省略）を形成する。その後そのレ
ジストパターンをマスクに用いたイオン注入法によっ
て、Ｐ型の不純物として、例えば二フッ化ホウ素イオン
（ＢＦ2 + ）をイオン注入する。このときのイオン注入
条件は、一例として、 打ち込みエネルギー：２０ｋｅＶ、 ドーズ量：２×１０12個／ｃｍ2 、 に設定した。そしてＰ型のＬＤＤ（図示省略）を形成し
た。その後、上記レジストパターンを、例えばアッシン
グおよび洗浄処理によって除去する。なお、Ｎ型のＬＤ
Ｄの形成工程とＰ型のＬＤＤの形成工程とは、どちらを
先に行っても差し支えはない。
【００３９】次にＣＶＤ法によって、上記ゲート配線１
６を覆う状態に酸化シリコン膜を形成する。上記酸化シ
リコン膜の成膜条件は、一例として、 成膜ガス：テトラエトキシシラン（ＴＥＯＳ）；８００
ｓｃｃｍと、酸素（Ｏ 2 ）；６００ｓｃｃｍとの混合ガ
ス、 成膜雰囲気の圧力：１．１３ｋＰａ、 基板温度：４００℃、 ＲＦパワー：７００Ｗ、 に設定した。そして酸化シリコン膜を２００ｎｍの厚さ
になるように成膜した。
６を覆う状態に酸化シリコン膜を形成する。上記酸化シ
リコン膜の成膜条件は、一例として、 成膜ガス：テトラエトキシシラン（ＴＥＯＳ）；８００
ｓｃｃｍと、酸素（Ｏ 2 ）；６００ｓｃｃｍとの混合ガ
ス、 成膜雰囲気の圧力：１．１３ｋＰａ、 基板温度：４００℃、 ＲＦパワー：７００Ｗ、 に設定した。そして酸化シリコン膜を２００ｎｍの厚さ
になるように成膜した。
【００４０】その後、上記酸化シリコン膜をエッチバッ
クして、ゲート配線１６の側壁部にサイドウォール絶縁
膜２６を形成する。上記エッチバック条件は、一例とし
て、 エッチバックガス：オクタフルオロシクロブタン（Ｃ4
Ｆ8 ）；５０ｓｃｃｍ、 エッチング雰囲気の圧力：２Ｐａ、 ＲＦパワー：１．２ｋＷ、 に設定した。
クして、ゲート配線１６の側壁部にサイドウォール絶縁
膜２６を形成する。上記エッチバック条件は、一例とし
て、 エッチバックガス：オクタフルオロシクロブタン（Ｃ4
Ｆ8 ）；５０ｓｃｃｍ、 エッチング雰囲気の圧力：２Ｐａ、 ＲＦパワー：１．２ｋＷ、 に設定した。
【００４１】次いでソース・ドレイン領域を形成するた
めのイオン注入を行う。先ず通常のリソグラフィー技術
によって、第１のＭＯＳトランジスタの形成領域１２に
形成されるソース・ドレイン領域上に開口部を有するレ
ジストパターン（図示省略）を形成する。その後そのレ
ジストパターンをマスクに用いたイオン注入法によっ
て、Ｎ型の不純物として、例えばヒ素イオン（Ａｓ+ ）
をイオン注入する。このイオン注入条件は、一例とし
て、 打ち込みエネルギー：３０ｋｅＶ、 ドーズ量：５×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１７，１８を
形成した。その後、上記レジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。
めのイオン注入を行う。先ず通常のリソグラフィー技術
によって、第１のＭＯＳトランジスタの形成領域１２に
形成されるソース・ドレイン領域上に開口部を有するレ
ジストパターン（図示省略）を形成する。その後そのレ
ジストパターンをマスクに用いたイオン注入法によっ
て、Ｎ型の不純物として、例えばヒ素イオン（Ａｓ+ ）
をイオン注入する。このイオン注入条件は、一例とし
て、 打ち込みエネルギー：３０ｋｅＶ、 ドーズ量：５×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１７，１８を
形成した。その後、上記レジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。
【００４２】次いで通常のリソグラフィー技術によっ
て、第２のＭＯＳトランジスタの形成領域１３に形成さ
れるソース・ドレイン領域上に開口部を有するレジスト
パターン（図示省略）を形成する。その後そのレジスト
パターンをマスクに用いたイオン注入法によって、Ｐ型
の不純物として、例えば二フッ化ホウ素イオン（ＢＦ2
+ ）をイオン注入する。このイオン注入条件は、一例と
して、 打ち込みエネルギー：２５ｋｅＶ、 ドーズ量：３×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１９，２０を
形成した。その後、上記レジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。なお、上記
Ｎ型不純物のイオン注入工程とＰ型不純物のイオン注入
工程とは、どちらを先に行っても差し支えはない。
て、第２のＭＯＳトランジスタの形成領域１３に形成さ
れるソース・ドレイン領域上に開口部を有するレジスト
パターン（図示省略）を形成する。その後そのレジスト
パターンをマスクに用いたイオン注入法によって、Ｐ型
の不純物として、例えば二フッ化ホウ素イオン（ＢＦ2
+ ）をイオン注入する。このイオン注入条件は、一例と
して、 打ち込みエネルギー：２５ｋｅＶ、 ドーズ量：３×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１９，２０を
形成した。その後、上記レジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。なお、上記
Ｎ型不純物のイオン注入工程とＰ型不純物のイオン注入
工程とは、どちらを先に行っても差し支えはない。
【００４３】次いで、既知のリソグラフィー技術により
レジストパターン（図示省略）を形成し、それをマスク
に用いてエッチングを行うことによって、Ｎ型多結晶シ
リコン層２１ＮとＰ型多結晶シリコン層２１Ｐとの接合
領域２１Ａ上の、上記金属化合物層２２（２点鎖線で示
す部分）を除去する。ここでは、上記接合領域２１Ａは
素子分離領域１４上に位置している。上記エッチング条
件は、一例として、 エッチングガス：塩素（Ｃｌ2 ）；３０ｓｃｃｍ、酸素
（Ｏ2 ）；５ｓｃｃｍ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 エッチング雰囲気の圧力：０．４Ｐａ、 に設定した。なお、このエッチング工程は、ゲート配線
１６を形成するためのエッチングの前に行ってもよい。
そして接合領域２１Ａが素子分離領域１４上に位置して
いるため、一部分の金属化合物層２２（２点鎖線で示す
部分）を除去してもゲート配線１６を形成した後に行わ
れるイオン注入工程には影響を及ぼさない。上記のよう
にして、デュアルゲート構造の表面チャネル型のＮＭＯ
Ｓトランジスタ１とＰＭＯＳトランジスタ２とが形成さ
れる。
レジストパターン（図示省略）を形成し、それをマスク
に用いてエッチングを行うことによって、Ｎ型多結晶シ
リコン層２１ＮとＰ型多結晶シリコン層２１Ｐとの接合
領域２１Ａ上の、上記金属化合物層２２（２点鎖線で示
す部分）を除去する。ここでは、上記接合領域２１Ａは
素子分離領域１４上に位置している。上記エッチング条
件は、一例として、 エッチングガス：塩素（Ｃｌ2 ）；３０ｓｃｃｍ、酸素
（Ｏ2 ）；５ｓｃｃｍ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 エッチング雰囲気の圧力：０．４Ｐａ、 に設定した。なお、このエッチング工程は、ゲート配線
１６を形成するためのエッチングの前に行ってもよい。
そして接合領域２１Ａが素子分離領域１４上に位置して
いるため、一部分の金属化合物層２２（２点鎖線で示す
部分）を除去してもゲート配線１６を形成した後に行わ
れるイオン注入工程には影響を及ぼさない。上記のよう
にして、デュアルゲート構造の表面チャネル型のＮＭＯ
Ｓトランジスタ１とＰＭＯＳトランジスタ２とが形成さ
れる。
【００４４】次に図３に示すように、ＣＶＤ法によっ
て、上記ゲート配線１６を覆う状態に酸化シリコンから
なる層間絶縁膜３１を形成する。上記層間絶縁膜３１の
成膜条件は、一例として、 成膜ガス：テトラエトキシシラン（ＴＥＯＳ）；５０ｓ
ｃｃｍ、 成膜雰囲気の圧力：４０Ｐａ、 基板温度：７２０℃ に設定した。そして層間絶縁膜３１が、例えば６００ｎ
ｍの厚さになるように成膜した。
て、上記ゲート配線１６を覆う状態に酸化シリコンから
なる層間絶縁膜３１を形成する。上記層間絶縁膜３１の
成膜条件は、一例として、 成膜ガス：テトラエトキシシラン（ＴＥＯＳ）；５０ｓ
ｃｃｍ、 成膜雰囲気の圧力：４０Ｐａ、 基板温度：７２０℃ に設定した。そして層間絶縁膜３１が、例えば６００ｎ
ｍの厚さになるように成膜した。
【００４５】その後、急速加熱アニール〔ＲＴＡ（Rapi
d Thermal Annealing ）〕装置を用いて、活性化熱処理
を施す。上記熱処理は、一例として、 熱処理温度：１０００℃、 熱処理雰囲気：窒素（Ｎ2 ）、 熱処理時間：１０秒、 に設定した。そしてＲＴＡを行った。
d Thermal Annealing ）〕装置を用いて、活性化熱処理
を施す。上記熱処理は、一例として、 熱処理温度：１０００℃、 熱処理雰囲気：窒素（Ｎ2 ）、 熱処理時間：１０秒、 に設定した。そしてＲＴＡを行った。
【００４６】続いて通常のリソグラフィー技術によっ
て、コンタクトホールを形成する領域上に孔を有するレ
ジストパターン形成する。その後そのレジストパターン
をエッチングマスクに用いてエッチングを行うことによ
って、例えば第２ゲート電極１６Ｐ上の層間絶縁膜３１
に接続孔３２を形成する。このときのドライエッチング
条件は、一例として、 エッチングガス：オクタフルオロシクロブタン（ｃ−Ｃ
4 Ｆ8 ）；５０ｓｃｃｍ、 ＲＦパワー：１．２ｋＷ エッチング雰囲気の圧力：２Ｐａ、 に設定した。その後、上記レジストパターンを、例えば
アッシングおよび洗浄処理によって除去する。
て、コンタクトホールを形成する領域上に孔を有するレ
ジストパターン形成する。その後そのレジストパターン
をエッチングマスクに用いてエッチングを行うことによ
って、例えば第２ゲート電極１６Ｐ上の層間絶縁膜３１
に接続孔３２を形成する。このときのドライエッチング
条件は、一例として、 エッチングガス：オクタフルオロシクロブタン（ｃ−Ｃ
4 Ｆ8 ）；５０ｓｃｃｍ、 ＲＦパワー：１．２ｋＷ エッチング雰囲気の圧力：２Ｐａ、 に設定した。その後、上記レジストパターンを、例えば
アッシングおよび洗浄処理によって除去する。
【００４７】そして配線材料を形成する。まず、スパッ
タリングによって、密着層（図示省略）となるチタン
（Ｔｉ）膜とバリアメタル層３３となる窒化チタン（Ｔ
ｉＮ）膜とを成膜した。上記チタン膜のスパッタリング
条件は、一例として、 スパッタリングガス：アルゴン（Ａｒ）；１００ｓｃｃ
ｍ、 スパッタパワー：８ｋＷ、 基板温度：１５０℃、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そして密着層を１０ｎｍの厚さに成膜し
た。
タリングによって、密着層（図示省略）となるチタン
（Ｔｉ）膜とバリアメタル層３３となる窒化チタン（Ｔ
ｉＮ）膜とを成膜した。上記チタン膜のスパッタリング
条件は、一例として、 スパッタリングガス：アルゴン（Ａｒ）；１００ｓｃｃ
ｍ、 スパッタパワー：８ｋＷ、 基板温度：１５０℃、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そして密着層を１０ｎｍの厚さに成膜し
た。
【００４８】続いてスパッタリングによってバリアメタ
ル層３３を形成する。このスパッタリング条件は、一例
として、 スパッタリングガス：アルゴン（Ａｒ）；４０ｓｃｃｍ
と窒素（Ｎ2 ）；２０ｓｃｃｍ、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そして窒化チタンからなるバリアメタル層
３３を７０ｎｍの厚さに成膜した。
ル層３３を形成する。このスパッタリング条件は、一例
として、 スパッタリングガス：アルゴン（Ａｒ）；４０ｓｃｃｍ
と窒素（Ｎ2 ）；２０ｓｃｃｍ、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そして窒化チタンからなるバリアメタル層
３３を７０ｎｍの厚さに成膜した。
【００４９】次いでＣＶＤ法によって、タングステン
（Ｗ）膜を形成する。このタングステン膜の形成条件
は、一例として、 反応ガス：アルゴン（Ａｒ）；２２００ｓｃｃｍ、窒素
（Ｎ2 ）；３００ｓｃｃｍ、水素（Ｈ2 ）；５００ｓｃ
ｃｍ、六フッ化タングステン（ＷＦ6 ）；７５ｓｃｃ
ｍ、 成膜雰囲気の温度：４５０℃、 成膜雰囲気の圧力：１０．６４ｋＰａ、 に設定した。そして上記接続孔３２の内部を埋め込む状
態にタングステン膜を４００ｎｍの厚さに成膜した。
（Ｗ）膜を形成する。このタングステン膜の形成条件
は、一例として、 反応ガス：アルゴン（Ａｒ）；２２００ｓｃｃｍ、窒素
（Ｎ2 ）；３００ｓｃｃｍ、水素（Ｈ2 ）；５００ｓｃ
ｃｍ、六フッ化タングステン（ＷＦ6 ）；７５ｓｃｃ
ｍ、 成膜雰囲気の温度：４５０℃、 成膜雰囲気の圧力：１０．６４ｋＰａ、 に設定した。そして上記接続孔３２の内部を埋め込む状
態にタングステン膜を４００ｎｍの厚さに成膜した。
【００５０】続いて、上記タングステン膜をエッチバッ
クする。このエッチバック条件は、一例として、 エッチングガス：六フッ化イオウ（ＳＦ6 ）：５０ｓｃ
ｃｍ、 ＲＦパワー：１５０Ｗ、 エッチング雰囲気の圧力：１．３３Ｐａ、 に設定した。そして、接続孔３２の内部にタングステン
膜を残すことでプラグ３４を形成した。
クする。このエッチバック条件は、一例として、 エッチングガス：六フッ化イオウ（ＳＦ6 ）：５０ｓｃ
ｃｍ、 ＲＦパワー：１５０Ｗ、 エッチング雰囲気の圧力：１．３３Ｐａ、 に設定した。そして、接続孔３２の内部にタングステン
膜を残すことでプラグ３４を形成した。
【００５１】その後、例えばスパッタリングによって、
密着層３６となるチタン膜と主配線層３７となるアルミ
ニウム（Ａｌ）膜とからなる配線層３５を形成する。こ
のスパッタリング条件は、一例として、 スパッタリングガス：アルゴン（Ａｒ）；１００ｓｃｃ
ｍ、 スパッタパワー：４ｋＷ、 基板温度：１５０℃、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そしてチタンからなる密着層３６を３０ｎ
ｍの厚さに成膜した。
密着層３６となるチタン膜と主配線層３７となるアルミ
ニウム（Ａｌ）膜とからなる配線層３５を形成する。こ
のスパッタリング条件は、一例として、 スパッタリングガス：アルゴン（Ａｒ）；１００ｓｃｃ
ｍ、 スパッタパワー：４ｋＷ、 基板温度：１５０℃、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そしてチタンからなる密着層３６を３０ｎ
ｍの厚さに成膜した。
【００５２】さらに例えばスパッタリングによって、主
配線層３７を成膜する。このスパッタリング条件は、一
例として、 スパッタリングガス：アルゴン（Ａｒ）；５０ｓｃｃ
ｍ、 スパッタパワー：２２．５ｋＷ、 基板温度：１５０℃、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そしてアルミニウムからなる主配線層３７
を０．５μｍの厚さに成膜した。
配線層３７を成膜する。このスパッタリング条件は、一
例として、 スパッタリングガス：アルゴン（Ａｒ）；５０ｓｃｃ
ｍ、 スパッタパワー：２２．５ｋＷ、 基板温度：１５０℃、 成膜雰囲気の圧力：０．４７Ｐａ、 に設定した。そしてアルミニウムからなる主配線層３７
を０．５μｍの厚さに成膜した。
【００５３】その後、リソグラフィー技術によりレジス
トパターン（図示省略）を形成し、それをマスクに用い
てエッチングを行うことによって、プラグ３５に接続す
るもので、主配線層３７／密着層３６からなる配線層３
５を形成する。このエッチング条件は、一例として、 エッチングガス：三塩化ホウ素（ＢＣｌ3 ）；６０ｓｃ
ｃｍと塩素（Ｃｌ2 ）；９０ｓｃｃｍ、 マイクロ波パワー：１．０ｋＷ、 ＲＦパワー：５０Ｗ、 エッチング雰囲気の圧力：０．０１６Ｐａ、 に設定した。
トパターン（図示省略）を形成し、それをマスクに用い
てエッチングを行うことによって、プラグ３５に接続す
るもので、主配線層３７／密着層３６からなる配線層３
５を形成する。このエッチング条件は、一例として、 エッチングガス：三塩化ホウ素（ＢＣｌ3 ）；６０ｓｃ
ｃｍと塩素（Ｃｌ2 ）；９０ｓｃｃｍ、 マイクロ波パワー：１．０ｋＷ、 ＲＦパワー：５０Ｗ、 エッチング雰囲気の圧力：０．０１６Ｐａ、 に設定した。
【００５４】上記デュアルゲート構造の製造方法におい
て、上記金属化合物層２２には、上記タングステンシリ
サイド（ＷＳｉ2 ）の他に、例えば、窒化チタン（Ｔｉ
Ｎ）、酸窒化チタン（ＴｉＯＮ）、チタンシリサイド
（ＴｉＳｉ2 ）、窒化タングステン（ＷＮ）、タングス
テンシリサイド（ＷＳｉ2 ）、酸窒化タングステン（Ｗ
ＯＮ）を用いることが可能である。また金属化合物層２
２のかわりに金属層を単層で用いることも可能である。
単層で用いる金属層には、タングステン（Ｗ）、モリブ
デン（Ｍｏ）、コバルト（Ｃｏ）を用いることが可能で
ある。または金属層上に金属化合物層を形成し、さらに
金属層を形成した構造とすることも可能である。この構
造における金属化合物層および金属層には、上記説明し
たような材料を用いることが可能である。
て、上記金属化合物層２２には、上記タングステンシリ
サイド（ＷＳｉ2 ）の他に、例えば、窒化チタン（Ｔｉ
Ｎ）、酸窒化チタン（ＴｉＯＮ）、チタンシリサイド
（ＴｉＳｉ2 ）、窒化タングステン（ＷＮ）、タングス
テンシリサイド（ＷＳｉ2 ）、酸窒化タングステン（Ｗ
ＯＮ）を用いることが可能である。また金属化合物層２
２のかわりに金属層を単層で用いることも可能である。
単層で用いる金属層には、タングステン（Ｗ）、モリブ
デン（Ｍｏ）、コバルト（Ｃｏ）を用いることが可能で
ある。または金属層上に金属化合物層を形成し、さらに
金属層を形成した構造とすることも可能である。この構
造における金属化合物層および金属層には、上記説明し
たような材料を用いることが可能である。
【００５５】上記デュアルゲート構造の製造方法では、
Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐ上に、金属
化合物層２２を形成した後、Ｎ型，Ｐ型多結晶シリコン
層２１Ｎ，２１Ｐが接続される領域２１Ａ上の、金属化
合物層２２を除去することから、金属化合物層２２を通
じて、Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐにド
ーピングされている不純物の相互拡散は起きない。さら
にエキシマレーザアニーリングによって、上記非晶質シ
リコン層２４を結晶化して大粒径多結晶シリコン層２５
に改質することから、加熱時間は数ピコ秒程度と短時間
である。そのため、Ｎ型，Ｐ型多結晶シリコン層２１
Ｎ，２１Ｐ間での不純物の相互拡散はほとんど起きな
い。もしくはＣＷレーザを用いて数秒間のレーザ熱処理
を行ってもよい。したがって、特にＰ型多結晶シリコン
層２１Ｐのシリコン結晶が大粒径化されるため、ゲート
絶縁膜をホウ素が突き抜けるという課題が解決され、ま
たＰ型多結晶シリコン層２１Ｐ中が空乏化されることが
抑制されるので、トランジスタ特性の向上が図れる。
Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐ上に、金属
化合物層２２を形成した後、Ｎ型，Ｐ型多結晶シリコン
層２１Ｎ，２１Ｐが接続される領域２１Ａ上の、金属化
合物層２２を除去することから、金属化合物層２２を通
じて、Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐにド
ーピングされている不純物の相互拡散は起きない。さら
にエキシマレーザアニーリングによって、上記非晶質シ
リコン層２４を結晶化して大粒径多結晶シリコン層２５
に改質することから、加熱時間は数ピコ秒程度と短時間
である。そのため、Ｎ型，Ｐ型多結晶シリコン層２１
Ｎ，２１Ｐ間での不純物の相互拡散はほとんど起きな
い。もしくはＣＷレーザを用いて数秒間のレーザ熱処理
を行ってもよい。したがって、特にＰ型多結晶シリコン
層２１Ｐのシリコン結晶が大粒径化されるため、ゲート
絶縁膜をホウ素が突き抜けるという課題が解決され、ま
たＰ型多結晶シリコン層２１Ｐ中が空乏化されることが
抑制されるので、トランジスタ特性の向上が図れる。
【００５６】また、上記製造方法は、従来の製造技術の
延長で実施できる。そのため、製造コストが抑制でき
る。さらに製造方法が単純なプロセスで構成されている
ので、生産上の歩留りの低下がない。
延長で実施できる。そのため、製造コストが抑制でき
る。さらに製造方法が単純なプロセスで構成されている
ので、生産上の歩留りの低下がない。
【００５７】また図４の（１）に示すように、上記説明
した金属化合物層（２２）の代わりに、例えばスパッタ
リングによって、窒化チタン（ＴｉＮ）からなる金属化
合物層４１とタングステン（Ｗ）からなる金属層４２と
で形成することも可能である。ここでは、その形成条件
のみを説明する。まず、窒化チタンからなる金属化合物
層４１の成膜条件は、一例として、 成膜ガス：スパッタリングパワー：５ｋＷ、 スパッタリング雰囲気：アルゴン（Ａｒ）；４０ｓｃｃ
ｍ、窒素（Ｎ2 ）；２０ｓｃｃｍ、 スパッタリング雰囲気の圧力：０．４７Ｐａ、 に設定した。そして金属化合物層４１を例えば２０ｎｍ
の膜厚になるように成膜した。
した金属化合物層（２２）の代わりに、例えばスパッタ
リングによって、窒化チタン（ＴｉＮ）からなる金属化
合物層４１とタングステン（Ｗ）からなる金属層４２と
で形成することも可能である。ここでは、その形成条件
のみを説明する。まず、窒化チタンからなる金属化合物
層４１の成膜条件は、一例として、 成膜ガス：スパッタリングパワー：５ｋＷ、 スパッタリング雰囲気：アルゴン（Ａｒ）；４０ｓｃｃ
ｍ、窒素（Ｎ2 ）；２０ｓｃｃｍ、 スパッタリング雰囲気の圧力：０．４７Ｐａ、 に設定した。そして金属化合物層４１を例えば２０ｎｍ
の膜厚になるように成膜した。
【００５８】次いで、タングステンからなる金属層４２
をスパッタリングによって成膜する。その成膜条件は、
一例として、 成膜ガス：スパッタリングパワー：８ｋＷ、 成膜温度：１５０℃、 スパッタリング雰囲気：アルゴン（Ａｒ）；１００ｓｃ
ｃｍ、 スパッタリング雰囲気の圧力：０．４７Ｐａ、 に設定した。そして金属層４２を７０ｎｍの膜厚になる
ように成膜した。
をスパッタリングによって成膜する。その成膜条件は、
一例として、 成膜ガス：スパッタリングパワー：８ｋＷ、 成膜温度：１５０℃、 スパッタリング雰囲気：アルゴン（Ａｒ）；１００ｓｃ
ｃｍ、 スパッタリング雰囲気の圧力：０．４７Ｐａ、 に設定した。そして金属層４２を７０ｎｍの膜厚になる
ように成膜した。
【００５９】その後は、通常のリソグラフィー技術によ
って、ゲート形成領域上にレジストパターン（図示省
略）を形成し、そのレジストパターンをエッチングマス
クに用いたドライエッチングによって、上記金属化合物
層４１，金属層４２，多結晶シリコン層２１をパターニ
ングして、第１ゲート電極１６Ｎと第２ゲート電極１６
Ｐとからなるゲート配線１６を形成する。上記ドライエ
ッチングには、例えば、マイクロ波エッチング装置を用
いた。そのエッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；７０ｓｃｃｍ、アルゴン（Ａｒ）；７０ｓｃｃ
ｍ、 エッチング雰囲気の圧力：０．７Ｐａ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 基板温度：０℃、 に設定した。そしてエッチングを行った。その後、上記
レジストパターンを、例えばアッシングおよび洗浄処理
によって除去する。
って、ゲート形成領域上にレジストパターン（図示省
略）を形成し、そのレジストパターンをエッチングマス
クに用いたドライエッチングによって、上記金属化合物
層４１，金属層４２，多結晶シリコン層２１をパターニ
ングして、第１ゲート電極１６Ｎと第２ゲート電極１６
Ｐとからなるゲート配線１６を形成する。上記ドライエ
ッチングには、例えば、マイクロ波エッチング装置を用
いた。そのエッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；７０ｓｃｃｍ、アルゴン（Ａｒ）；７０ｓｃｃ
ｍ、 エッチング雰囲気の圧力：０．７Ｐａ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 基板温度：０℃、 に設定した。そしてエッチングを行った。その後、上記
レジストパターンを、例えばアッシングおよび洗浄処理
によって除去する。
【００６０】次いで図４の（２）に示すように、既知の
リソグラフィー技術とエッチング技術とによって、Ｎ型
の多結晶シリコン層２１ＮとＰ型の多結晶シリコン層２
１Ｐとの接合領域２１Ａ上の、２点鎖線で示す部分の金
属層４１と、２点鎖線で示す部分の金属化合物層４２と
を除去する。上記エッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；７０ｓｃｃｍ、アルゴン（Ａｒ）；７０ｓｃｃ
ｍ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 エッチング雰囲気の圧力：０．７Ｐａ、 基板温度：０℃、 に設定した。
リソグラフィー技術とエッチング技術とによって、Ｎ型
の多結晶シリコン層２１ＮとＰ型の多結晶シリコン層２
１Ｐとの接合領域２１Ａ上の、２点鎖線で示す部分の金
属層４１と、２点鎖線で示す部分の金属化合物層４２と
を除去する。上記エッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；７０ｓｃｃｍ、アルゴン（Ａｒ）；７０ｓｃｃ
ｍ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 エッチング雰囲気の圧力：０．７Ｐａ、 基板温度：０℃、 に設定した。
【００６１】その後、上記図２の（２）によって説明し
たのと同様にしてＬＤＤとソース・ドレイン領域を形成
し、さらに上記図３によって説明したのと同様にして層
間絶縁膜と配線とを形成するための工程を行う。
たのと同様にしてＬＤＤとソース・ドレイン領域を形成
し、さらに上記図３によって説明したのと同様にして層
間絶縁膜と配線とを形成するための工程を行う。
【００６２】次に、本発明のデュアルゲート構造に係わ
る第２実施形態の一例を、図５の概略構成断面図によっ
て説明する。図５では、上記図１で説明したのと同様の
構成部品には同一の符号を付す。
る第２実施形態の一例を、図５の概略構成断面図によっ
て説明する。図５では、上記図１で説明したのと同様の
構成部品には同一の符号を付す。
【００６３】図５に示すデュアルゲート構造は、前記図
１で説明したデュアルゲート構造において、Ｎ型多結晶
シリコン層２１ＮとＰ型多結晶シリコン層２１Ｐとの接
合領域２１Ａに、Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，
２１Ｐよりも不純物濃度が高い状態に不純物の高濃度不
純物領域２１Ｄを形成したものである。この高濃度不純
物領域２１Ｄは、例えば不純物としてリン（Ｐ）を、１
×１０18個／ｃｍ3 〜１×１０21個／ｃｍ3 程度含む領
域である。一方、Ｎ型多結晶シリコン層２１Ｎのヒ素の
不純物濃度は、例えば１×１０18個／ｃｍ3 〜１×１０
21個／ｃｍ3 程度であり、Ｐ型多結晶シリコン層２１Ｐ
のホウ素の不純物濃度は、例えば１×１０18個／ｃｍ3
〜１×１０21個／ｃｍ3 程度である。
１で説明したデュアルゲート構造において、Ｎ型多結晶
シリコン層２１ＮとＰ型多結晶シリコン層２１Ｐとの接
合領域２１Ａに、Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，
２１Ｐよりも不純物濃度が高い状態に不純物の高濃度不
純物領域２１Ｄを形成したものである。この高濃度不純
物領域２１Ｄは、例えば不純物としてリン（Ｐ）を、１
×１０18個／ｃｍ3 〜１×１０21個／ｃｍ3 程度含む領
域である。一方、Ｎ型多結晶シリコン層２１Ｎのヒ素の
不純物濃度は、例えば１×１０18個／ｃｍ3 〜１×１０
21個／ｃｍ3 程度であり、Ｐ型多結晶シリコン層２１Ｐ
のホウ素の不純物濃度は、例えば１×１０18個／ｃｍ3
〜１×１０21個／ｃｍ3 程度である。
【００６４】上記図５によって説明した第２実施形態の
デュアルゲート構造では、上記第１実施形態で説明した
のと同様の効果を奏するとともに、Ｎ型多結晶シリコン
層２１ＮとＰ型多結晶シリコン層２１Ｐとの接合領域２
１Ａに、各Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐ
よりも不純物濃度が高い状態に不純物の高濃度不純物領
域２１Ｄが設けられていることから、Ｎ型，Ｐ型多結晶
シリコン層２１Ｎ，２１Ｐ間でも不純物の相互拡散は起
き難くなる。
デュアルゲート構造では、上記第１実施形態で説明した
のと同様の効果を奏するとともに、Ｎ型多結晶シリコン
層２１ＮとＰ型多結晶シリコン層２１Ｐとの接合領域２
１Ａに、各Ｎ型，Ｐ型多結晶シリコン層２１Ｎ，２１Ｐ
よりも不純物濃度が高い状態に不純物の高濃度不純物領
域２１Ｄが設けられていることから、Ｎ型，Ｐ型多結晶
シリコン層２１Ｎ，２１Ｐ間でも不純物の相互拡散は起
き難くなる。
【００６５】次に本発明のデュアルゲート構造の製造方
法に係わる第２実施形態の一例を、図６によって説明す
る。各図では、概略構成断面図で示し、さらに必要に応
じて平面レイアウト図によって示す。また、上記図１〜
図５によって説明したのと同様の構成部品には同一の符
号を付す。
法に係わる第２実施形態の一例を、図６によって説明す
る。各図では、概略構成断面図で示し、さらに必要に応
じて平面レイアウト図によって示す。また、上記図１〜
図５によって説明したのと同様の構成部品には同一の符
号を付す。
【００６６】図６の（１）に示すように、前記デュアル
ゲート構造の製造方法に係わる第１の実施形態によって
説明したのと同様にして、例えばＬＯＣＯＳ法によっ
て、半導体基板（例えばシリコン基板）１１に第１のＭ
ＯＳトランジスタの形成領域１２と第２のＭＯＳトラン
ジスタの形成領域１３とを分離する素子分離領域１４を
形成する。さらに例えば熱酸化法によって、半導体基板
１１上にゲート絶縁膜（例えばゲート酸化膜）１５を形
成する。
ゲート構造の製造方法に係わる第１の実施形態によって
説明したのと同様にして、例えばＬＯＣＯＳ法によっ
て、半導体基板（例えばシリコン基板）１１に第１のＭ
ＯＳトランジスタの形成領域１２と第２のＭＯＳトラン
ジスタの形成領域１３とを分離する素子分離領域１４を
形成する。さらに例えば熱酸化法によって、半導体基板
１１上にゲート絶縁膜（例えばゲート酸化膜）１５を形
成する。
【００６７】その後、例えばＣＶＤ法によって、上記処
理を行った半導体基板１１上に下地多結晶シリコン層２
３を５０ｎｍの厚さに形成する。続いてＣＶＤ法によっ
て、上記下地多結晶シリコン層２３上に非晶質シリコン
層（２４）を１００ｎｍの膜厚になるように形成した。
上記下地多結晶シリコン層２３および非晶質シリコン層
（２４）の成膜条件は、前記図２の（１）で説明したの
と同様である。
理を行った半導体基板１１上に下地多結晶シリコン層２
３を５０ｎｍの厚さに形成する。続いてＣＶＤ法によっ
て、上記下地多結晶シリコン層２３上に非晶質シリコン
層（２４）を１００ｎｍの膜厚になるように形成した。
上記下地多結晶シリコン層２３および非晶質シリコン層
（２４）の成膜条件は、前記図２の（１）で説明したの
と同様である。
【００６８】その後、非晶質シリコン層（２４）を結晶
化するための熱処理を行う。上記熱処理条件は、一例と
して、 熱処理温度：６５０℃、 熱処理時間：１０時間、 に設定した。そして結晶化処理を行った。その結果、上
記非晶質シリコン層（２４）は、０．５μｍ程度の粒径
を有する大粒径多結晶シリコン層２５になり、上記下地
多結晶シリコン層２３とともに多結晶シリコン層２１を
構成する。このように、熱処理による結晶化では、多結
晶シリコンの粒径を、少なくとも０．３μｍ以上の大き
さに結晶を成長させることが望ましい。
化するための熱処理を行う。上記熱処理条件は、一例と
して、 熱処理温度：６５０℃、 熱処理時間：１０時間、 に設定した。そして結晶化処理を行った。その結果、上
記非晶質シリコン層（２４）は、０．５μｍ程度の粒径
を有する大粒径多結晶シリコン層２５になり、上記下地
多結晶シリコン層２３とともに多結晶シリコン層２１を
構成する。このように、熱処理による結晶化では、多結
晶シリコンの粒径を、少なくとも０．３μｍ以上の大き
さに結晶を成長させることが望ましい。
【００６９】次いで自然酸化膜のエッチングを行う。上
記エッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；７０ｓｃｃｍ、アルゴン（Ａｒ）；７０ｓｃｃ
ｍ、 エッチング雰囲気の圧力：０．７Ｐａ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 基板温度：０℃、 に設定した。そして上記エッチングを行った。
記エッチング条件は、一例として、 エッチングガス：サルファーヘキサフルオライド（ＳＦ
6 ）；７０ｓｃｃｍ、アルゴン（Ａｒ）；７０ｓｃｃ
ｍ、 エッチング雰囲気の圧力：０．７Ｐａ、 マイクロ波電流：２５０ｍＡ、 バイアス：１００Ｖ、 基板温度：０℃、 に設定した。そして上記エッチングを行った。
【００７０】次いでスパッタリングによって、タングス
テン（Ｗ）からなる金属層４１と窒化チタン（ＴｉＮ）
からなる金属化合物層４２とで形成する。まず、上記金
属化合物層４１および上記金属層４２の成膜条件は、図
４によって説明した成膜条件と同様である。その結果、
例えば、金属化合物層４１を２０ｎｍの膜厚のタングス
テン膜で形成し、金属層４２を７０ｎｍの膜厚の窒化チ
タン膜で形成する。
テン（Ｗ）からなる金属層４１と窒化チタン（ＴｉＮ）
からなる金属化合物層４２とで形成する。まず、上記金
属化合物層４１および上記金属層４２の成膜条件は、図
４によって説明した成膜条件と同様である。その結果、
例えば、金属化合物層４１を２０ｎｍの膜厚のタングス
テン膜で形成し、金属層４２を７０ｎｍの膜厚の窒化チ
タン膜で形成する。
【００７１】その後は、通常のリソグラフィー技術によ
って、ゲート形成領域上にレジストパターン（図示省
略）を形成し、そのレジストパターンをエッチングマス
クに用いたドライエッチングによって、上記金属層４
２，金属化合物層４１，大粒径多結晶シリコン層２５お
よび下地多結晶シリコン層２３をパターニングして、ゲ
ート配線１６を形成する。上記ドライエッチング条件
は、前記図４の（１）によって説明したエッチング条件
と同様である。その後、上記レジストパターンを、例え
ばアッシングおよび洗浄処理によって除去する。
って、ゲート形成領域上にレジストパターン（図示省
略）を形成し、そのレジストパターンをエッチングマス
クに用いたドライエッチングによって、上記金属層４
２，金属化合物層４１，大粒径多結晶シリコン層２５お
よび下地多結晶シリコン層２３をパターニングして、ゲ
ート配線１６を形成する。上記ドライエッチング条件
は、前記図４の（１）によって説明したエッチング条件
と同様である。その後、上記レジストパターンを、例え
ばアッシングおよび洗浄処理によって除去する。
【００７２】次いで図６の（２）に示すように、既知の
リソグラフィー技術によって、第１ゲート電極（１６
Ｎ）となる多結晶シリコン層２１と第２ゲート電極（１
６Ｐ）となる多結晶シリコン層２１とが接合されること
になる接合領域２１Ａ上に開口を有するレジストパター
ン（図示省略）を形成する。そしてそのレジストパター
ンをエッチングマスクに用いたとエッチング技術によっ
て、上記接合領域２１Ａ上の、２点鎖線で示す部分の金
属層４１と２点鎖線で示す部分の金属化合物層４２とを
除去する。このエッチング条件は、前記図４の（２）に
よって説明したエッチング条件と同様である。その後、
このエッチングで用いたレジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。
リソグラフィー技術によって、第１ゲート電極（１６
Ｎ）となる多結晶シリコン層２１と第２ゲート電極（１
６Ｐ）となる多結晶シリコン層２１とが接合されること
になる接合領域２１Ａ上に開口を有するレジストパター
ン（図示省略）を形成する。そしてそのレジストパター
ンをエッチングマスクに用いたとエッチング技術によっ
て、上記接合領域２１Ａ上の、２点鎖線で示す部分の金
属層４１と２点鎖線で示す部分の金属化合物層４２とを
除去する。このエッチング条件は、前記図４の（２）に
よって説明したエッチング条件と同様である。その後、
このエッチングで用いたレジストパターンを、例えばア
ッシングおよび洗浄処理によって除去する。
【００７３】次いで上記接合領域２１Ａに高濃度に不純
物をドーピングする方法として、例えばイオン注入法に
よって、例えばリンイオン（Ｐ+ ）を上記接合領域２１
Ａに選択的にイオン注入する。このイオン注入条件は、
一例として、 打ち込みエネルギー：１０ｋｅＶ〜１００ｋｅＶの範囲
の所定値、 ドーズ量：７×１０15個／ｃｍ2 〜１×１０17個／ｃｍ
2 の範囲の所定値、 に設定した。そして高濃度不純物領域２１Ｄを形成し
た。
物をドーピングする方法として、例えばイオン注入法に
よって、例えばリンイオン（Ｐ+ ）を上記接合領域２１
Ａに選択的にイオン注入する。このイオン注入条件は、
一例として、 打ち込みエネルギー：１０ｋｅＶ〜１００ｋｅＶの範囲
の所定値、 ドーズ量：７×１０15個／ｃｍ2 〜１×１０17個／ｃｍ
2 の範囲の所定値、 に設定した。そして高濃度不純物領域２１Ｄを形成し
た。
【００７４】その後、上記図２の（２）によって説明し
たのと同様にして、ＬＤＤを形成し、さらにゲート配線
１６の側壁部にサイドウォール絶縁膜（図示省略）を形
成する。
たのと同様にして、ＬＤＤを形成し、さらにゲート配線
１６の側壁部にサイドウォール絶縁膜（図示省略）を形
成する。
【００７５】次いで図６の（３）に示すように、ソース
・ドレイン領域を形成するためのイオン注入とゲート電
極の導電化のためのイオン注入を同時に行う。先ず通常
のリソグラフィー技術によって、第１のＭＯＳトランジ
スタの形成領域１２に形成されるソース・ドレイン領域
上およびゲート配線１６上に開口部を有するレジストパ
ターン（図示省略）を形成する。このレジストパターン
は、上記高濃度不純物領域２１Ｄは覆う状態に形成され
る。続いてそのレジストパターンをマスクに用いたイオ
ン注入法によって、Ｎ型の不純物として、例えばヒ素イ
オン（Ａｓ+ ）をイオン注入する。このイオン注入条件
は、一例として、 打ち込みエネルギー：３０ｋｅＶ、 ドーズ量：５×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１７（１８）
を形成するとともに、Ｎ型多結晶シリコン層２１Ｎを形
成した。このようにして、Ｎ型多結晶シリコン層２１Ｎ
と金属層４１と金属化合物層４２とによってＮ型の第１
ゲート電極１６Ｎが形成される。なお、上記ソース・ド
レイン領域（１８）は図面手前側に形成されるため、図
示は省略した。その後、上記レジストパターンを、例え
ばアッシングおよび洗浄処理によって除去する。
・ドレイン領域を形成するためのイオン注入とゲート電
極の導電化のためのイオン注入を同時に行う。先ず通常
のリソグラフィー技術によって、第１のＭＯＳトランジ
スタの形成領域１２に形成されるソース・ドレイン領域
上およびゲート配線１６上に開口部を有するレジストパ
ターン（図示省略）を形成する。このレジストパターン
は、上記高濃度不純物領域２１Ｄは覆う状態に形成され
る。続いてそのレジストパターンをマスクに用いたイオ
ン注入法によって、Ｎ型の不純物として、例えばヒ素イ
オン（Ａｓ+ ）をイオン注入する。このイオン注入条件
は、一例として、 打ち込みエネルギー：３０ｋｅＶ、 ドーズ量：５×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１７（１８）
を形成するとともに、Ｎ型多結晶シリコン層２１Ｎを形
成した。このようにして、Ｎ型多結晶シリコン層２１Ｎ
と金属層４１と金属化合物層４２とによってＮ型の第１
ゲート電極１６Ｎが形成される。なお、上記ソース・ド
レイン領域（１８）は図面手前側に形成されるため、図
示は省略した。その後、上記レジストパターンを、例え
ばアッシングおよび洗浄処理によって除去する。
【００７６】次いで通常のリソグラフィー技術によっ
て、第２のＭＯＳトランジスタの形成領域１３に形成さ
れるソース・ドレイン領域上およびゲート配線１６上に
開口部を有するレジストパターン（図示省略）を形成す
る。このレジストパターンは、上記接合領域２１Ａは覆
う状態に形成される。その後このレジストパターンをマ
スクに用いたイオン注入法によって、Ｐ型の不純物とし
て、例えば二フッ化ホウ素イオン（ＢＦ2 + ）をイオン
注入する。このイオン注入条件は、一例として、 打ち込みエネルギー：２５ｋｅＶ、 ドーズ量：３×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１９（２０）
を形成するとともに、Ｐ型多結晶シリコン層２１Ｐを形
成した。このようにして、Ｐ型多結晶シリコン層２１Ｐ
と金属層４１と金属化合物層４２とによってＰ型の第２
ゲート電極１６Ｐが形成される。なお、上記ソース・ド
レイン領域（２０）は図面手前側に形成されるため、図
示は省略した。その後、上記レジストパターンを、例え
ばアッシングおよび洗浄処理によって除去する。なお、
上記Ｎ型不純物のイオン注入工程とＰ型不純物のイオン
注入工程とは、どちらを先に行っても差し支えはない。
て、第２のＭＯＳトランジスタの形成領域１３に形成さ
れるソース・ドレイン領域上およびゲート配線１６上に
開口部を有するレジストパターン（図示省略）を形成す
る。このレジストパターンは、上記接合領域２１Ａは覆
う状態に形成される。その後このレジストパターンをマ
スクに用いたイオン注入法によって、Ｐ型の不純物とし
て、例えば二フッ化ホウ素イオン（ＢＦ2 + ）をイオン
注入する。このイオン注入条件は、一例として、 打ち込みエネルギー：２５ｋｅＶ、 ドーズ量：３×１０15個／ｃｍ2 、 に設定した。そしてソース・ドレイン領域１９（２０）
を形成するとともに、Ｐ型多結晶シリコン層２１Ｐを形
成した。このようにして、Ｐ型多結晶シリコン層２１Ｐ
と金属層４１と金属化合物層４２とによってＰ型の第２
ゲート電極１６Ｐが形成される。なお、上記ソース・ド
レイン領域（２０）は図面手前側に形成されるため、図
示は省略した。その後、上記レジストパターンを、例え
ばアッシングおよび洗浄処理によって除去する。なお、
上記Ｎ型不純物のイオン注入工程とＰ型不純物のイオン
注入工程とは、どちらを先に行っても差し支えはない。
【００７７】その後、前記図３によって説明したのと同
様にして層間絶縁膜の形成、活性化熱処理、配線を形成
するための工程を行う。
様にして層間絶縁膜の形成、活性化熱処理、配線を形成
するための工程を行う。
【００７８】上記図６によって説明したデュアルゲート
構造の製造方法では、上記第１実施形態の製造方法で説
明したのと同様の効果を奏するとともに、Ｎ型，Ｐ型多
結晶シリコン層２１Ｎ，２１Ｐ間に高濃度不純物領域２
１Ｄを形成したので、Ｎ型，Ｐ型多結晶シリコン層２１
Ｎ，２１Ｐ間での相互拡散が起き難くなる。
構造の製造方法では、上記第１実施形態の製造方法で説
明したのと同様の効果を奏するとともに、Ｎ型，Ｐ型多
結晶シリコン層２１Ｎ，２１Ｐ間に高濃度不純物領域２
１Ｄを形成したので、Ｎ型，Ｐ型多結晶シリコン層２１
Ｎ，２１Ｐ間での相互拡散が起き難くなる。
【００７９】また従来の製造技術の延長で実施できるた
め、製造コストが抑制できる。さらに製造方法が単純な
プロセスで構成されるので、生産上の歩留りの低下がな
い。
め、製造コストが抑制できる。さらに製造方法が単純な
プロセスで構成されるので、生産上の歩留りの低下がな
い。
【００８０】なお、上記各実施形態で説明した成膜方法
は、ＣＶＤ法，スパッタリング等に限定されることはな
く、適宜ＣＶＤ法，スパッタリング，蒸着法等を選択し
て採用することが可能である。また、シリサイドも、チ
タンシリサイド（ＴｉＳｉ2 ）に限定されることはな
く、例えばコバルト（Ｃｏ），ニッケル（Ｎｉ），タン
グステン（Ｗ），白金（Ｐｔ），ジルコニウム（Ｚ
ｒ），ハフニウム（Ｈｆ）等のシリサイドであってもよ
い。さらに、種々の数値条件は、上記記載した値に限定
されることはなく、プロセスに適合した条件が適宜選択
される。またさらに、本発明の適用例は、ＣＭＯＳプロ
セスに限定されることはなく、デュアルゲートを有する
半導体装置の全般に対して適用できる。
は、ＣＶＤ法，スパッタリング等に限定されることはな
く、適宜ＣＶＤ法，スパッタリング，蒸着法等を選択し
て採用することが可能である。また、シリサイドも、チ
タンシリサイド（ＴｉＳｉ2 ）に限定されることはな
く、例えばコバルト（Ｃｏ），ニッケル（Ｎｉ），タン
グステン（Ｗ），白金（Ｐｔ），ジルコニウム（Ｚ
ｒ），ハフニウム（Ｈｆ）等のシリサイドであってもよ
い。さらに、種々の数値条件は、上記記載した値に限定
されることはなく、プロセスに適合した条件が適宜選択
される。またさらに、本発明の適用例は、ＣＭＯＳプロ
セスに限定されることはなく、デュアルゲートを有する
半導体装置の全般に対して適用できる。
【００８１】
【発明の効果】以上、説明したように本発明のデュアル
ゲート構造によれば、第１導電型の多結晶シリコン層と
第２導電型の多結晶シリコン層との接合領域上では、第
１導電型の多結晶シリコン層上および第２導電型の多結
晶シリコン層上に形成されている金属層、または金属層
と金属化合物層とは分離された状態で形成されているの
で、第１導電型の多結晶シリコン層と第２導電型の多結
晶シリコン層との相互の間で、金属層および金属化合物
層を通じて不純物の拡散は起きない。また、第１導電型
の多結晶シリコン層と第２導電型の多結晶シリコン層と
の接合領域に各多結晶シリコン層よりも不純物濃度が高
い高濃度不純物領域を設けたデュアルゲート構造によれ
ば、第１導電型の多結晶シリコン層と第２導電型の多結
晶シリコン層との間でも不純物の相互拡散は起き難くな
る。したがって、本発明のデュアルゲート構造を用いた
トランジスタは表面チャネル型のトランジスタとして構
成することが可能になるので、電流駆動能力特性が高い
トランジスタになる。
ゲート構造によれば、第１導電型の多結晶シリコン層と
第２導電型の多結晶シリコン層との接合領域上では、第
１導電型の多結晶シリコン層上および第２導電型の多結
晶シリコン層上に形成されている金属層、または金属層
と金属化合物層とは分離された状態で形成されているの
で、第１導電型の多結晶シリコン層と第２導電型の多結
晶シリコン層との相互の間で、金属層および金属化合物
層を通じて不純物の拡散は起きない。また、第１導電型
の多結晶シリコン層と第２導電型の多結晶シリコン層と
の接合領域に各多結晶シリコン層よりも不純物濃度が高
い高濃度不純物領域を設けたデュアルゲート構造によれ
ば、第１導電型の多結晶シリコン層と第２導電型の多結
晶シリコン層との間でも不純物の相互拡散は起き難くな
る。したがって、本発明のデュアルゲート構造を用いた
トランジスタは表面チャネル型のトランジスタとして構
成することが可能になるので、電流駆動能力特性が高い
トランジスタになる。
【００８２】本発明のデュアルゲート構造の製造方法に
よれば、第１，第２導電型の多結晶シリコン層上に、金
属層、または金属層と金属化合物層とを形成した後、第
１導電型の多結晶シリコン層と第２導電型の多結晶シリ
コン層とが接続される領域上の、金属層、または金属層
と金属化合物層とを除去するので、金属層、または金属
層と金属化合物層とを通じて多結晶シリコン層にドーピ
ングされている不純物の相互拡散は起きない。また、第
１導電型の多結晶シリコン層と第２導電型の多結晶シリ
コン層との接合領域に、各多結晶シリコン層よりも不純
物濃度が高い高濃度不純物領域を形成する製造方法で
は、第１，第２導電型の多結晶シリコン層間に高濃度不
純物領域が形成されるので、第１，第２導電型の多結晶
シリコン層間での相互拡散を起こさない。したがって、
本発明の製造方法を用いれば、大きな電流駆動能力を有
する表面チャネル型のトランジスタを形成することがで
きる。
よれば、第１，第２導電型の多結晶シリコン層上に、金
属層、または金属層と金属化合物層とを形成した後、第
１導電型の多結晶シリコン層と第２導電型の多結晶シリ
コン層とが接続される領域上の、金属層、または金属層
と金属化合物層とを除去するので、金属層、または金属
層と金属化合物層とを通じて多結晶シリコン層にドーピ
ングされている不純物の相互拡散は起きない。また、第
１導電型の多結晶シリコン層と第２導電型の多結晶シリ
コン層との接合領域に、各多結晶シリコン層よりも不純
物濃度が高い高濃度不純物領域を形成する製造方法で
は、第１，第２導電型の多結晶シリコン層間に高濃度不
純物領域が形成されるので、第１，第２導電型の多結晶
シリコン層間での相互拡散を起こさない。したがって、
本発明の製造方法を用いれば、大きな電流駆動能力を有
する表面チャネル型のトランジスタを形成することがで
きる。
【図１】本発明のデュアルゲート構造に係わる第１実施
形態の説明図である。
形態の説明図である。
【図２】本発明の製造方法に係わる第１実施形態の製造
工程図である。
工程図である。
【図３】第１実施形態の製造工程図（続き）である。
【図４】第１実施形態の製造方法に係わる別の製造工程
図である。
図である。
【図５】本発明のデュアルゲート構造に係わる第２実施
形態の説明図である。
形態の説明図である。
【図６】本発明の製造方法に係わる第２実施形態の製造
工程図である。
工程図である。
【図７】従来のＭＯＳＬＳＩプロセス例を示す製造工程
図である。
図である。
１６Ｎ 第１ゲート電極 １６Ｐ 第２ゲート電極 ２１Ａ 接合領域 ２１Ｄ 高濃度不純物領域 ２１Ｎ Ｎ型多結晶シリコン層 ２１Ｐ Ｐ型多結晶シリコン層 ２２ 金属化合物層 ４１ 金属層 ４２ 金属化合物層
Claims (6)
- 【請求項１】 第１ゲート電極と第２ゲート電極とを一
つの配線で形成したデュアルゲート構造において、 前記第１ゲート電極は、第１導電型の多結晶シリコン層
と金属層、または第１導電型の多結晶シリコン層と金属
層と金属化合物層とからなり、 前記第２ゲート電極は、第２導電型の多結晶シリコン層
と金属層、または第２導電型の多結晶シリコン層と金属
層と金属化合物層とからなり、 前記第１導電型の多結晶シリコン層と前記第２導電型の
多結晶シリコン層との接合領域上で、前記金属層、また
は前記金属層と金属化合物層とが分離された状態で形成
されていることを特徴とするデュアルゲート構造。 - 【請求項２】 請求項１記載のデュアルゲート構造にお
いて、 前記第１導電型の多結晶シリコン層と前記第２導電型の
多結晶シリコン層とが接続される領域に、該第１導電型
の多結晶シリコン層および該第２導電型の多結晶シリコ
ン層よりも不純物濃度が高い高濃度不純物領域を設けた
ことを特徴とするデュアルゲート構造。 - 【請求項３】 第１ゲート電極と第２ゲート電極とを一
つの配線で形成したデュアルゲート構造の製造方法にお
いて、 半導体基板上に多結晶シリコン層を形成した後、第１ゲ
ート電極を形成する該多結晶シリコン層の領域に第１導
電型の不純物をドーピングするとともに、第２ゲート電
極を形成する該多結晶シリコン層の領域に第２導電型の
不純物をドーピングする工程と、 前記多結晶シリコン層上に、金属層、または金属層と金
属化合物層とを形成する工程と、 前記第１導電型の多結晶シリコン層と前記第２導電型の
多結晶シリコン層とが接続される領域上の、前記金属
層、または前記金属層と金属化合物層とを除去する工程
とを備えたことを特徴とするデュアルゲート構造の製造
方法。 - 【請求項４】 請求項３記載のデュアルゲート構造の製
造方法において、 前記第１導電型の多結晶シリコン層と前記第２導電型の
多結晶シリコン層とが接続される領域に、該第１導電型
の多結晶シリコン層および該第２導電型の多結晶シリコ
ン層よりも不純物濃度が高い状態に不純物を導入して高
濃度不純物領域を形成する工程を備えたことを特徴とす
るデュアルゲート構造。 - 【請求項５】 請求項３記載のデュアルゲート構造にお
いて、 前記多結晶シリコン層は、 下地多結晶シリコン層を形成した後、該下地多結晶シリ
コン層上に非晶質シリコン層を形成する工程と、 レーザアニーリングもしくはエキシマレーザアニーリン
グによって、前記非晶質シリコン層を下地多結晶シリコ
ン層のシリコン結晶よりも大きな粒径のシリコン結晶で
構成される多結晶シリコン層に改質する工程とによって
形成されることを特徴とするデュアルゲート構造。 - 【請求項６】 請求項４記載のデュアルゲート構造にお
いて、 前記多結晶シリコン層は、 下地多結晶シリコン層を形成した後、該下地多結晶シリ
コン層上に非晶質シリコン層を形成する工程と、 レーザアニーリングもしくはエキシマレーザアニーリン
グによって、前記非晶質シリコン層を下地多結晶シリコ
ン層のシリコン結晶よりも大きな粒径のシリコン結晶で
構成される多結晶シリコン層に改質する工程とによって
形成されることを特徴とするデュアルゲート構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34017295A JP3393249B2 (ja) | 1995-12-27 | 1995-12-27 | デュアルゲート構造を有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34017295A JP3393249B2 (ja) | 1995-12-27 | 1995-12-27 | デュアルゲート構造を有する半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181194A true JPH09181194A (ja) | 1997-07-11 |
| JP3393249B2 JP3393249B2 (ja) | 2003-04-07 |
Family
ID=18334427
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|---|---|---|---|
| JP34017295A Expired - Fee Related JP3393249B2 (ja) | 1995-12-27 | 1995-12-27 | デュアルゲート構造を有する半導体装置およびその製造方法 |
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| JP2007173840A (ja) * | 2005-12-22 | 2007-07-05 | Hynix Semiconductor Inc | 半導体素子のデュアルゲート形成方法 |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| KR100815379B1 (ko) * | 2001-12-11 | 2008-03-20 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2008166812A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Corp | ゲート電極中のドーパンの相互拡散バリア構造及びその製造方法 |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
-
1995
- 1995-12-27 JP JP34017295A patent/JP3393249B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| KR100815379B1 (ko) * | 2001-12-11 | 2008-03-20 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| JP2007173840A (ja) * | 2005-12-22 | 2007-07-05 | Hynix Semiconductor Inc | 半導体素子のデュアルゲート形成方法 |
| JP2008166812A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Corp | ゲート電極中のドーパンの相互拡散バリア構造及びその製造方法 |
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