TWI478242B - 雙功函數半導體裝置及其製造方法 - Google Patents

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Description

雙功函數半導體裝置及其製造方法
本發明係有關於半導體裝置的製造方法，特別係關於雙功函數半導體裝置，其具有一閘極堆疊結構，上述閘極堆疊結構具有高介電常數材料與單一閘極。
縮減金氧半場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)裝置的尺寸以改善其效能，會隨著二氧化矽閘介電質的變薄而發生較高的閘極漏電流。為了解決此一問題，則以高介電常數(k值)材料(例如鉿基(Hf-based)或鋁基(Al-based)等k值大於二氧化矽的介電常數的材料)來取代二氧化矽閘介電質。隨著高介電常數材料的引進，而發生了一個新的問題，即是費米能階釘札效應(Fermi level pinning effect)，其源於上述高介電常數材料與複晶矽之間的交互作用。費米能階釘札效應是複晶矽/金屬氧化物界面的重要特徵，其造成金氧半場效電晶體裝置中的高臨界電壓(threshold voltage)。
上述問題的一項已知的解決方案是導入金屬閘極材料。然而，已證實上述方案難以確認可相容於傳統的互補式金氧半(complementary metal-oxide-semiconductor；CMOS)製造製程的能帶邊緣(band edge)金屬(具有N型或P型功函數(WF)的金屬，其需要低臨界電壓(Vt ))。可使用搭配單一或雙介電質的雙金屬閘極來製造CMOS。在任一種情況中，需要選擇性地移除其中一個金屬閘極，並增加製程複雜度與成本。
另一種適用於CMOS製造的解決方案是使用全矽化(fully silicide；FUSI)閘極，不需選擇性地移除閘極或閘介電質。然而，在此方法中，全矽化閘極在N型金氧半(NMOS)與P型金氧半(PMOS)需要不同的矽化相。在小尺度的裝置中，上述全矽化閘極的相或成分容易發生分佈不均的情況，而造成嚴重的晶圓內臨界電壓(Vt )不均的問題。
本發明的一樣態是關於具有優異性能的一半導體裝置及其製造方法。
本發明的另一樣態是關於雙功函數半導體裝置的製造方法及裝置本身，上述雙功函數半導體裝置具有一單一金屬閘極與一閘介電質，上述閘介電質具有複數個介電頂蓋層。
另一發明的樣態是關於雙功函數半導體裝置的製造方法，上述雙功函數半導體裝置具有一單一金屬閘極與一閘介電質，上述閘介電質具有複數個介電頂蓋層。上述方法克服習知的方法的至少一個問題，並具有改善製造能力的優點。
本發明是提供一種雙功函數半導體裝置的製造方法，包含：提供一基底，上述基底具有一第一區與一第二區；形成一第一閘極堆疊結構於上述第一區上，上述第一閘極堆疊結構具有一第一有效功函數(effective work function)；以及形成一第二閘極堆疊結構於上述第二區上，上述第二閘極堆疊結構具有一第二有效功函數；其中上述第一閘極堆疊結構與上述第二閘極堆疊結構的形成步驟包含：在上述基底的上述第一區與上述第二區上，形成一主介電質；將一第一介電頂蓋層選擇性地形成於上述第二區上，其中上述第一介電頂蓋層是與上述主介電質直接接觸，並決定上述第二閘極堆疊結構的上述第二有效功函數；在上述第一區上的上述主介電質之上、與上述第二區上的上述第一介電頂蓋層之上，形成一第二介電頂蓋層，其中上述第二介電頂蓋層不會對上述第二閘極堆疊結構的上述第二有效功函數造成實質影響；以及形成一閘極於上述第一區與上述第二區上的上述第二介電頂蓋層之上並與其直接接觸，上述閘極包含一金屬層，其中上述金屬層是與上述第二介電頂蓋層一起決定上述第一閘極堆疊結構的上述第一有效功函數。
在上述之雙功函數半導體裝置的製造方法中，上述第一區為一N型金氧半(NMOS)區，上述第二區為一P型金氧半(PMOS)區。
在上述之雙功函數半導體裝置的製造方法中，上述第一介電頂蓋層為一鋁基(Al-based)的介電質。
在上述之雙功函數半導體裝置的製造方法中，上述第一介電頂蓋層是選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
在上述任一項之雙功函數半導體裝置的製造方法中，上述第二介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質。
在上述之雙功函數半導體裝置的製造方法中，上述第二介電頂蓋層是選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
在上述任一項之雙功函數半導體裝置的製造方法中，上述金屬層是由具有N型功函數的一材料所製造。
在上述之雙功函數半導體裝置的製造方法中，上述金屬層是由選自Tax Cy 或Tix Cy 所組成之族群的一材料所製造，而x、y為實數且0<x,y<1。
在上述之雙功函數半導體裝置的製造方法中，上述第一區為一P型金氧半(PMOS)區，上述第二區為一N型金氧半(NMOS)區。
在上述之雙功函數半導體裝置的製造方法中，上述第一介電頂蓋層為一鑭系元素基的介電質。
在上述之雙功函數半導體裝置的製造方法中，上述第一介電頂蓋層是選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
在上述之雙功函數半導體裝置的製造方法中，上述第二介電頂蓋層為一鋁基的介電質。
在上述之雙功函數半導體裝置的製造方法中，上述第二介電頂蓋層是選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
在上述任一項之雙功函數半導體裝置的製造方法中，上述金屬層是由具有P型功函數的一材料所製造。
在上述任一項之雙功函數半導體裝置的製造方法中，上述金屬層是由Tax Cy Nz Ow 或Tix Cy Nz Ow 所組成，而x、y、z、w為實數且0<x,y,z,w<1。
在上述任一項之雙功函數半導體裝置的製造方法中，上述主介電質是選自下列所組成之族群：SiO2 、SiON、HfO2 、ZrO2 、與上述的混合物。
在上述任一項之雙功函數半導體裝置的製造方法中，選擇性地形成上述第一介電頂蓋層的步驟更包含：沈積上述第一介電頂蓋層於上述主介電質上；形成一罩幕而使其覆蓋上述第一介電頂蓋層；圖形化上述罩幕，而暴露出位於上述第一區上的上述第一介電頂蓋層；以及選擇性地移除上述第一區上的暴露的上述第一介電頂蓋層，直到上述主介電質為止。
在上述之雙功函數半導體裝置的製造方法中，是以溼蝕刻來執行上述選擇性移除的步驟。
在上述之雙功函數半導體裝置的製造方法中，更包含將一介電緩衝層選擇性地形成於上述第一介電頂蓋層與上述第二介電頂蓋層之間，其中上述介電緩衝層是避免上述第一介電頂蓋層與上述第二介電頂蓋層之間的互混(intermixing)。
在上述任一項之雙功函數半導體裝置的製造方法中，上述介電緩衝層的形成步驟包含將上述第一介電頂蓋層氮化。
在上述任一項之雙功函數半導體裝置的製造方法中，上述介電緩衝層的形成步驟包含沈積1至10個週期(cycle)的原子層沈積(atomic layer deposition；ALD)的HfO2 或HfSiO。
本發明亦提供一種雙功函數半導體裝置，包含：一第一電晶體於一基底的一第一區上，其具有一第一閘極堆疊結構，上述第一閘極堆疊結構具有一第一有效功函數；以及一第二電晶體於上述基底的一第二區上，其具有一第二閘極堆疊結構，上述第二閘極堆疊結構具有一第二有效功函數；其中上述第一閘極堆疊結構與上述第二閘極堆疊結構各具有一主介電質、一閘極、與一第二介電頂蓋層，且上述第二閘極堆疊結構尚額外具有一第一介電頂蓋層，上述主介電質是與上述基底接觸，上述閘極具有一金屬層，上述第二介電頂蓋層是位於上述主介電質與上述閘極之間、並與上述閘極的上述金屬層接觸，上述第一介電頂蓋層是位於上述主介電質與上述閘極的上述金屬層之間、並與上述主介電質接觸；上述第一介電頂蓋層是決定上述第二介電頂蓋層的上述第二有效功函數；上述第二介電頂蓋層不會對上述第二閘極堆疊結構的上述第二有效功函數造成實質影響；以及上述金屬層是與上述第二介電頂蓋層一起決定上述第一閘極堆疊結構的上述第一有效功函數。
在上述之雙功函數半導體裝置中，上述第一介電頂蓋層為一鋁基(Al-based)的介電質。
在上述之雙功函數半導體裝置中，上述第一介電頂蓋層是選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
在上述之雙功函數半導體裝置中，上述第二介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質。
在上述之雙功函數半導體裝置中，上述第二介電頂蓋層是選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
在上述之雙功函數半導體裝置中，上述金屬層是由具有N型功函數的材料所製造。
在上述之雙功函數半導體裝置中，上述金屬層是由Tax Cy 或Tix Cy 所組成，而x、y為實數且0<x,y<1。
在上述之雙功函數半導體裝置中，上述第一介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質。
在上述之雙功函數半導體裝置中，上述第一介電頂蓋層是選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
在上述之雙功函數半導體裝置中，上述第二介電頂蓋層為一鋁基(Al-based)的介電質。
在上述之雙功函數半導體裝置中，上述第二介電頂蓋層是選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
在上述之雙功函數半導體裝置中，上述金屬層是由具有P型功函數的材料所製造。
在上述之雙功函數半導體裝置中，上述金屬層是由Tax Cy Nz Ow 或Tix Cy Nz Ow 所組成，而x、y、z、w為實數且0<x,y,z,w<1。
在上述之雙功函數半導體裝置中，上述主介電質是選自下列所組成之族群：SiO2 、SiON、HfO2 、ZrO2 、與上述的混合物。
在上述之雙功函數半導體裝置中，更包含一介電緩衝層，其夾置上述第二區上的於上述第一介電頂蓋層與上述第二介電頂蓋層之間，其中上述介電緩衝層是避免上述第一介電頂蓋層與上述第二介電頂蓋層之間的互混(intermixing)。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：本發明的各個實施例會提到半導體裝置的變量例如臨界電壓、有效功函數(eWF)；或是材料的物理性質例如功函數、費米能階(Fermi level)等等。在本專利說明書所使用的定義會總結於以下說明中。
在金氧半場效電晶體裝置中，閘極需要一個臨界電壓(Vt )來使通道區導通。CMOS製程是製造了N通道與P通道(NMOS與PMOS)的電晶體。臨界電壓是受到所謂的「有效功函數差」(effective work function difference)的影響。為了確立臨界電壓(Vt )，藉由通道區製程與閘極製程來分別確立PMOS與NMOS的閘極材料(閘極堆疊結構)各自與其對應的通道區之間的有效功函數差。換句話說，閘介電質(由例如主介電質與不同的介電頂蓋層所組成)與閘極(例如由至少一金屬層所組成)均決定了閘極堆疊結構(裝置)的有效功函數。還有，上述閘極製程的本身(例如不同步驟的順序及/或所施加的熱處理)可能對閘極堆疊結構(裝置)的有效功函數造成影響。
閘極堆疊結構(裝置)的有效功函數是一個變量，其可藉由閘介電質材料與閘極材料的選擇、與所施行的閘極製程來作控制(調整/修改)。相反地，閘極(常稱為金屬閘極/金屬層)的功函數為該材料的一本徵性質(intrinsic property)。總而言之，一特定材料(例如一金屬層)的功函數為一能量的度量，即為電子伏特(electron volts；eV)，其是在該材料的外側電子最初位於費米能階時，將該電子移至真空所需的能量。
對於一矽基底而言，一N通道金氧半場效電晶體(或NMOS)裝置的閘極具有一N型功函數，其值約為4.1eV(±0.3eV)；而一P通道金氧半場效電晶體(或PMOS)裝置的閘極具有一P型功函數，其值約為5.2eV(±0.3eV)。
本發明的一第一樣態是揭露一種雙功函數半導體裝置的製造方法，包含：提供一基底，上述基底具有一第一區(I)與一第二區(II)；形成一第一閘極堆疊結構於上述第一區上，上述第一閘極堆疊結構具有一第一有效功函數(eWF1)；以及形成一第二閘極堆疊結構於上述第二區上，上述第二閘極堆疊結構具有一第二有效功函數(eWF2)；其中上述第一閘極堆疊結構與上述第二閘極堆疊結構的形成步驟包含：(i)在上述基底的上述第一區(I)與上述第二區上(II)，形成一主介電質(1)；(ii)將一第一介電頂蓋層(2)選擇性地形成於上述第二區(II)上，其中上述第一介電頂蓋層(2)是與上述主介電質(1)直接接觸，並決定上述第二閘極堆疊結構的上述第二有效功函數(eWF2)；(iii)在上述第一區(I)上的上述主介電質(1)之上、與上述第二區(II)上的上述第一介電頂蓋層(2)之上，形成一第二介電頂蓋層(3)，其中上述第二介電頂蓋層(3)不會對上述第二閘極堆疊結構的上述第二有效功函數(eWF2)造成實質影響；以及(iv)形成一閘極於上述第一區(i)與上述第二區(ii)上的上述第二介電頂蓋層(3)之上並與其直接接觸，上述閘極包含一金屬層(4)，其中上述金屬層(4)是與上述第二介電頂蓋層(3)一起決定上述第一閘極堆疊結構的上述第一有效功函數(eWF1)。
在本發明的第一樣態的一實施例中，上述第一區為一N型金氧半(NMOS)區，上述第二區為一P型金氧半(PMOS)區。上述第一介電頂蓋層為一鋁基(Al-based)的介電質。上述第一介電頂蓋層較好為選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
在相同的實施例中，上述第二介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質。上述第二介電頂蓋層較好為選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。形成上述第二介電頂蓋層的步驟可包含一後處理，例如為一熱退火步驟及/或一氮化步驟。
還有在相同的實施例中，上述金屬閘極具有一金屬層，上述金屬層具有一N型功函數(沈積當時的初始(as-deposited)/本徵)。上述金屬閘極較好為由上述金屬層所構成，而上述金屬層具有一N型功函數。上述金屬層可包含厚度1~200的鉭、鈦基(Ta-,Ti-based)材料。上述金屬層更好為由Tax Cy 或Tix Cy 所組成，而x、y為實數且0<x,y<1。
而在此份專利說明書中，所賦予的化學名稱或化學式，其所代表的材料可包括其化學名稱所表示的化學計量精確的化學式的非化學計量變異。若化學式中的元素旁未下標數值，其在化學計量方面是代表數字1。在本案中，化學名稱或化學式中所具有的精確化學計量數字的變異範圍，是在正負百分之二十之間。賦予一阿拉伯數字下標之處，相對於每個下標數字，則包含其值的正負百分之二十之間的變異範圍。上述變異值不需要記入全體的數字中，而此偏差是列入考慮的。上述變異的發生可能因為製程條件預期的選擇與控制、或是因為未預期的製程變異。
在本發明的第一樣態的另一實施例中，上述第一區為一P型金氧半(PMOS)區，上述第二區為一N型金氧半(NMOS)區。上述第一介電頂蓋層為一鑭系元素基的介電質。上述第一介電頂蓋層較好為選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
另外在同樣的實施例中，上述第二介電頂蓋層為一鋁基的介電質。上述第二介電頂蓋層較好為選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。形成上述第二介電頂蓋層的步驟可包含一後處理，例如為一熱退火步驟及/或一氮化步驟。
還有在相同的實施例中，上述金屬閘極具有一金屬層，上述金屬層具有一P型功函數(沈積當時的初始(as-deposited)/本徵)。上述金屬閘極較好為由上述金屬層所構成，而上述金屬層具有一P型功函數。上述金屬層可包含厚度1~200的鉭、鎢、鉬基(Ta-,W-,Mo-based)材料，亦可考慮更大的厚度。上述金屬層更好為由Tax Cy Nz Ow 或Tix Cy Nz Ow 所組成，而x、y、z、w為實數且0<x,y,z,w<1。
在本發明的任何實施例中，上述主介電質是選自下列所組成之族群：SiO2 、SiON、HfO2 、ZrO2 、與上述的混合物。上述材料表現出的優點為與上述矽基底具有穩定界面。藉由熱氧化成長或化學氣象沈積(chemical vapor deposition；CVD)/原子層沈積(atomic layer deposition；ALD)，將上述主介電質形成於上述半導體基底上。在形成上述主介電質之前，在上述矽基底上，上述基底可包含一非常薄(0.4~1nm、最常為0.4~0.7nm)的界面氧化物，其成因為一傳統的前處理例如一清潔步驟或一高溫退火處理步驟。僅有上述界面氧化層並未具備一主介電質所需要的性質(例如靜電整合(electrostatic integrity)、等效氧化物厚度(equivalent oxide thickness)、層一致性(layer uniformity))，並因此不能將其視為主介電質的主介電質(1)的代替物。
在本發明的第一樣態的另一實施例中，是揭露一半導體裝置的製造方法，其中選擇性地形成上述第一介電頂蓋層的步驟更包含：沈積上述第一介電頂蓋層於上述主介電質上；形成一罩幕而使其覆蓋上述第一介電頂蓋層；圖形化上述罩幕，而暴露出位於上述第一區上的上述第一介電頂蓋層；以及選擇性地移除上述第一區上的暴露的上述第一介電頂蓋層，直到上述主介電質為止。
對於上述主介電質的選擇性移除，可使用溫和的化學溶液(mild chemical solution)來進行溼蝕刻，或是使用乾蝕刻的技術。無論是使用溼蝕刻或乾蝕刻的技術，均不應使上述主介電質的上表面受損。
在本發明的第一樣態的又另一實施例中，是揭露一半導體裝置的製造方法，其更包含將如第2a、2b、2c圖所示的一介電緩衝層(5)選擇性地形成於上述第一介電頂蓋層(2)之上與上述第二介電頂蓋層(3)之下，其中上述介電緩衝層(5)是避免上述第一介電頂蓋層與上述第二介電頂蓋層之間的互混(intermixing)。
上述介電緩衝層的形成步驟較好為包含藉由施以一退耦合電漿氮化(decoupled plasma nitridation；DPN)處理或一NH3 退火步驟，在上述第一介電頂蓋層的上表面對其進行氮化。或者施以一替代的步驟，可藉由沈積1至10個週期(cycle)的原子層沈積(atomic layer deposition；ALD)的HfO2 或HfSiO，來形成上述介電緩衝層。
在一不同的實施例中，可藉由沈積1至10個週期(cycle)的原子層沈積的N型金屬(具有一N型功函數的金屬，例如Tax Cy 或Tix Cy )於由鑭系元素基(lanthanide-based)的材料所組成的一第一介電頂蓋層上，來形成上述介電緩衝層。或者施以一替代的步驟，可藉由沈積1至10個週期(cycle)的原子層沈積的P型金屬(具有一P型功函數的金屬，例如Tax Cy Nz Ow 或Tix Cy Nz Ow )於由鋁基(Al-based)的材料所組成的一第一介電頂蓋層上，來形成上述介電緩衝層。
在本發明的第二樣態中，是揭露一種雙功函數半導體裝置，包含：一第一電晶體於一基底的一第一區上，其具有一第一閘極堆疊結構，上述第一閘極堆疊結構具有一第一有效功函數；以及一第二電晶體於上述基底的一第二區上，其具有一第二閘極堆疊結構，上述第二閘極堆疊結構具有一第二有效功函數；其中上述第一閘極堆疊結構與上述第二閘極堆疊結構各具有一主介電質、一閘極、與一第二介電頂蓋層，且上述第二閘極堆疊結構尚額外具有一第一介電頂蓋層，上述主介電質是與上述基底接觸，上述閘極具有一金屬層(或由一金屬層所組成)，上述第二介電頂蓋層是位於上述主介電質與上述閘極之間、並與上述閘極的上述金屬層接觸，上述第一介電頂蓋層是位於上述主介電質與上述閘極的上述金屬層之間、並與上述主介電質接觸；上述第一介電頂蓋層是決定上述第二介電頂蓋層的上述第二有效功函數；上述第二介電頂蓋層不會對上述第二閘極堆疊結構的上述第二有效功函數造成實質影響；以及上述金屬層是與上述第二介電頂蓋層一起決定上述第一閘極堆疊結構的上述第一有效功函數。
在本發明的第二樣態的一第一實施例中，上述第一介電頂蓋層為一鋁基(Al-based)的介電質。上述第一介電頂蓋層較好為選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
在相同的實施例中，上述第二介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質。上述第二介電頂蓋層較好為選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
另外在相同的實施例中，上述金屬閘極具有一金屬層，上述金屬層具有一N型功函數(沈積當時的初始(as-deposited)/本徵)。上述金屬閘極較好為由上述金屬層所構成，而上述金屬層具有一N型功函數。上述金屬層更好為由Tax Cy 或Tix Cy 所組成，而x、y為實數且0<x,y<1。
在本發明的第二樣態的一第一實施例中，上述第一介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質。上述第一介電頂蓋層較好為選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
在相同的實施例中，上述第二介電頂蓋層為一鋁基(Al-based)的介電質。上述第二介電頂蓋層較好為選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
另外在相同的實施例中，上述金屬閘極具有一金屬層，上述金屬層具有一P型功函數(沈積當時的初始(as-deposited)/本徵)。上述金屬閘極較好為由上述金屬層所構成，而上述金屬層具有一P型功函數。上述金屬層更好為由Tax Cy Nz Ow 或Tix Cy Nz Ow 所組成，而x、y、z、w為實數且0<x,y,z,w<1。
在本發明的第二樣態的另一實施例中，上述半導體裝置更包含如第2a、2b、2c圖所示的一介電緩衝層(5)，其夾置於上述第一介電頂蓋層(2)與上述第二介電頂蓋層(3)之間，其中上述介電緩衝層(5)是避免上述第一介電頂蓋層與上述第二介電頂蓋層之間的互混(intermixing)。
較好為包含藉由將氮混入上述第一介電頂蓋層的上表面，而形成上述介電緩衝層。或者在一替代的結構中，上述介電緩衝層(5)為原子層沈積(沈積1至10個週期(cycle))的HfO2 或HfSiO的薄層結構。
在一不同的實施例中，上述介電緩衝層(5)為原子層沈積(沈積1至10個週期(cycle))的N型金屬(具有一N型功函數的金屬，例如Tax Cy 或Tix Cy )的薄層結構，其位於由鑭系元素基(lanthanide-based)的材料所組成的一第一介電頂蓋層上。或者在一替代的結構中，上述介電緩衝層(5)為原子層沈積(沈積1至10個週期(cycle))的P型金屬(具有一P型功函數的金屬，例如Tax Cy Nz Ow 或Tix Cy Nz Ow )，其位於由鋁基(Al-based)的材料所組成的一第一介電頂蓋層上。
接下來，將以本發明的數個實施例的詳細說明，來針對本發明的內容進行進一步的說明。很清楚地，對本發明所屬技術領域中具有通常知識者而言，可根據其背景知識在不悖離本說明書中所揭露之本發明的精神及技術的情形下，可以建構出本發明的其他實施例。
第1a、1b、1c圖為一系列之剖面圖，是重點式地顯示一半導體裝置的閘極堆疊結構，其具有二個區(I、II)、一主介電質(1)、一第一介電頂蓋層(2)、一第二介電頂蓋層(3)、與一金屬閘極(4)。在一特定的例子中，第一介電頂蓋層(2)(或「NMOS頂蓋層」)是由氧化鏑(DyOx 、0<x<2)。如第1a、1b、1c圖所示，DyOx 的第一介電頂蓋層(2)是沈積於HfSiON的主介電質(1)上，並選擇性地移除PMOS區的第一區(I)上的DyOx 的第一介電頂蓋層(2)。然後沈積例如為AlOx 的第二介電頂蓋層(3)，其中0<x<2，而在NMOS區的第二區(II)中的HfSiON的主介電質(1)上形成一AlOx /DyOx 的介電堆疊結構，並在PMOS區的第一區(I)中的HfSiON的主介電質(1)上形成一AlOx 層。
已證實在HfSiON上的AlOx 會將閘極堆疊結構的有效功函數改變為P型的值，而NMOS區的第二區(II)上的閘極堆疊結構(閘極堆疊結構包含金屬閘極與閘介電質)的有效功函數仍由HfSiON上的DyOx 所決定。令人驚訝的是，在DyOx 上的AlOx 頂蓋層不會對NMOS區的第二區(II)上的閘極堆疊結構的有效功函數造成實質影響。換句話說，即使在第一介電頂蓋層(2)上沈積第二介電頂蓋層(3)，仍是與主介電質(1)接觸的第一介電頂蓋層(2)決定閘極堆疊結構的有效功函數。
上述整合方案的可行性可藉由第3圖所示來得到證實，第3圖顯示具有TaCx 的金屬閘極的四個不同的長電晶體(寬度/長度=10/10μm)的Id /Vg 曲線。厚度約1nm之由LaOx 所組成的一介電頂蓋層、與厚度約1nm之由AlOx 所組成的一介電頂蓋層，是分開地沈積於由HfSiON所組成的一主介電質上。在另一個實驗中，一第二介電頂蓋層(AlOx )是沈積於一主介電質(HfSiON)上的一第一介電頂蓋層(LaOx )上，以評估上述第二介電頂蓋層對上述介電質-金屬堆疊結構的有效功函數(或相關的臨界電壓Vt )所造成的影響。
第3圖顯示AlOx (AlOx /HfSiON，曲線2)將NMOS參考試樣(HfSiON，曲線1)的有效功函數朝正向移動約200mV，並顯示LaOx (LaOx /HfSiON，曲線3)將上述參考試樣的有效功函數朝負向移動約400mV。令人驚訝的是在一第一介電頂蓋層(AlOx /LaOx /HfSiON，曲線4)上加上AlOx 來作為一第二介電頂蓋層，並不會對LaOx -頂蓋的裝置的有效功函數造成重大的影響。而在後來的情況，是觀察到上述參考試樣的有效功函數同樣地朝負向移動約400mV。
上述的實施例可在製造時應用於半導體裝置的不同區域。雖然是以一MOS電晶體、特別是平面的CMOS裝置來敘述上述實施例，但是對本發明所屬技術領域中具有通常知識者而言，可以顯而易見地將其應用於其他的電晶體架構例如多重閘極場效電晶體(MUltiple Gate FET；MUGFET)、與其他結構例如記憶胞電容器或其他的記憶體電路中，而獲得本發明所帶來的優點。具體而言，本發明所屬技術領域中具有通常知識者可推衍出其他情況，而獲得相同或相似的電性與物性結構。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．主介電質
2．．．第一介電頂蓋層
3．．．第二介電頂蓋層
4．．．金屬層
5．．．介電緩衝層
I．．．第一區
II．．．第二區
第1a、1b、1c圖為一系列之剖面圖，是重點式地顯示一半導體裝置的閘極堆疊結構，其具有二個區(I、II)、一主介電質(1)、一第一介電頂蓋層(2)、一第二介電頂蓋層(3)、與一金屬閘極(4)。
第2a、2b、2c圖為一系列之剖面圖，是重點式地顯示一半導體裝置的閘極堆疊結構，其具有二個區(I、II)、一主介電質(1)、一第一介電頂蓋層(2)、一介電緩衝層(5)、一第二介電頂蓋層(3)、與一金屬閘極(4)。
第3圖為一曲線圖，是顯示在主介電質(HfSiON)上具有不同的介電頂蓋層的NMOS裝置之驅動電流Id 與施加電壓Vg 的函數關係，其條件為：(1)HfSiON而無介電頂蓋層(對照組)；(2)HfSiON加上AlOx 介電頂蓋層，其中0<x<2；(3)HfSiON加上LaOx 介電頂蓋層，其中0<x<2；(4)HfSiON加上作為第一介電頂蓋層的LaOx 與作為第二介電頂蓋層的AlOx ，其中0<x<2。
1．．．主介電質
2．．．第一介電頂蓋層
3．．．第二介電頂蓋層
4．．．金屬層
5．．．介電緩衝層
I．．．第一區
II．．．第二區

Claims (14)

  1. 一種雙功函數半導體裝置的製造方法，該雙功函數半導體裝置具有一基底，該基底具有一第一區與一第二區，該雙功函數半導體裝置的製造方法包含：形成一第一閘極堆疊結構於該第一區上，該第一閘極堆疊結構具有一第一有效功函數(effective work function)；以及形成一第二閘極堆疊結構於該第二區上，該第二閘極堆疊結構具有一第二有效功函數；其中該第一閘極堆疊結構與該第二閘極堆疊結構的形成步驟包含：在該基底的該第一區與該第二區上，形成一主介電質；將一第一介電頂蓋層選擇性地形成於該第二區上，其中該第一介電頂蓋層是與該主介電質直接接觸，並決定該第二閘極堆疊結構的該第二有效功函數；在該第一區上的該主介電質之上、與該第二區上的該第一介電頂蓋層之上，形成一第二介電頂蓋層，其中該第二介電頂蓋層不會對該第二閘極堆疊結構的該第二有效功函數造成實質影響；形成一閘極於該第一區與該第二區上的該第二介電頂蓋層之上並與其直接接觸，該閘極包含一金屬層，其中該金屬層是與該第二介電頂蓋層一起決定該第一閘極堆疊結構的該第一有效功函數；以及將一介電緩衝層選擇性地形成於該第一介電頂蓋層 與該第二介電頂蓋層之間，其中該介電緩衝層是避免該第一介電頂蓋層與該第二介電頂蓋層之間的互混(intermixing)。
  2. 如申請專利範圍第1項所述之雙功函數半導體裝置的製造方法，其中該第一介電頂蓋層為一鋁基(Al-based)的介電質，該第二介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質，而該金屬層是由Tax Cy 或Tix Cy 所組成，而x、y為實數且0<x,y<1。
  3. 如申請專利範圍第1項所述之雙功函數半導體裝置的製造方法，其中該第一介電頂蓋層為一鑭系元素基的介電質，該第二介電頂蓋層為一鋁基的介電質，而該金屬層是由Tax Cy Nz Ow 或Tix Cy Nz Ow 所組成，而x、y、z、w為實數且0<x,y,z,w<1。
  4. 如申請專利範圍第1項所述之雙功函數半導體裝置的製造方法，其中該介電緩衝層的形成步驟包含將該第一介電頂蓋層氮化。
  5. 如申請專利範圍第1項所述之雙功函數半導體裝置的製造方法，其中該介電緩衝層的形成步驟包含沈積1至10個週期(cycle)的原子層沈積(atomic layer deposition；ALD)的HfO2 或HfSiO。
  6. 如申請專利範圍第4項所述之雙功函數半導體裝置的製造方法，其中該介電緩衝層的形成步驟包含沈積1至10個週期(cycle)的原子層沈積(atomic layer deposition；ALD)的HfO2 或HfSiO。
  7. 一種雙功函數半導體裝置，包含： 一第一電晶體於一基底的一第一區上，其具有一第一閘極堆疊結構，該第一閘極堆疊結構具有一第一有效功函數；以及一第二電晶體於該基底的一第二區上，其具有一第二閘極堆疊結構，該第二閘極堆疊結構具有一第二有效功函數；其中該第一閘極堆疊結構與該第二閘極堆疊結構各具有一主介電質、一閘極、與一第二介電頂蓋層，且該第二閘極堆疊結構尚額外具有一第一介電頂蓋層，該主介電質是與該基底接觸，該閘極具有一金屬層，該第二介電頂蓋層是位於該主介電質與該閘極之間、並與該閘極的該金屬層接觸，該第一介電頂蓋層是位於該主介電質與該閘極的該金屬層之間、並與該主介電質接觸；該第一介電頂蓋層是決定該第二閘極堆疊結構的該第二有效功函數；該第二介電頂蓋層不會對該第二閘極堆疊結構的該第二有效功函數造成實質影響；該金屬層是與該第二介電頂蓋層一起決定該第一閘極堆疊結構的該第一有效功函數；以及一介電緩衝層，其夾置該第二區上的於該第一介電頂蓋層與該第二介電頂蓋層之間，其中該介電緩衝層是避免該第一介電頂蓋層與該第二介電頂蓋層之間的互混(intermixing)。
  8. 如申請專利範圍第7項所述之雙功函數半導體裝置，其中該第一介電頂蓋層為一鋁基(Al-based)的介電 質，或選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
  9. 如申請專利範圍第8項所述之雙功函數半導體裝置，其中該第二介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質，或選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
  10. 如申請專利範圍第9項所述之雙功函數半導體裝置，其中該金屬層是由具有N型功函數的材料所製造、或該金屬層是由Tax Cy 或Tix Cy 所組成，而x、y為實數且0<x,y<1。
  11. 如申請專利範圍第7項所述之雙功函數半導體裝置，其中該第一介電頂蓋層為一鑭系元素基(lanthanide-based)的介電質，或選自下列所組成之族群：DyO、LaO、GdO、ErO、與上述的混合物。
  12. 如申請專利範圍第11項所述之雙功函數半導體裝置，其中該第二介電頂蓋層為一鋁基(Al-based)的介電質，或選自下列所組成之族群：AlO、AlN、與AlO和AlN的混合物。
  13. 如申請專利範圍第12項所述之雙功函數半導體裝置，其中該金屬層是由具有P型功函數的材料所製造、或該金屬層是由Tax Cy Nz Ow 或Tix Cy Nz Ow 所組成，而x、y、z、w為實數且0<x,y,z,w<1。
  14. 如申請專利範圍第7至13任一項所述之雙功函數半導體裝置，其中該主介電質是選自下列所組成之族群：SiO2 、SiON、HfO2 、ZrO2 、與上述的混合物。
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