JP2002299282A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シリサイド膜の底面とｐｎ接合界面との間の
距離を広く保つことが可能であり、しかも制御性よく半
導体装置を製造することが可能な製造方法を提供する。 【解決手段】 第１導電型の半導体領域１１上に形成さ
れた第２導電型の半導体領域１２上に金属膜１３を形成
する工程と、金属膜上に非晶質シリコン膜１４を形成す
る工程と、熱処理により金属膜に含まれる金属と非晶質
シリコン膜に含まれるシリコンとを反応させてシリサイ
ド膜１５を形成する工程とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にシリサイド膜の形成方法に関する。

【０００２】

【従来の技術】近年の半導体素子、特にロジック系のシ
リコン半導体素子において、寄生抵抗を低減するための
技術として、サリサイド（SALICIDE : Self-aligned Si
licide）プロセスが広く用いられている。このサリサイ
ドプロセスは、ゲート電極及びソース・ドレイン領域に
自己整合的にシリサイドを形成するものである。

【０００３】しかし、近年の半導体素子の微細化に伴
い、ソース・ドレイン拡散層の深さがしだいに浅くなっ
てきた結果、以下に述べるような問題が顕在化するよう
になってきている。

【０００４】サリサイドプロセス等の寄生抵抗低減プロ
セスに求められるスペックの一つとして、ゲート電極の
シート抵抗値があるが、この抵抗値は微細化が進んでも
ほぼ同じ値に保つことが要求されている。ゲート電極上
に貼りつけるシリサイド膜のシート抵抗値を一定に保つ
ためには、シリサイドの膜厚を一定に保つ必要がある。
一方で、ソース・ドレイン拡散層の深さは、微細化の進
行に伴ってしだいに浅くなっていくため、同じ膜厚のシ
リサイド膜を貼りつけた場合には、シリサイド膜の底面
とソース・ドレイン拡散層の底面（ｐｎ接合面）との間
の距離はしだいに狭くなっていく。すなわち、従来の一
般的なサリサイドプロセスでは、ソース・ドレイン拡散
層のシリコンと金属とを反応させてシリサイドを形成す
ることから、もともとのソース・ドレイン拡散層の上面
（シリコン基板の上面）よりも下方にもシリサイドが形
成されるため、ソース・ドレイン拡散層の深さが浅くな
るにしたがって、シリサイド膜の底面とソース・ドレイ
ン拡散層の底面との間の距離が狭くなっていく。

【０００５】このように、シリサイド膜の底面とソース
・ドレイン拡散層のｐｎ接合面との間の距離が狭くなっ
てくると、ソース・ドレイン拡散層における接合リーク
電流が増大してしまうという問題が発生し、半導体装置
の特性や信頼性を著しく悪化させることになる。

【０００６】このような問題を解決するため、シリコン
の選択成長技術を用いたエレベーテド・ソース・ドレイ
ン構造も提案されている。このエレベーテド・ソース・
ドレイン構造では、シリコンの露出面上（ポリシリコン
ゲート電極上及びソース・ドレイン拡散層上）にシリコ
ン膜を選択成長させ、選択成長したシリコン膜と金属と
を反応させてシリサイドが形成される。そのため、通常
のサリサイドプロセスの場合に比べて、シリサイド膜の
底面とソース・ドレイン拡散層の底面との距離を大きく
取ることが可能である。

【０００７】しかしながら、このようなシリコンの選択
成長を用いる技術は、成長させるシリコン膜の膜厚を制
御することが困難であるという問題や、完全な選択成長
ができずに、素子分離絶縁膜等の絶縁膜上にもシリコン
が成長してしまい、短絡不良が発生してしまうという問
題がある。また、選択成長がなされるシリコン表面にわ
ずかでも自然酸化膜等のシリコン酸化膜が存在する場合
には、シリコンの成長ができなくなってしまうため、Ｃ
ＶＤ装置中での高温（８５０℃以上）の水素アニール等
によってシリコン酸化膜の除去を行う必要がある。その
ため、微細トランジスタのソース・ドレイン・エクステ
ンション拡散層を広げてしまい、素子特性を劣化させて
しまうという問題も発生する。

【０００８】

【発明が解決しようとする課題】このように、寄生抵抗
を低減するための技術として、ゲート電極上及びソース
・ドレイン拡散層上に自己整合的にシリサイドを形成す
るサリサイドプロセスがあるが、通常のサリサイドプロ
セスでは、ソース・ドレイン拡散層の深さが浅くなるに
したがって、シリサイド膜の底面とソース・ドレイン拡
散層の底面（ｐｎ接合面）との距離が狭くなり、その結
果、ソース・ドレイン拡散層の接合リーク電流が増大
し、半導体装置の特性や信頼性が悪化するという問題が
あった。

【０００９】このような問題を解決するため、シリコン
の選択成長を用いたエレベーテド・ソース・ドレイン構
造も提案されているが、選択成長させるシリコン膜の膜
厚制御や、シリコン領域上にのみシリコン膜を選択成長
させるための制御が困難であり、やはり特性や信頼性に
優れた半導体装置を得ることが困難であった。

【００１０】本発明は、上記従来の課題に対してなされ
たものであり、シリサイド膜の底面とソース・ドレイン
拡散層等におけるｐｎ接合界面との間の距離を広く保つ
ことが可能であり、しかも制御性よく特性や信頼性に優
れた半導体装置を製造することが可能な半導体装置の製
造方法を提供することを目的としている。

【００１１】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、第１導電型の半導体領域上に形成された
第２導電型の半導体領域上に金属膜を形成する工程と、
前記金属膜上に非晶質シリコン膜を形成する工程と、熱
処理により前記金属膜に含まれる金属と前記非晶質シリ
コン膜に含まれるシリコンとを反応させてシリサイド膜
を形成する工程と、を備えたことを特徴とする。

【００１２】本発明では、半導体領域（単結晶シリコン
領域）上に金属膜を、該金属膜上に非晶質シリコン膜を
形成し、その後、熱処理によってシリサイド膜を形成し
ている。非晶質シリコンは、単結晶シリコンに比べて、
シリコン原子の結合力が弱く反応性が高い等の理由か
ら、熱処理によるシリサイド化反応は、非晶質シリコン
膜と金属膜との間で優先的に起こる。したがって、シリ
サイド化反応において、第２導電型の半導体領域がほと
んど浸食されることなく、シリサイド膜を形成すること
ができ、第１導電型の半導体領域と第２導電型の半導体
領域とのｐｎ接合界面とシリサイド膜底面との距離を広
く保つことが可能となる。

【００１３】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体領域上に形成された第２導電型
の半導体領域上に第１のシリサイド膜を形成する工程
と、前記第１のシリサイド膜上に非晶質シリコン膜を形
成する工程と、熱処理により前記第１のシリサイド膜に
含まれる金属と前記非晶質シリコン膜に含まれるシリコ
ンとを反応させて第２のシリサイド膜を形成する工程
と、を備えたことを特徴とする。

【００１４】本発明では、半導体領域（単結晶シリコン
領域）上に第１のシリサイド膜を、該第１のシリサイド
膜上に非晶質シリコン膜を形成し、その後、熱処理によ
って第２のシリサイド膜を形成している。したがって、
上述したのと同様の理由により、熱処理によるシリサイ
ド化反応は、非晶質シリコン膜と第１のシリサイド膜と
の間で優先的に起こる。したがって、上述したのと同様
の理由により、第１導電型の半導体領域と第２導電型の
半導体領域とのｐｎ接合界面とシリサイド膜底面との距
離を広く保つことが可能となる。

【００１５】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体領域上に形成された第２導電型
の半導体領域上に金属膜を形成する工程と、前記金属膜
上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜を形成する
工程と、熱処理により前記金属膜に含まれる金属と前記
シリコン化合物膜に含まれるシリコンとを反応させてシ
リサイド膜を形成する工程と、を備えたことを特徴とす
る 本発明では、半導体領域（単結晶シリコン領域）上に金
属膜を、該金属膜上に（Ｓｉ−Ｈ）基を含むシリコン化
合物膜を形成し、その後、熱処理によってシリサイド膜
を形成している。前記シリコン化合物膜は、単結晶シリ
コンに比べて、シリコン原子の結合力が弱く反応性が高
く、さらに密度も低いため、熱処理によるシリサイド化
反応は、シリコン化合物膜と金属膜との間で優先的に起
こる。したがって、シリサイド化反応において、第２導
電型の半導体領域がほとんど浸食されることなく、シリ
サイド膜を形成することができ、第１導電型の半導体領
域と第２導電型の半導体領域とのｐｎ接合界面とシリサ
イド膜底面との距離を広く保つことが可能となる。

【００１６】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体領域上に形成された第２導電型
の半導体領域上に第１のシリサイド膜を形成する工程
と、前記第１のシリサイド膜上に（Ｓｉ−Ｈ）基を含む
シリコン化合物膜を形成する工程と、熱処理により前記
第１のシリサイド膜に含まれる金属と前記シリコン化合
物膜に含まれるシリコンとを反応させて第２のシリサイ
ド膜を形成する工程と、を備えたことを特徴とする。

【００１７】本発明では、半導体領域（単結晶シリコン
領域）上に第１のシリサイド膜を、該第１のシリサイド
膜上にシリコン化合物膜を形成し、その後、熱処理によ
って第２のシリサイド膜を形成している。したがって、
上述したのと同様の理由により、熱処理によるシリサイ
ド化反応は、シリコン化合物膜と第１のシリサイド膜と
の間で優先的に起こる。したがって、上述したのと同様
の理由により、第１導電型の半導体領域と第２導電型の
半導体領域とのｐｎ接合界面とシリサイド膜底面との距
離を広く保つことが可能となる。

【００１８】以上のように、上述した本発明の半導体装
置の各製造方法によれば、第１導電型の半導体領域と第
２導電型の半導体領域とのｐｎ接合界面とシリサイド膜
底面との距離を広く保つことができるため、接合リーク
電流の増大を招くことなく素子の微細化を達成すること
ができる。また、従来のエレベーテド・ソース・ドレイ
ン構造のように、シリコンの選択成長といった不安定な
制御を伴う工程を行わなくてもよい。よって、特性や信
頼性に優れた半導体装置を制御性よく製造することが可
能となる。

【００１９】なお、前記各製造方法において、前記金属
は、IVａ族、 Vａ族、VIａ族及び VIII族のなかから選
択された金属であることが好ましい。具体的には、コバ
ルト（Ｃｏ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、ニッ
ケル（Ｎｉ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、オスミニウム（Ｏｓ）、イリジウム（Ｉｒ）、白
金（Ｐｔ）等の貴金属であることが好ましい。また、前
記金属膜は、前記金属元素のいずれか１種類からなる単
一膜でもよいし、複数の前記金属元素の合金膜でもよ
く、さらに前記単一膜或いは合金膜の積層膜でもよい。

【００２０】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００２１】（実施形態１）図１は、本発明の第１の実
施形態における第１の基本概念を説明するための図であ
る。

【００２２】まず、図１（ａ）に示すように、ｐ型単結
晶シリコン領域１１上に形成されたｎ型単結晶シリコン
領域１２上に、コバルト等の貴金属からなる金属膜１３
を形成する。続いて、図１（ｂ）に示すように、スパッ
タリング法或いは低温（５５０℃以下）でのＣＶＤ法等
により、金属膜１３上に非晶質シリコン膜（ａ−Ｓｉ
膜）１４を堆積する。

【００２３】その後、図１（ｃ）に示すように、非晶質
シリコン膜１４が結晶化（多結晶化）しない程度の温度
（５５０℃以下）での熱処理を行うことにより、シリサ
イド膜１５が形成される。この熱処理により、金属膜１
３とｎ型単結晶シリコン領域１２との間、及び金属膜１
３と非晶質シリコン膜１４との間で、金属原子及びシリ
コン原子の相互拡散が生じ得るが、非晶質シリコン膜１
４は、シリコン原子の結合力が弱い等の理由から、金属
膜１３と非晶質シリコン膜１４との間の相互拡散が支配
的となり、シリサイド化反応は非晶質シリコン膜１４と
金属膜１３との間で優先的に起こる。したがって、ｎ型
単結晶シリコン領域１２の厚さ（高さ）が実質的に変わ
ることなく、ｎ型単結晶シリコン領域１２上にシリサイ
ド膜１５が形成される。

【００２４】図２は、本発明の第１の実施形態における
第２の基本概念を説明するための図である。

【００２５】まず、図２（ａ）に示すように、ｐ型単結
晶シリコン領域２１上に形成されたｎ型単結晶シリコン
領域２２上に、コバルト等の貴金属からなる金属膜２３
を形成する。続いて、図２（ｂ）に示すように、熱処理
によって、金属膜２３に含まれる金属とｎ型単結晶シリ
コン領域２２に含まれるシリコンとを反応させ、シリサ
イド膜２４を形成する。さらに、図２（ｃ）に示すよう
に、シリサイド膜２４上に非晶質シリコン膜２５を堆積
する。

【００２６】その後、図２（ｄ）に示すように、非晶質
シリコン膜２５が結晶化（多結晶化）しない程度の温度
での熱処理を行う。この熱処理により、シリサイド膜２
４とｎ型単結晶シリコン領域２２との間、及びシリサイ
ド膜２４と非晶質シリコン膜２５との間で、金属原子及
びシリコン原子の相互拡散が生じ得るが、図１の例と同
様の理由により、シリサイド膜２４と非晶質シリコン膜
２５との間の相互拡散が支配的となる。したがって、シ
リサイド膜２４に含まれる金属原子と非晶質シリコン膜
２５に含まれるシリコン原子とが優先的に反応し、結果
としてシリサイド膜２４の位置は上方に移動する。

【００２７】さらに熱処理を継続すると、図２（ｅ）に
示すように、最終的にはシリサイド膜２４は最表面にま
で達する。また、シリサイド膜２４が移動した後の領域
には、単結晶のシリコン領域が残る。

【００２８】図３は、本発明の第１の実施形態における
第３の基本概念を説明するための図である。

【００２９】まず、図３（ａ）に示すように、ｐ型単結
晶シリコン領域３１上に形成されたｎ型単結晶シリコン
領域３２上に、コバルト等の貴金属からなる金属膜３３
を形成する。続いて、図３（ｂ）に示すように、熱処理
によって、金属膜３３に含まれる金属とｎ型単結晶シリ
コン領域３２に含まれるシリコンとを反応させ、シリサ
イド膜３４ａとして、例えばコバルトモノシリサイド
（ＣｏＳｉ）を形成する。さらに、図３（ｃ）に示すよ
うに、シリサイド膜３４ａ上に非晶質シリコン膜３５を
堆積する。

【００３０】その後、図２（ｄ）に示すように、非晶質
シリコン膜３５が結晶化（多結晶化）しない程度の温度
での熱処理を行う。この熱処理により、シリサイド膜３
４ａに含まれる金属原子（例えばコバルト）と、非晶質
シリコン膜３５に含まれるシリコン原子が反応して、シ
リサイド膜３４ａ（例えばコバルトモノシリサイド）が
シリサイド膜３４ｂ（例えばコバルトダイシリサイド）
に変換される。シリサイド膜３４ｂのシリコンの比率は
シリサイド膜３４ａよりも高く、シリサイド膜３４ｂは
シリサイド膜３４ａよりも厚くなる。また、このシリサ
イド化反応は非晶質シリコン膜３５側で優先的に起こる
ため、ｎ型単結晶シリコン領域３２の厚さ（高さ）は実
質的に変わらない。

【００３１】以下、上述した基本概念に基づく半導体装
置の製造方法を、ＭＩＳトランジスタ（ＭＯＳトランジ
スタ）の製造方法を例に説明する。

【００３２】図４（ａ）〜図５（ｉ）は、本発明の第１
の実施形態に係る第１の製造工程例を示した工程断面図
である。

【００３３】まず、図４（ａ）に示すように、ｎ型単結
晶シリコン基板５１上に、素子分離絶縁領域形成用の溝
を形成し、この溝中にシリコン酸化膜等の絶縁膜を埋め
込むことにより、素子分離絶縁領域５２を形成する。続
いて、ホウ素等のｐ型不純物をシリコン基板５１にイオ
ン注入し、さらに熱処理を行うことで、ｐ型ウエル領域
５３を形成する。

【００３４】次に、図４（ｂ）に示すように、熱酸化等
を用いてシリコン基板５１表面にゲート絶縁膜５４を形
成する。続いて、多結晶シリコン膜を堆積し、この多結
晶シリコン膜をパターニングすることで、ゲート電極５
５を形成する。その後、ゲート電極５５をマスクにし
て、砒素等のｎ型不純物をシリコン基板５１にイオン注
入する。さらに、９００℃、１０秒程度の熱処理を行う
ことにより、浅いｎ型拡散層（ソース・ドレイン・エク
ステンション領域５６）を形成する。

【００３５】次に、図４（ｃ）に示すように、全面にシ
リコン窒化膜等の絶縁膜を堆積し、この絶縁膜に対して
ＲＩＥ等の異方性エッチングを行うことで、側壁絶縁膜
５７を形成する。この側壁絶縁膜５７をマスクにして、
砒素等のｎ型不純物をシリコン基板５１にイオン注入
し、さらに１０００℃、１０秒程度の熱処理を行うこと
により、深いｎ型拡散層（ソース・ドレイン領域５８）
を形成する。なお、不純物イオン注入工程及び熱処理工
程によって、ゲート電極５５にもｎ型の不純物が導入さ
れ活性化される。

【００３６】次に、図４（ｄ）に示すように、ゲート電
極５５表面及びソース・ドレイン領域５８表面に存在す
る自然酸化膜を希フッ酸溶液等でエッチング除去し、そ
の後、スパッタ法などにより全面に金属膜としてコバル
ト膜５９を堆積する。

【００３７】その後、図４（ｅ）に示すように、５００
℃、３０秒程度の熱処理を行うことで、コバルト膜５９
をゲート電極５５のシリコン及びソース・ドレイン領域
５８のシリコンと反応させて、コバルトモノシリサイド
（ＣｏＳｉ）膜６０ａをゲート電極５５上及びソース・
ドレイン領域５８上に選択的に形成する。

【００３８】さらに、図４（ｆ）に示すように、塩酸又
は硫酸と過酸化水素水との混合溶液を用いて、コバルト
モノシリサイドに変化しなかったコバルト膜５９をエッ
チング除去する。その後、７５０℃、３０秒程度の熱処
理を行うことにより、コバルトモノシリサイド膜１０ａ
をより低抵抗なコバルトダイシリサイド（ＣｏＳｉ₂）
膜１０ｂ（膜厚３５ｎｍ程度）に変化させる。このよう
にして、ゲート電極５５上及びソース・ドレイン領域５
８上にコバルトダイシリサイド膜１０ｂが選択的に形成
される。

【００３９】次に、図５（ｇ）に示すように、温度５０
０℃の減圧ＣＶＤ法によって、全面に非晶質シリコン膜
６１を２０ｎｍ程度堆積する。

【００４０】さらに、図５（ｈ）に示すように、５００
℃、１時間程度の熱処理を行うことにより、コバルトダ
イシリサイド（ＣｏＳｉ₂ ）膜６０ｂを非晶質シリコン
膜６１の方向へ移動させる。

【００４１】その後、図５（ｉ）に示すように、コバル
トダイシリサイド膜６０ｂによって浸食されなかった非
晶質シリコン膜６１を、ＣＦ₄ ⁺ 酸素プラズマによるプ
ラズマエッチングのような等方性エッチングを用いて選
択的に除去する。

【００４２】このように、本製造工程例によれば、コバ
ルトシリサイド膜上に非晶質シリコン膜を形成し、熱処
理によってコバルトシリサイド膜を上方に移動させるた
め、シリサイド膜厚を薄くしなくても、シリサイド膜底
面とソース・ドレイン拡散層底面との距離を大きく取る
ことが可能となる。したがって、接合リーク電流の増大
なしに素子の微細化を進めることが可能になる。

【００４３】なお、図５（ｈ）に示した工程において、
さらに熱処理時間を延長して非晶質シリコン膜６１の膜
厚分以上にコバルトシリサイド膜６１ｂを移動させたり
（図６（ａ）参照）、非晶質シリコン膜６１の膜厚をさ
らに厚くして熱処理時間を延長したりする（図６（ｂ）
参照）ことで、シリサイド膜底面とソース・ドレイン拡
散層底面との距離をさらに広げることが可能となる。し
たがって、製造するトランジスタのソース・ドレイン拡
散層深さやゲート電極高さなどの構造パラメータに応じ
て、シリサイドの移動量をある程度任意に選ぶことが可
能である。

【００４４】図７（ａ）〜図７（ｄ）は、本発明の第１
の実施形態に係る第２の製造工程例を示した工程断面図
である。

【００４５】本製造工程例は、コバルトモノシリサイド
（ＣｏＳｉ）相からコバルトダイシリサイド（ＣｏＳｉ
₂ ）相への相変化過程も、シリサイド膜底面とソース・
ドレイン拡散層底面との距離を大きくすることに利用し
た例である。なお、途中の工程（図４（ａ）〜図４
（ｅ）の工程）までは第１の製造工程例と同様であるた
め、それ以後の工程について説明する。

【００４６】図４（ｅ）の工程の後、コバルトモノシリ
サイドに変化しなかったコバルト膜をエッチング除去
し、さらに、図７（ａ）に示すように、温度５００℃の
減圧ＣＶＤ法によって全面に非晶質シリコン膜６１を２
０ｎｍ程度堆積する。

【００４７】続いて、図７（ｂ）に示すように、５００
℃で熱処理を行うことで、コバルトモノシリサイド（Ｃ
ｏＳｉ）膜６０ａをコバルトダイシリサイド（ＣｏＳｉ
₂ ）膜６０ｂに変換する。熱処理により、コバルトモノ
シリサイド膜６０ａと単結晶シリコン基板５１との界
面、及びコバルトモノシリサイド膜６０ａと非晶質シリ
コン膜６１との界面で、コバルト原子とシリコン原子と
の相互拡散が生じ得るが、単結晶シリコン基板５１界面
での相互拡散よりも、シリコン原子どうしの結合が弱い
非晶質シリコン膜６１界面での相互拡散の方が、エネル
ギー的に容易である。そのため、コバルトモノシリサイ
ドからコバルトダイシリサイドへの相変化の際に生じる
体積膨張（約２倍）は、主に非晶質シリコン膜６１側へ
と進行することになる。

【００４８】その後、図７（ｃ）に示すように、さらに
熱処理を行うことにより、第１の製造工程例と同様に、
コバルトダイシリサイド膜６０ｂを非晶質シリコン膜６
１の方向へ移動させることができる。

【００４９】その後、図７（ｄ）に示すように、コバル
トダイシリサイド膜６０ｂによって浸食されなかった非
晶質シリコン膜６１を、ＣＦ₄ ⁺ 酸素プラズマによるプ
ラズマエッチングのような等方性エッチングを用いて選
択的に除去する。

【００５０】このように、本製造工程例によれば、コバ
ルトモノシリサイド膜上に非晶質シリコン膜を形成し、
熱処理によってコバルトモノシリサイド膜をコバルトダ
イシリサイド膜に変換してシリサイド膜厚を増加させる
ため、シリサイド膜厚を厚くし且つ、シリサイド膜底面
とソース・ドレイン拡散層底面との距離を大きく取るこ
とが可能となる。したがって、接合リーク電流の増大な
しに素子の微細化を進めることが可能になる。

【００５１】図８（ａ）〜図８（ｅ）は、本発明の第１
の実施形態に係る第３の製造工程例を示した工程断面図
である。

【００５２】本製造工程例は、シリサイド膜に用いる金
属として、コバルトの代わりにパラジウム（Ｐｄ）を用
いた例である。なお、途中の工程（図４（ａ）〜図４
（ｃ）の工程）までは、第１の製造工程例と同様である
ため、それ以後の工程について説明する。

【００５３】図４（ｃ）の工程の後、図８（ａ）に示す
ように、ゲート電極５５表面及びソース・ドレイン領域
５８表面に存在する自然酸化膜を希フッ酸溶液等でエッ
チング除去し、その後、スパッタ法などにより全面にパ
ラジウム膜６３を２０ｎｍ程度堆積する。

【００５４】続いて、図８（ｂ）に示すように、４００
℃、３０秒程度の熱処理を行うことで、パラジウム膜６
３をゲート電極５５のシリコン及びソース・ドレイン拡
散層５８のシリコンと反応させて、パラジウムシリサイ
ド（Ｐｄ₂ Ｓｉ）膜６４をゲート電極５５上及びソース
・ドレイン領域５８上に選択的に形成する。このシリサ
イド化反応において、パラジウムシリサイド膜６４表面
は、シリサイド化反応を行う前のゲート電極５５表面や
ソース・ドレイン拡散層５８表面よりも上方にせり上が
るため、コバルトをシリサイド材料として用いる場合よ
りもシリサイド膜底面とソース・ドレイン拡散層底面と
の距離が大きくなるという利点がある。その後、塩酸と
硝酸の混合液を主成分としたエッチング液を用いて、未
反応のパラジウム膜６３のみを選択的にエッチング除去
する。

【００５５】次に、図８（ｃ）に示すように、温度５０
０℃の減圧ＣＶＤ法によって全面に非晶質シリコン膜６
１を２０ｎｍ程度堆積する。

【００５６】続いて、図８（ｄ）に示すように、４００
℃、１時間程度の熱処理を行うことにより、パラジウム
シリサイド（Ｐｄ₂ Ｓｉ）膜６４を非晶質シリコン膜６
１の方向へ移動させる。

【００５７】その後、図８（ｅ）に示すように、パラジ
ウムシリサイド膜６４によって浸食されなかった非晶質
シリコン膜６１を、ＣＦ₄ ⁺ 酸素プラズマによるプラズ
マエッチングのような等方性エッチングを用いて選択的
に除去する。

【００５８】本製造工程例では、パラジウムをシリサイ
ド材料として用いることで、シリサイデーション直後の
シリサイド膜が、基板主面に対して上方にせり上がると
いう特徴ある。また、シリサイド膜を非晶質シリコン膜
側へ移動させるために行う熱処理温度を低くすることが
でき、この熱処理中に非晶質シリコン膜の多結晶化が進
行することなしに、シリサイド膜の移動を行えるという
利点もある。

【００５９】なお、上述した各製造工程例では、ｎ型Ｍ
ＩＳトランジスタを例に説明したが、ｐ型ＭＩＳトラン
ジスタについても、本発明は同様に適用可能である。

【００６０】（実施形態２）上述した第１の実施形態
は、金属膜上或いはシリサイド膜上に非晶質シリコン膜
を形成し、金属膜或いはシリサイド膜に含まれる金属原
子と非晶質シリコン膜に含まれるシリコン原子とを反応
させることで、シリサイド膜の底面とソース・ドレイン
拡散層の底面（ｐｎ接合面）との距離を広くするもので
あったが、本実施形態は、（Ｓｉ−Ｈ）_n 基を含むシリ
コン化合物膜を金属膜上或いはシリサイド膜上に形成す
ることで、第１の実施形態と同様に、シリサイド膜の底
面とソース・ドレイン拡散層の底面（ｐｎ接合面）との
距離を広くするものである。したがって、基本的な概念
は第１の実施形態と同様であり、第１の実施形態の図１
〜図３で示した基本的な方法を同様に適用することが可
能である。

【００６１】図９（ａ）〜図９（ｄ）は、本発明の第２
の実施形態に係る第１の製造工程例を示した工程断面図
である。

【００６２】まず、図９（ａ）に示すように、抵抗率１
５Ω・ｃｍのｐ型単結晶シリコン基板７１上に、素子分
離絶縁領域（フィールド酸化膜）７２を形成する。さら
に、シリコン基板７１にｎ型の不純物をイオン注入し
て、ｎ型シリコン領域７３を形成する。続いて、金属膜
７４としてチタン膜を全面にスパッタリング法によって
３０ｎｍ程度堆積する。続いて、図９（ｂ）に示すよう
に、ｎ型シリコン領域７３上以外の金属膜７４をエッチ
ング除去する。

【００６３】次に、図９（ｃ）に示すように、（Ｓｉ−
Ｈ）_n 基を含む原料液をＮ₂ 雰囲気下で全面に回転塗布
し、（Ｓｉ−Ｈ）_n 基を含むシリコン化合物膜７５を形
成する。続いて、図９（ｄ）に示すように、Ｎ₂ 雰囲気
等の非酸素雰囲気下で７５０℃、１０秒のランプアニー
ルを行ない、シリコン化合物膜７５に含まれるシリコン
原子と金属膜７４に含まれる金属原子とを反応させてシ
リサイド膜７６を形成する。金属膜７４とシリコン基板
７１（ｎ型シリコン領域７３）との反応は進みにくく、
シリサイド化は金属膜７４とシリコン化合物膜７５の界
面から優先的に起こる。また、素子分離絶縁領域（フィ
ールド酸化膜）７２上のシリコン化合物膜７５は、フィ
ールド酸化膜から酸素を供給されてシリコン酸化膜とな
る。なお、得られたシリサイド膜７６の表面抵抗は約３
０Ω／□であった。

【００６４】比較例として、図１０（ａ）〜図１０
（ｃ）に示すように、シリコン化合物膜を形成せずに、
同様のアニール処理を行った。その結果、シリサイド膜
７６ａの表面抵抗は約６０Ω／□であった。これは、シ
リサイド膜７６ａとして高抵抗のＣ４９相が形成された
ことによる。また、ＳＥＭで断面構造を観察した結果、
シリサイド膜７６ａの底面での凹凸が大きく、シリサイ
ド膜７６ａの底面は図９に示した本実施形態の場合より
も深い位置であった。

【００６５】本実施形態のシリコン化合物膜は、単結晶
シリコンと金属とのシリサイド反応に比べて、低温アニ
ールでも容易にシリサイドが得られる。これは、塗布形
成されたシリコン化合物膜は、スパッタ膜やＣＶＤ膜に
比較して２０〜３０％密度が低く、反応しやすいＳｉラ
ジカル基を多く含むため、金属表面でのシリサイド化反
応が容易に進むためである。したがって、シリコン化合
物膜と金属膜との間でシリサイド化が優先的に起き、ｐ
ｎ接合界面とシリサイド膜底面との距離を広く保つこと
が可能である。また、アモルファス状態であるシリコン
化合物膜から形成されたシリサイド膜と下地のシリコン
基板との界面は、シリコン結晶面の影響を受けないため
平滑に保たれ、この点においてもｐｎ接合界面とシリサ
イド膜底面との距離を広く保つことに寄与する。

【００６６】図１１（ａ）〜図１１（ｉ）は、本発明の
第２の実施形態に係る第２の製造工程例を示した工程断
面図である。

【００６７】まず、図１１（ａ）に示すように、ｐ型単
結晶シリコン基板８１上に、素子分離絶縁領域（フィー
ルド酸化膜）８２を形成する。さらに、シリコン基板８
１にゲート絶縁膜（ゲート酸化膜）８３及びノンドープ
多結晶シリコンからなるゲート電極８４を形成する。

【００６８】次に、図１１（ｂ）に示すように、ゲート
電極８４をマスクとして、シリコン基板８１にｎ型不純
物をイオン注入し、さらに不純物活性化のための熱処理
を施すことで、低不純物濃度のソース・ドレイン領域８
５を形成する。

【００６９】次に、図１１（ｃ）に示すように、気相成
長法によりシリコン酸化膜８６を全面に形成する。続い
て、図１１（ｄ）に示すように、異方性エッチングによ
ってシリコン酸化膜をエッチング除去し、ゲート電極８
４の両側の側壁にのみシリコン酸化膜８６からなる側壁
絶縁膜を形成する。続いて、側壁絶縁膜８６をマスクと
してｎ型不純物をイオン注入し、さらに不純物活性化の
ための熱処理を行うことで、高不純物濃度のソース・ド
レイン領域８７を形成する。このとき同時に、ゲート電
極８４においてもｎ型不純物の導入及び活性化が行われ
る。

【００７０】次に、図１１（ｅ）に示すように、Ｔｉ／
Ｃｏの積層膜からなる金属膜８８をスパッタリング法に
よって全面に堆積する。続いて、図１２（ｆ）に示すよ
うに、ランプアニールにより、窒素雰囲気中で６５０
℃、１０秒の熱処理を行うことで、シリコン基板８１
（ソース・ドレイン領域８７）及びゲート電極８４に含
まれるシリコン原子と金属膜８８に含まれるコバルト原
子とを反応させ、選択的にコバルトモノシリサイド膜
（ＣｏＳｉ膜、シリサイド低温相）８９を形成する。さ
らに、未反応部分の金属膜８８をウエットエッチングで
除去する。

【００７１】次に、図１２（ｇ）に示すように、（Ｓｉ
−Ｈ）_n 基を含む原料液をＮ₂ 雰囲気下で全面に回転塗
布し、（Ｓｉ−Ｈ）_n 基を含むシリコン化合物膜９０を
形成する。続いて、図１２（ｈ）に示すように、Ｎ₂ 雰
囲気等の非酸素雰囲気下で７５０℃、１０秒の熱処理を
行ない、シリコン化合物膜９０に含まれるシリコン原子
とコバルトモノシリサイド膜８９に含まれるコバルト原
子とを反応させて、コバルトモノシリサイド膜８９をコ
バルトダイシリサイド膜（ＣｏＳｉ₂ 膜、シリサイド高
温相）９１に変換する。このとき、コバルトモノシリサ
イド膜８９とシリコン基板８１（ソース・ドレイン領域
８７）との反応は進みにくく、シリサイド反応はコバル
トモノシリサイド膜８９とシリコン化合物膜９０との間
で優先的に起こる。

【００７２】続いて、図１２（ｉ）に示すように、未反
応のシリコン化合物膜９０を除去する。その後、通常の
ＭＩＳトランジスタ（ＭＯＳトランジスタ）の製造過程
に従って、層間絶縁膜、コンタクトホール及び配線等を
形成し、さらに保護膜を形成した後、保護膜にボンディ
ングパッド用の開孔を設け、ＭＩＳトランジスタが形成
される。

【００７３】このように、本製造工程例によれば、コバ
ルトモノシリサイド膜上にシリコン化合物膜を形成し、
熱処理によってコバルトモノシリサイド膜をコバルトダ
イシリサイド膜に変換してシリサイド膜厚を増加させる
ため、シリサイド膜底面とソース・ドレイン拡散層底面
との距離を大きく取ることが可能となる。したがって、
接合リーク電流の増大なしに素子の微細化を進めること
が可能になる。

【００７４】なお、上述した製造工程例では、ｎ型ＭＯ
Ｓトランジスタを例に説明したが、ｐ型ＭＯＳトランジ
スタについても、本発明は同様に適用可能である。さら
にＣＭＯＳ集積回路、バイポーラトランジスタ集積回
路、Ｂｉ−ＣＭＯＳ集積回路等の製造などにも、本発明
は同様に適用可能である。

【００７５】本実施形態におけるシリコン化合物の原料
は、（Ｓｉ−Ｈ）_n 基からなる水素化珪素であり、その
代表的な分子式はＳｉ_n Ｈ_2n又はＳｉ_n Ｈ_2n+2で表され
る。具体的には、Ｓｉ_n Ｈ_2nで表されるものとしては、
シクロテトラシラン（Ｓｉ₄Ｈ₈ ）、シクロペンタシラ
ン（Ｓｉ₅ Ｈ₁₀）、シクロヘキサシラン（Ｓｉ
₆ Ｈ₁₂）、シクロヘプタシラン（Ｓｉ₇ Ｈ₁₄）などがあ
げられる。また、Ｓｉ_n Ｈ_2n+2で表されるものとして
は、トリシラン（Ｓｉ₃ Ｈ₈ ）、テトラシラン（Ｓｉ₄
Ｈ ₁₀）、ペンタシラン（Ｓｉ₅ Ｈ₁₂）、ヘキサシラン
（Ｓｉ₆ Ｈ₁₄）、ヘプタシラン（Ｓｉ₇ Ｈ₁₆）、オクタ
シラン（Ｓｉ₈ Ｈ₁₈）、ノナシラン（Ｓｉ₉ Ｈ₂₀）など
があげられる。また、これらの原料を塗布する際には、
これらの原料を溶媒に溶解して用いる。

【００７６】塗布手段としては、原料溶液の回転塗布、
ノズル塗布、原料溶液ミストの吹き付け塗布、原料溶液
への浸漬、バブリングなどを用いることが可能である
が、塗布段階で塗布層が酸化することを防止するため
に、非酸化性雰囲気で塗布することが必要である。

【００７７】なお、シリサイドを形成するための金属と
して、コバルト（Ｃｏ）以外にも、パラジウム（Ｐ
ｄ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ルテニウム（Ｒ
ｕ）、ロジウム（Ｒｈ）、オスミニウム（Ｏｓ）、イリ
ジウム（Ｉｒ）、白金（Ｐｔ）等の貴金属、或いはそれ
らの合金膜又は積層膜を用いても、同様の効果を得るこ
とが可能である。図１３は、その一例として、パラジウ
ム膜表面にシリコン化合物膜を形成した後、熱処理によ
ってパラジウムシリサイド膜（Ｐｄ₂ Ｓｉ膜）を形成し
たときのＸ線回折結果を示したものである。

【００７８】また、金属膜の形成は、スパッタリング法
の他、塗布法やＣＶＤ法を用いることも可能である。ま
た、金属膜の少なくとも一部に、上述した金属の窒化物
や窒素を含んだ膜を用いた場合には、窒素雰囲気以外の
不活性ガス中での熱処理を行うことも可能である。ま
た、熱処理に先立ち或いは熱処理と同時に、ＵＶ等の光
照射を行うことにより、密着性を向上させることが可能
である。

【００７９】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。

【００８０】

【発明の効果】本発明によれば、シリコンの選択成長と
いった不安定な工程なしに、半導体領域のｐｎ接合界面
とシリサイド膜底面との距離を広く保つことができるた
め、接合リーク電流の増大を抑制することができ、特性
や信頼性に優れた半導体装置を制御性よく製造すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態における基本概念の一例を説
明するための図。

【図２】本発明の実施形態における基本概念の他の例を
説明するための図。

【図３】本発明の実施形態における基本概念の他の例を
説明するための図。

【図４】本発明の第１の実施形態に係る第１の製造工程
例を示した工程断面図。

【図５】本発明の第１の実施形態に係る第１の製造工程
例を示した工程断面図。

【図６】本発明の第１の実施形態に係る第１の製造工程
例について、その変形例を示した断面図。

【図７】本発明の第１の実施形態に係る第２の製造工程
例を示した工程断面図。

【図８】本発明の第１の実施形態に係る第３の製造工程
例を示した工程断面図。

【図９】本発明の第２の実施形態に係る第１の製造工程
例を示した工程断面図。

【図１０】本発明の第２の実施形態に係る第１の製造工
程例について、その比較例を示した工程断面図。

【図１１】本発明の第２の実施形態に係る第２の製造工
程例を示した工程断面図。

【図１２】本発明の第２の実施形態に係る第２の製造工
程例を示した工程断面図。

【図１３】本発明の実施形態に係り、Ｐｄ₂ Ｓｉ膜のＸ
線回折結果を示した図。

【符号の説明】

１１、２１、３１…ｐ型単結晶シリコン領域 １２、２２、３２…ｎ型単結晶シリコン領域 １３、２３、３３…金属膜 １４、２５、３５…非晶質シリコン膜 １５、２４、３４ａ、３４ｂ…シリサイド膜 ５１、７１、８１…シリコン基板 ５２、７２、８２…素子分離絶縁領域 ５３…ウエル領域 ５４、８３…ゲート絶縁膜 ５５、８４…ゲート電極 ５６、５８、８５、８７…ソース・ドレイン領域 ５７、８６…側壁絶縁膜 ５９、７４、８８…金属膜 ６０ａ、６０ｂ、７６、８９、９１…シリサイド膜 ６１…非晶質シリコン膜 ６３…パラジウム膜 ６４…パラジウムシリサイド膜 ７３…ｎ型シリコン領域 ７５、９０…シリコン化合物膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川崎 敦子 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 佐藤 力 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB20 BB23 DD02 DD78 DD84 GG09 GG10 GG14 5F140 AA01 AA24 BA01 BE07 BF04 BF11 BF18 BG08 BG12 BG14 BG27 BG28 BG34 BG43 BG44 BG45 BG51 BG52 BG53 BH14 BH15 BJ01 BJ08 BK02 BK13 BK21 BK24 BK28 BK29 BK30 BK34 BK38 BK39 CB01 CB04 CB08 CF04 CF07

Claims (9)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体領域上に形成された第
   ２導電型の半導体領域上に金属膜を形成する工程と、 前記金属膜上に非晶質シリコン膜を形成する工程と、 熱処理により前記金属膜に含まれる金属と前記非晶質シ
   リコン膜に含まれるシリコンとを反応させてシリサイド
   膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
2. 【請求項２】第１導電型の半導体領域上に形成された第
   ２導電型の半導体領域上に金属膜を形成する工程と、 前記金属膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜
   を形成する工程と、 熱処理により前記金属膜に含まれる金属と前記シリコン
   化合物膜に含まれるシリコンとを反応させてシリサイド
   膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
3. 【請求項３】第１導電型の半導体領域上に形成された第
   ２導電型の半導体領域上に第１のシリサイド膜を形成す
   る工程と、 前記第１のシリサイド膜上に非晶質シリコン膜を形成す
   る工程と、 熱処理により前記第１のシリサイド膜に含まれる金属と
   前記非晶質シリコン膜に含まれるシリコンとを反応させ
   て第２のシリサイド膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
4. 【請求項４】第１導電型の半導体領域上に形成された第
   ２導電型の半導体領域上に第１のシリサイド膜を形成す
   る工程と、 前記第１のシリサイド膜上に（Ｓｉ−Ｈ）基を含むシリ
   コン化合物膜を形成する工程と、 熱処理により前記第１のシリサイド膜に含まれる金属と
   前記シリコン化合物膜に含まれるシリコンとを反応させ
   て第２のシリサイド膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
5. 【請求項５】ＭＩＳトランジスタのソース・ドレイン領
   域の露出面を含む素子形成面上に金属膜を形成する工程
   と、 熱処理により前記金属膜に含まれる金属と前記ソース・
   ドレイン領域に含まれるシリコンとを反応させて、前記
   ソース・ドレイン領域の露出面に対して自己整合的に第
   １のシリサイド膜を形成する工程と、 前記第１のシリサイド膜を含む素子形成面上に非晶質シ
   リコン膜を形成する工程と、 熱処理により前記第１のシリサイド膜に含まれる金属と
   前記非晶質シリコン膜に含まれるシリコンとを反応させ
   て、前記ソース・ドレイン領域の露出面に対して自己整
   合的に第２のシリサイド膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
6. 【請求項６】ＭＩＳトランジスタのソース・ドレイン領
   域の露出面を含む素子形成面上に金属膜を形成する工程
   と、 熱処理により前記金属膜に含まれる金属と前記ソース・
   ドレイン領域に含まれるシリコンとを反応させて、前記
   ソース・ドレイン領域の露出面に対して自己整合的に第
   １のシリサイド膜を形成する工程と、 前記第１のシリサイド膜を含む素子形成面上に（Ｓｉ−
   Ｈ）基を含むシリコン化合物膜を形成する工程と、 熱処理により前記第１のシリサイド膜に含まれる金属と
   前記シリコン化合物膜に含まれるシリコンとを反応させ
   て、前記ソース・ドレイン領域の露出面に対して自己整
   合的に第２のシリサイド膜を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
7. 【請求項７】前記第２のシリサイド膜は、前記第１のシ
   リサイド膜を上方に移動させたものであることを特徴と
   する請求項３乃至６のいずれかに記載の半導体装置の製
   造方法。
8. 【請求項８】前記第２のシリサイド膜を形成する工程
   は、前記第１のシリサイド膜をシリコンの比率が第１の
   シリサイド膜よりも高い第２のシリサイド膜に変換する
   工程であることを特徴とする請求項３乃至６のいずれか
   に記載の半導体装置の製造方法。
9. 【請求項９】前記金属は、IVａ族、 Vａ族、VIａ族及び
   VIII族のなかから選択された金属であることを特徴と
   する請求項１乃至８のいずれかに記載の半導体装置の製
   造方法。