JP2008124313A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】接合リークの増大を抑制できるとともに、狭いゲート電極間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】まず、ゲート電極４をマスクとしたイオン注入によりＬＤＤ領域５が形成される。ゲート電極４の側面に第１のサイドウォール７が形成された後、これらをマスクとしてソース・ドレイン領域８が形成される。ソース・ドレイン領域８上にシリサイド領域を形成する前に、第１のサイドウォール７の側面に第２のサイドウォール１０が形成される。ソース・ドレイン領域８にシリサイド領域１１が形成された後、第２のサイドウォール１０が除去される。これにより、第１のサイドウォール７とシリサイド領域１１との間のソース・ドレイン領域８に非シリサイド領域１２が設けられる。
【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関し、特に、電界効果型トランジスタを備えた半導体装置とその製造方法に関する。
半導体集積回路装置（以下、半導体装置と記す。）の微細化が進み、半導体装置を構成するトランジスタのゲート長が縮小している。このようなトランジスタでは、ゲート長の短縮に起因する短チャネル効果を抑制するために、ソース領域あるいはドレイン領域として機能する高濃度不純物領域（以下、ソース・ドレイン領域と記す）の接合深さを浅くする必要がある。
しかしながら、ソース・ドレイン領域の接合深さが浅くなると、ソース・ドレイン領域のシート抵抗が増加し、トランジスタの駆動能力が低下してしまう。その課題を解決するため、ソース・ドレイン領域をシリサイド化し、シート抵抗を低減するプロセスが一般的に用いられている。また、ゲート電極、がポリシリコンやアモルファスシリコン等のシリコン含有材料からなる場合、ソース・ドレイン領域のシリサイド化と同時にゲート電極のシリサイド化を行い、ゲート抵抗を低減するプロセスも広く用いられている。
しかし、近年のさらなる微細化の要求に伴い、短チャネル効果抑制のために、ソース・ドレイン領域の接合深さを、さらに浅くすることが必須となっている。また、ＬＤＤ（Lightly Doped Drain）構造を有するトランジスタでは、ゲート電極とソース・ドレイン領域との間に、ソース・ドレイン領域よりも低い不純物濃度を有する低濃度不純物領域（以下、ＬＤＤ領域と記す。）が形成されている。ＬＤＤ領域の接合深さは、ソース・ドレイン領域の接合深さよりも浅く形成される。例えば、ソース・ドレイン領域の接合深さが６０ｎｍ程度であれば、ＬＤＤ領域の接合深さは２０ｎｍ程度である。この場合、ＬＤＤ領域の底部と、ソース・ドレイン領域の表面に形成されるシリサイド領域の底部との距離は４０ｎｍ程度になる。このように、ＬＤＤ領域の底部とシリサイド領域の距離が接近することで、ＬＤＤ領域の底部を構成するｐｎ接合を通じて、シリサイド領域と基板の間で流れる電流（以下、接合リークと記す。）が増大するという課題が生じる。
その課題を解決する方法として特許文献１には、シリサイド領域とＬＤＤ領域とが近接して形成されることを防止する技術が提案されている。当該手法について図１７〜図２０を参照して以下に説明する。
まず、例えば、ｎ型のシリコン基板からなる半導体基板１のｐウェルが形成された領域上に、シリコン酸化膜およびポリシリコン膜が順に堆積される。当該積層膜をリソグラフィ技術により加工することで、図１７に示すように、シリコン酸化膜２からなるゲート絶縁膜およびゲート電極４が形成される。当該ゲート電極４をマスクとして、例えば、砒素（Ａｓ）等のｎ型不純物が半導体基板１に低濃度にイオン注入される。これにより、ゲート電極４の両側に位置する半導体基板１に自己整合的にＬＤＤ領域５が形成される。さらに、半導体基板１の全面にシリコン窒化膜（図示せず）が堆積される。当該シリコン窒化膜に対して異方性エッチングを行うことにより、ゲート電極４の側面に第１のサイドウォール７が形成される。続いて、当該第１のサイドウォール７をマスクとして、例えば、砒素（Ａｓ）等のｎ型不純物が半導体基板１に高濃度にイオン注入される。これにより、第１のサイドウォール７の外側に位置する半導体基板１にソース・ドレイン領域８が形成される。なお、イオン注入後には、半導体基板１に対して不純物を活性化させるアニール処理が行われる。
次に、図１８に示すように、半導体基板１上に、ソース・ドレイン領域８、ゲート電極４、第１のサイドウォール７を被覆するシリコン酸化膜９が形成される。当該シリコン酸化膜９に対して異方性エッチングを適用してエッチバックを行うことにより、図１９に示すように、第１のサイドウォール７の側面に第２のサイドウォール１０が形成される。
次に、半導体基板１の全面に、スパッタリング法により、例えばニッケル（Ｎｉ）等からなる金属膜（図示せず）が例えば１０ｎｍの膜厚で堆積される。この後、表面に金属膜が堆積された状態で、半導体基板１に対してアニールが行われる。当該アニールにより、半導体基板１およびゲート電極４と、金属膜とが直接接触している領域では、シリコン（Ｓｉ）と金属膜とが反応し、シリサイド領域１１が形成される。その後、未反応の金属膜が除去され、図２０に示すように、ソース・ドレイン領域８の上面およびゲート電極４の上面にシリサイド領域１１を備えたトランジスタ構造が形成される。
上記手法により形成されたトランジスタ構造では、シリサイド領域１１と第１のサイドウォール７直下に形成されたＬＤＤ領域５との間に第２のサイドウォール１０が介在している。このため、シリサイド領域１１とＬＤＤ領域５とが接近しなくなる。これにより接合リークの増大を抑制することができるとされている。
特開平１０−２４２４６２号公報
しかしながら、特許文献１に開示された技術では、第２のサイドウォール１０を形成しているため、サイドウォールを含めたゲート電極間隔が狭くなる。すなわち、隣接するゲート電極４の間の半導体基板１表面に形成されるシリサイド領域１１の幅（図２０における左右方向）が狭くなる。例えば、第２のサイドウォール１０と半導体基板１との接触幅が１０ｎｍであるとすると、第２のサイドウォール１０を有しない、同一ゲートピッチのトランジスタ構造に比べて、ゲート電極４の間に形成されるシリサイド領域１１の幅が２０ｎｍ狭くなる。つまり、特許文献１に開示された構造を採用する場合、ゲート電極４の間に形成されるシリサイド領域１１と、トランジスタ構造を被覆する層間絶縁膜を介して上層に形成される配線とを電気的に接続するコンタクト構造のボトム寸法を、２０ｎｍ小さく設計する必要がある。コンタクト構造のボトム寸法を縮小することによりコンタクト抵抗は増加する。この結果、トランジスタの駆動能力が低下することになる。
一方、近年の微細化された半導体装置では、コンタクト構造が形成される層間絶縁膜に、積層構造が採用されている。例えば、層間絶縁膜は、比較的薄い絶縁膜からなる下層膜と、層間絶縁膜の絶縁性を担う比較的厚い絶縁膜からなる上層膜とを備える。下層膜は、上層膜のエッチングの際にエッチング停止膜として機能する膜である。
このような層間絶縁膜にコンタクトホールを形成する工程では、まず、下層膜に対する上層膜のエッチング選択比（上層膜のエッチング速度／下層膜のエッチング速度）が大きい条件で、上層膜がエッチングされる。このとき、上層膜のエッチングは、当該エッチングにより形成されるコンタクトホールの底部に下層膜が露出した時点でほぼ停止する。その後、コンタクトホール底部に露出した薄い下層膜がエッチング除去される。本構成では、上層膜に対してオーバーエッチングを行うことができる。したがって、半導体基板１面内における、層間絶縁膜（主として、上層膜）の膜厚ばらつきとは無関係に、均質なコンタクトホールを形成することが可能となる。
ここで、上述のサイドウォールを含めたゲート電極間の距離が、下層膜の膜厚の２倍以下になると、図２１に示すように、ゲート電極間が下層膜１３により埋め込まれる状況が発生する。このように、ゲート電極間が下層膜１３で埋め込まれた場合、ゲート電極間における下層膜１３の膜厚は、本来意図した膜厚よりも厚くなってしまう（図２１の矢指部Ａ）。上述の下層膜１３をエッチングする工程では、本来意図した膜厚の下層膜１３を除去できるエッチング条件が採用されている。このため、本来意図した膜厚より厚い下層膜１３が堆積した場合には、下層膜１３を完全に除去することができず、コンタクト不良が発生してしまう。
上述のように、特許文献１に開示された技術では、第２のサイドウォール１０を形成しているため、サイドウォールを含めたゲート電極間隔が狭くなる。このため、ゲート電極間が下層膜１３により埋め込まれる可能性は、当然に大きくなる。
この対策として、下層膜１３の膜厚を低減することが考えられる。しかしながら、下層膜１３の膜厚を減少させた場合、下層膜１３のエッチング停止膜としての機能が低下するため、上層膜に対して実施可能なオーバーエッチングの量が減少してしまう。この結果、上層膜の膜厚ばらつきに対するプロセスマージンが減少し、コンタクト不良が発生する可能性が増大してしまう。
また、ゲート電極間が狭くなることで、層間絶縁膜の埋め込みに対するプロセスマージンも減少する。すなわち、ゲート電極間を層間絶縁膜で完全に埋め込むことが困難となり、ゲート電極間にボイドが形成される可能性も増大してしまう。
以上のように、半導体装置のさらなる微細化においては、接合リークの抑制、コンタクト不良の抑制、および層間絶縁膜の埋め込み不良の抑制の全てを実現可能な技術が必要とされる。
本発明は、上記従来の事情を鑑みて提案されたものであって、トランジスタを備える半導体装置の微細化に際し、接合リークを抑制できるとともに、狭いゲート電極間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制することができる半導体装置およびその製造方法を提供すること目的としている。
前記課題を解決するために達成するために、本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、半導体基板上に設けられたゲート電極を備える。ゲート電極の側面には、第１のサイドウォールが設けられている。第１のサイドウォール下には、第１の不純物領域が設けられている。当該第１の不純物領域は、ＬＤＤ（Lightly Doped Drain）領域として機能する。第１の不純物領域と隣接して、第１の不純物領域と同一導電型の第２の不純物領域が設けられている。第２の不純物領域は、第１の不純物領域よりも深い接合深さを有し、ソース・ドレイン領域として機能する。第２の不純物領域の表面には、シリサイド領域が設けられている。また、当該シリサイド領域と、サイドウォールとの間の第２の不純物領域の表面には、非シリサイド領域が設けられている。さらに、絶縁膜が上記シリサイド領域、上記非シリサイド領域、上記ゲート電極、および上記サイドウォールを被覆する状態で設けられている。
本構成によれば、シリサイド領域とＬＤＤ領域との間に非シリサイド領域が存在するため、ＬＤＤ領域とシリサイド領域とが、近接して形成されることがない。このため、接合リークの増大を抑制することができる。また、本構成によれば、第１のサイドウォールの側面に第２のサイドウォールを備える、同一ゲートピッチの従来の構造に比べて、サイドウォールの間隔が大きくなる。このため、サイドウォール間に形成されたシリサイド領域に電気的に接続するコンタクト構造の形成領域を広く確保することができる。これによりコンタクト構造のボトム径を大きくすることができ、トランジスタの駆動能力を向上させることができる。また、サイドウォールの間隔が大きくなるため、ゲート電極間に、エッチング停止膜（下層膜）が充填されることに起因するコンタクト不良の発生、およびサイドウォール間隔が狭くなることに起因するボイドの発生を抑制することができる。
また、本発明の他の半導体装置は、半導体基板上に設けられた複数のゲート電極を備える。各ゲート電極の側面にはサイドウォールが設けられている。各サイドウォール下の半導体基板には、第１の不純物領域が設けられている。第１の不純物領域は、ＬＤＤ領域として機能する。第１の不純物領域と隣接して、第１の不純物領域と同一導電型の第２の不純物領域が設けられている。第２の不純物領域は、第１の不純物領域よりも深い接合深さを有し、ソース・ドレイン領域として機能する。また、一部の第２の不純物領域の表面にはシリサイド領域が設けられている。当該シリサイド領域が形成された第２の不純物領域に隣接する第１の不純物領域上のサイドウォールと、シリサイド領域との間の第２の不純物領域の表面には、非シリサイド領域が設けられている。さらに、絶縁膜が上記シリサイド領域、上記非シリサイド領域、上記ゲート電極、および上記サイドウォールを被覆する状態で設けられている。
本構成においても、上述の構成と同様の効果を得ることができる。
一方、他の観点では、本発明は、上述の半導体装置の形成に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板上にゲート電極が形成される。次いで、ゲート電極をマスクとして半導体基板に不純物を導入することにより、半導体基板の表面に第１の不純物領域が形成される。当該第１の不純物領域は、ＬＤＤ領域として機能する。続いて、ゲート電極の側面に第１のサイドウォールが形成される。当該第１のサイドウォールおよびゲート電極をマスクとして半導体基板に不純物を導入することにより、半導体基板の表面に、第１の不純物領域と同一導電型の第２の不純物領域が形成される。当該第２の不純物領域は、第１の不純物領域よりも深い接合深さを有し、ソース・ドレイン領域として機能する。次に、第１のサイドウォールの側面に第２のサイドウォールが形成される。当該第２のサイドウォール、および上記第１のサイドウォールをマスクとして、第２の不純物領域の表面にシリサイド領域が形成される。シリサイド領域形成後、上記第２のサイドウォールが除去され、第２のサイドウォールに被覆されていた、第２の不純物領域表面の非シリサイド領域が露出される。そして、半導体基板上に、上記シリサイド領域、上記非シリサイド領域、上記ゲート電極、および上記第１のサイドウォールを被覆する絶縁膜が形成される。
また、本発明の他の半導体装置の製造方法では、まず、半導体基板上に複数のゲート電極が形成される。次いで、各ゲート電極をマスクとして半導体基板に不純物を導入することにより、半導体基板の表面に第１の不純物領域が形成される。当該第１の不純物領域は、ＬＤＤ領域として機能する。続いて、各ゲート電極の側面に第１のサイドウォールが形成される。当該第１のサイドウォールおよび上記各ゲート電極をマスクとして半導体基板に不純物を導入することにより、半導体基板の表面に、第１の不純物領域と同一導電型の第２の不純物領域が形成される。当該第２の不純物領域は、第１の不純物領域よりも深い接合深さを有し、ソース・ドレイン領域として機能する。次に、第１および第２の不純物領域が形成された半導体基板上に、第１の絶縁膜が形成される。第１の絶縁膜上には、一部の上記第２の不純物領域を被覆するマスクパターンが形成される。当該マスクパターンをマスクとした異方性エッチングにより、マスクパターンの開口部に露出している第１のサイドウォールの側面に第２のサイドウォールが形成される。当該異方性エッチングにより、上記マスクパターンに対応する、第１の絶縁膜からなるパターンも同時に形成される。続いて、第１のサイドウォール、第２のサイドウォール、および第１の絶縁膜からなるパターンをマスクとして、露出している第２の不純物領域の表面にシリサイド領域が形成される。シリサイド領域形成後、上記第２のサイドウォールおよび第１の絶縁膜からなるパターンが除去され、第２のサイドウォールおよび第１の絶縁膜からなるパターンにより被覆されていた第２の不純物領域表面の非シリサイド領域が露出される。そして、半導体基板上に、上記シリサイド領域、上記非シリサイド領域、上記ゲート電極、および上記第１のサイドウォールを被覆する第２の絶縁膜が形成される。
以上の構成によれば、第１のサイドウォールとシリサイド領域との間に、第２のサイドウォールに対応する非シリサイド領域を形成することができる。
なお、上記シリサイドを形成する工程は、半導体基板上の全面に金属膜を形成する工程、金属膜が形成された半導体基板に対して第１のアニールを行う工程、第１のアニールにおいて未反応の前記金属膜を除去する工程、および未反応の金属膜が除去された半導体基板に対して第２のアニールを行う工程、を含むことができる。この場合、第２のサイドウォールの除去は、第１のアニール完了後、かつ第２のアニール開始前に行うことができる。また、シリサイド領域がニッケルシリサイドからなる場合、上述の第２のサイドウォールの除去、並びに第２のサイドウォールと第１の絶縁膜からなるパターンとの同時除去は、アンモニア過水洗浄により行うことができる。
本発明によれば、第１のサイドウォールとシリサイド領域との間に、第２のサイドウォールの幅に対応する非シリサイド領域が形成される。このため、ＬＤＤ領域とシリサイド領域とが、近接して形成されることがない。この結果、シリサイド領域とＬＤＤ領域とが近接して形成されることに起因する接合リークの増大を抑制することができる。
また、第２のサイドウォールを除去しているため、サイドウォールを含むゲート電極間の間隔を従来に比べて増大させることができる。このため、ゲート電極間に、エッチング停止膜（下層膜）が充填されることに起因するコンタクト不良の発生、およびゲート電極間隔が狭くなることに起因するボイドの発生を抑制することができる。
したがって、本発明によれば、半導体装置の微細化に伴う、短ゲート長化およびゲート間隔の縮小により、接合リークが増大する課題に対して、接合リークの増大を抑制しつつ、狭いゲート間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制するという優れた効果を得ることができる。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。図１〜図１０は、本発明の第１の実施形態に係る半導体装置の製造過程を示す断面図である。本実施形態では、半導体基板上の領域に２つのトランジスタが形成された半導体装置に適用した事例により、本発明を具体化している。本事例では、各トランジスタは、Ｎチャネル型である。なお、各図において、従来と同一の部位には同一の符号を付している。また、各図は概略図であり、縦横の寸法比率が厳密に反映された図ではない。
まず、ｎ型シリコン基板からなる半導体基板１に、例えばボロン（Ｂ）等のｐ型の不純物がイオン注入される。これにより、半導体基板１にｐウェルが形成される。本実施形態では、ボロン（Ｂ）を、注入エネルギー２００ｋｅＶ、注入ドーズ量１Ｅ１３ｃｍ-2、および注入エネルギー９０ｋｅＶ、注入ドーズ量１Ｅ１３ｃｍ-2の条件で順にイオン注入し、ｐウェルを形成している。次に、トランジスタのしきい値電圧を調整するため、上記ｐウェルのトランジスタ形成領域に、例えばボロン（Ｂ）等のｐ型の不純物がイオン注入される。ここでは、ボロン（Ｂ）を、注入エネルギー１０ｋｅＶ、注入ドーズ量２Ｅ１３ｃｍ-2の条件でイオン注入している。なお、図１〜図１０に示す半導体基板１は、上述のイオン注入が行われた領域である。
次に、図１に示すように、半導体基板１上に、厚さ３ｎｍ程度のシリコン酸化膜２と、厚さ１４０ｎｍ程度のポリシリコン膜３とが順次堆積される。なお、後述するように、シリコン酸化膜２はゲート絶縁膜となり、ポリシリコン膜３はトランジスタのゲート電極となる。例えば、シリコン酸化膜２は熱酸化法により形成することができ、ポリシリコン膜３はＣＶＤ（Chemical Vapor Deposition）法等により形成することができる。
次に、リソグラフィ技術によりポリシリコン膜３上に、ゲート電極形成領域を被覆するレジストパターン（図示せず）が形成される。当該レジストパターンをエッチングマスクとしたドライエッチングによりポリシリコン膜３およびシリコン酸化膜２が除去される。これにより、図２に示すように、ゲート電極４が形成される。なお、ゲート電極４の直下に残存したシリコン酸化膜２はゲート絶縁膜として機能する。本実施形態では、ゲート電極４のゲート長が６０ｎｍであり、隣接するゲート電極４間の間隔が１８０ｎｍである。
次に、ゲート電極４をマスクとして、半導体基板１に、例えば砒素（Ａｓ）やリン（Ｐ）等のｎ型の不純物が低濃度にイオン注入される。これにより、ゲート電極４の両側に位置する半導体基板１にＬＤＤ領域５（第１の不純物領域）が形成される。ここでは、砒素（Ａｓ）を注入エネルギー５ｋｅＶ、注入ドーズ量１Ｅ１５ｃｍ-2の条件でイオン注入している。また、本実施形態では、ゲート電極４をマスクとして、半導体基板１に、ボロン（Ｂ）を注入エネルギー１０ｋｅＶ、注入ドーズ量１Ｅ１３ｃｍ-2の条件でイオン注入している。これにより、ＬＤＤ領域５が半導体基板１の深さ方向に拡散して形成されることを防止している。
次に、図３に示すように、半導体基板１の全面に、ＣＶＤ法等により、シリコン窒化膜６が６０ｎｍ程度の膜厚で形成される。当該シリコン窒化膜６に対して異方性ドライエッチングを行うことにより、図４に示すように、ゲート電極４の両側面に第１のサイドウォール７が形成される。このとき、第１のサイドウォール７を除くシリコン窒化膜６が除去され、ゲート電極４と第１のサイドウォール７の直下を除くＬＤＤ領域５、およびゲート電極４の上面が露出される。当該異方性ドライエッチングにより形成された、第１のサイドウォール７と半導体基板１との接触幅が、例えば５５ｎｍである場合、第１のサイドウォール７を含むゲート電極４の間隔は、１８０−５５×２＝７０ｎｍとなる。
次に、第１のサイドウォール７およびゲート電極４をマスクとして、半導体基板１に、例えば、砒素（Ａｓ）やリン（Ｐ）等の、ｎ型の不純物が高濃度にイオン注入される。これにより、第１のサイドウォール７の外側の領域に位置する半導体基板１に、ソース・ドレイン領域８（第２の不純物領域）が形成される。ここでは、砒素（Ａｓ）を注入エネルギー１０ｋｅＶ、注入ドーズ量５Ｅ１５ｃｍ-2の条件、およびリン（Ｐ）を注入エネルギー１０ｋｅＶ、注入ドーズ量１Ｅ１４ｃｍ-2の条件で順にイオン注入している。図４に示すように、ソース・ドレイン領域８の接合深さは、ＬＤＤ領域５の接合深さよりも深くなっている。その後、半導体基板１に対して、１０００℃の温度で２秒程度の短時間アニールを行うことにより、半導体基板１にイオン注入により導入された不純物が活性化される。
次に、図５に示すように、半導体基板１の全面に、ＣＶＤ法等により、シリコン酸化膜９が２０ｎｍ程度の膜厚で堆積される。このとき、ゲート電極４、第１のサイドウォール７、および半導体基板１の表面は、シリコン酸化膜９によって被覆される。当該シリコン酸化膜９に対して、異方性ドライエッチングが行われる。これにより、図６に示すように、第１のサイドウォール７の側面に第２のサイドウォール１０が形成される。このとき、第２のサイドウォール１０を除くシリコン酸化膜６が除去され、第１のサイドウォール７と第２のサイドウォール１０の直下を除くソース・ドレイン領域８、およびゲート電極４の上面が露出される。当該異方性ドライエッチングにより形成された、第２のサイドウォール１０と半導体基板１との接触幅が、例えば１０ｎｍである場合、第１のサイドウォール７および第２のサイドウォール１０を含むゲート電極４の間隔は、７０−１０×２＝５０ｎｍとなる。
次に、第２のサイドウォールが形成された半導体基板１上に、スパッタリング蒸着法により、ニッケル（Ｎｉ）等からなる金属膜（図示せず）が１０ｎｍ程度の膜厚で堆積される。金属膜が堆積された半導体基板１に対して、第１のアニールが３００℃の温度、３０秒の熱処理時間で行われる。当該アニールにより、シリコンを含む部分と直接接触している金属膜がシリコンと反応し、シリサイド領域１１が形成される。ここでは、金属膜を堆積する際に、半導体基板１の表面に露出していた、ソース・ドレイン領域８およびゲート電極４にシリサイド領域１１が形成される（図７参照）。第１のアニールの後、図７に示すように、シリコンと未反応の金属膜が除去される。ここで、未反応の金属膜とは、例えば、第１のサイドウォール７および第２のサイドウォール１０上に堆積している金属膜や、シリサイド化反応で消費されず、シリサイド領域１１上に残留している金属膜である。未反応の金属膜が除去された半導体基板１に対して、第２のアニールが、６００度の温度、３０秒の熱処理時間で行われる。これにより、第１のアニールにより形成されたシリサイド領域１１が低抵抗化される。このように、第１のアニールと第２のアニールとに分けて熱処理を行うことで、シリサイド領域１１が半導体基板１の深さ方向や表面に沿った方向に不要に広がって形成されることが防止される。
次に、図８に示すように、第２のサイドウォール１０が除去される。これにより、第２のサイドウォール１０に被覆されていたソース・ドレイン領域８（以下、非シリサイド領域１２と記す。）が半導体基板１の表面に露出される。当該領域は、シリサイド領域１１の形成工程において、金属膜と接触していなかったため、シリサイド化されていない。ここでは、第２のサイドウォールの除去に、ウェットエッチングを使用している。これにより、第１のサイドウォールを含むゲート電極４の間隔は、５０＋１０×２＝７０ｎｍになる。
なお、第２のサイドウォール１０を除去する際には、シリサイド領域１１がエッチングされない条件下で行われることが好ましい。本実施形態では、第２のサイドウォール１０がシリコン酸化膜により構成され、シリサイド領域１１はニッケルシリサイドにより構成されている。このため、当該エッチングは、ニッケルシリサイドに対するシリコン酸化膜のエッチング選択比（シリコンのエッチング速度／ニッケルシリサイドのエッチング速度）が大きい条件で行われる。これにより、シリサイド領域１１のエッチング量を低減している。
特に限定されないが、当該ウェットエッチングを、アンモニア過水（ＡＰＭ：Ammonium Hydroxide - Hydrogen Peroxide Mixture）洗浄により行うことができる。当該ＡＰＭ洗浄では、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：１００の割合で混合された洗浄液（エッチング液）を使用している。これにより、ニッケルシリサイドがエッチングされることを抑制でき、例えば、細いシリサイド領域において断線等が発生することを防止できる。
なお、第２のサイドウォール１０の除去は、第１のアニール完了後で、第２のアニール実施前に行うこともできる。第２のアニール前に第２のサイドウォール１０を除去する場合、シリコン酸化膜からなる第２のサイドウォール１０が第２のアニールにより焼きしめられることがない。これにより、ウェットエッチングの際の、第２のサイドウォールエッチング速度の低下を抑制することができる。この結果、シリサイド領域１１に対する第２のサイドウォール１０のエッチング選択比をより大きくすることができる。
第２のサイドウォール１０の除去が完了した後、図９に示すように、半導体基板１の全面に、ＣＶＤ法等により、シリコン窒化膜等からなる下層膜１３が３０ｎｍ程度の膜厚で形成される。これにより、シリサイド領域１１、非シリサイド領域１２、第１のサイドウォール７、およびゲート電極４が、下層膜１３に被覆される。また、下層膜１３上の全面には、ＣＶＤ法等により、シリコン酸化膜等からなる上層膜１４が７００ｎｍ程度の膜厚で形成される。なお、下層膜１３と上層膜１４とは、層間絶縁膜を構成している。また、上層膜１４の上面は、ＣＭＰ（Chemical Mechanical Polishing）法やエッチバック法等により、平坦化される。
次に、上層膜１４上に、コンタクト構造形成領域に開口部を備えるレジストパターン（図示せず）が、公知のリソグラフィ技術により形成される。当該レジストパターンをエッチングマスクとしたドライエッチングにより、上層膜１４および下層膜１３が順にエッチング除去され、コンタクトホール１５か形成される。なお、コンタクトホール１５を形成するエッチングは、上述したように、まず、下層膜１３に対する上層膜１４のエッチング比が高い条件で上層膜１４のエッチングが行われる。その後、薄い下層膜１３がエッチング除去される。下層膜１３は、上層膜１４をエッチングする際のエッチング停止膜として機能するため、上層膜１４の膜厚ばらつきが大きい場合であっても、半導体基板１で均質なコンタクトホール１５を形成することができる。
この後、半導体基板１の全面に、タングステン等の導体膜がＣＶＤ法等により堆積され、コンタクトホール１５に導体膜が充填される。そして、上層膜１４上に堆積した導体膜をＣＭＰ法等により除去することで、コンタクトホール１５内に導体膜からなるコンタクトプラグ１６が形成される。
なお、図示を省略しているが、コンタクトプラグ１６上には、上層配線が形成されるとともに、上層配線が形成された半導体基板１上に、必要に応じて他の層間絶縁膜や配線層等の上部構造が形成され、半導体装置の形成が完了する。
例えば、上記事例では、エッチング停止膜である下層膜１３が形成されるときの、サイドウォールを含むゲート電極４の間隔は７０ｎｍである。一方、第２のサイドウォール１０を除去しない場合のサイドウォールを含むゲート電極間隔が５０ｎｍである。したがって、第２のサイドウォール１０を除去しない従来法では、２５ｎｍの膜厚を有する下層膜１３を形成すると、ゲート電極４間が下層膜１３で埋め込まれ、ゲート電極４間の下層膜１３の膜厚が２５ｎｍよりも大きくなる。このため、コンタクトホール１５を形成するための下層膜１３のエッチングの際に、下層膜１３を完全に除去することができず、コンタクト不良が発生する。これに対し、本実施形態によれば、２５ｎｍの膜厚を有する下層膜１３を問題なく形成することができる。すなわち、従来法では、ゲート電極４間が下層膜１３に埋め込まれてしまう膜厚２５ｎｍの下層膜１３を形成した場合、本実施形態では、正常にコンタクトホール１５を形成することができる。
以上説明したように、本実施形態によれば、第１のサイドウォール７とシリサイド領域１１との間に、第２のサイドウォールの幅（上記事例では１０ｎｍ）に対応する非シリサイド領域１２が形成される。このため、ＬＤＤ領域５とシリサイド領域１１とが、近接して形成されることがない。この結果、シリサイド領域とＬＤＤ領域とが近接して形成されることに起因する接合リークの増大を抑制することができる。
また、第２のサイドウォールを除去しているため、サイドウォールを含むゲート電極間の間隔を従来に比べて増大させることができる。このため、ゲート電極間に、エッチング停止膜（下層膜）が充填されることに起因するコンタクト不良の発生、およびゲート電極間隔が狭くなることに起因するボイドの発生を抑制することができる。
（第２の実施形態)
第１の実施形態では、半導体基板１上のトランジスタ全てにシリサイド領域１１を形成する事例について説明した。しかしながら、現実の半導体装置では、シリサイド領域を備えるトランジスタと、シリサイド領域を備えないトランジスタとが同一の半導体基板上に形成されることも多い。そこで、第２の実施形態では、シリサイド領域が一部のトランジスタのみに形成される事例について説明する。
以下に、本発明の第２の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。図１１〜図１６は、本発明の第２の実施形態に係る半導体装置の製造過程を示す断面図である。本実施形態では、半導体基板上の領域に４つのトランジスタが形成された半導体装置に適用した事例により、本発明を具体化している。本事例では、各トランジスタは、Ｎチャネル型である。なお、各図において、従来と同一の部位には同一の符号を付している。また、各図は概略図であり、縦横の寸法比率が厳密に反映された図ではない。
本実施形態では、図１１に示すように、まず、第１の実施形態において、図１〜図４により説明した同一の工程を経て、半導体基板１上に、シリコン酸化膜からなるゲート絶縁膜２、ポリシリコン膜からなるゲート電極４、シリコン窒化膜からなる第１のサイドウォール７が形成される。また、第１のサイドウォール７の直下には、ゲート電極４に対して自己整合的に形成された低濃度の不純物領域であるＬＤＤ領域５（第１の不純物領域）が形成されている。さらに、ＬＤＤ領域５と隣接して、第１のサイドウォール７に対して自己整合的に形成された高濃度の不純物領域であるソース・ドレイン領域８（第２の不純物領域）が形成されている。
次いで、このような半導体基板１の全面に、図１１に示すように、シリコン酸化膜９が２０ｎｍ程度の膜厚で形成される。これにより、ゲート電極４、第１のサイドウォール７、および半導体基板１の表面は、シリコン酸化膜９によって被覆される。続いて、半導体基板１の全面に、フォトレジストが塗布され、当該フォトレジストに対してリソグラフィ技術を適用することにより、図１２に示すように、シリサイド領域を備えないトランジスタを被覆するレジストパターン２０（マスクパターン）が形成される。なお、図１２では、図中に示す４つのゲート電極４のうち、左方の２つのゲート電極４を備えるトランジスタが、シリサイド領域を備えないトランジスタに相当する。
当該レジストパターン２０をマスクとして、シリコン酸化膜９（第１の絶縁膜）に対して異方性ドライエッチングを行うことにより、図１３に示すように、レジストパターン２０の開口部に露出していた第１のサイドウォール７の側面に第２のサイドウォール１０が形成される。このとき、レジストパターン２０の開口部に露出していた領域では、第２のサイドウォール１０を除くシリコン酸化膜６が除去される。これにより、第１のサイドウォール７と第２のサイドウォール１０の直下を除くソース・ドレイン領域８、およびゲート電極４の上面が露出される。また、レジストパターン２０に被覆されていた領域では、ゲート電極４、第１のサイドウォール７、およびソース・ドレイン領域８を被覆するシリコン酸化膜９のパターンが形成される。そのシリコン酸化膜９のパターンは、後述のシリサイド領域形成工程において、シリサイド化反応の発生を防止する保護膜として機能する。
なお、当該異方性ドライエッチングの過程で、レジストパターン２０の膜厚は減少する。レジストパターン２０の膜厚を、レジストパターン２０の開口部において、第２のサイドウォール１０の形成が完了したときに、レジストパターン２０が完全に消失する膜厚に設定しておくことにより、第２のサイドウォール１０の形成と同時にレジストパターン２０を除去することができる。また、異方性ドライエッチング後に、レジストパターン２０が残存する場合は、アッシング等により、レジストパターン２０を除去すればよい。また、当該異方性ドライエッチングにより形成された、第２のサイドウォール１０と半導体基板１との接触幅が、例えば１０ｎｍである場合、レジストパターン２０の開口部に露出していたトランジスタにおける、第１のサイドウォール７および第２のサイドウォール１０を含むゲート電極４の間隔は、７０−１０×２＝５０ｎｍとなる。
次に、半導体基板１上に、スパッタリング蒸着法により、ニッケル等からなる金属膜（図示せず）が１０ｎｍ程度の膜厚で堆積される。金属膜が堆積された半導体基板１に対して、第１のアニールが３００℃の温度、３０秒の熱処理時間で行われる。当該アニールにより、シリコンを含む部分と直接接触している金属膜がシリコンと反応し、シリサイド領域１１が形成される。ここでは、金属膜を堆積する際に、半導体基板１の表面に露出していた、ソース・ドレイン領域８およびゲート電極４にシリサイド領域１１が形成される（図１４参照）。第１のアニールの後、図１４に示すように、シリコンと未反応の金属膜が除去される。未反応の金属膜が除去された半導体基板１に対して、第２のアニールが、６００度の温度、３０秒の熱処理時間で行われる。これにより、第１のアニールにより形成されたシリサイド領域１１が低抵抗化される。
次に、図１５に示すように、第２のサイドウォール１０と、シリコン酸化膜９のパターンとが同時に除去される。これにより、第２のサイドウォール１０に被覆されていたソース・ドレイン領域８（以下、非シリサイド領域１２と記す。）が半導体基板１の表面に露出される。また、シリコン酸化膜９からなるパターンに被覆されていたソース・ドレイン領域８（非シリサイド領域１２）およびゲート電極４が露出される。これらの領域は、シリサイド領域１１の形成工程において、金属膜と接触していなかったため、シリサイド化されていない。また、このとき、各ゲート電極４には、第１のサイドウォール７だけが形成されている状態となり、サイドウォールを含むゲート電極４の間隔は、全て７０ｎｍになる。
なお、本実施形態では、シリコン酸化膜からなる第２のサイドウォール１０およびシリコン酸化膜９の除去にウェットエッチングを使用する。当該ウェットエッチングは、アンモニア過水（ＡＰＭ：Ammonium Hydroxide - Hydrogen Peroxide Mixture）洗浄により行うことができる。当該ＡＰＭ洗浄では、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：１００の割合で混合された洗浄液（エッチング液）を使用している。このとき、シリコン酸化膜のエッチング速度は、ニッケルシリサイドのエッチング速度の５倍であり、第２のサイドウォール１０およびシリコン酸化膜１０を除去する際に、シリサイド領域１１のニッケルシリサイドがエッチングされることを抑制することができる。
なお、第１に実施形態と同様に、第２のサイドウォール１０の除去は、第１のアニール完了後で、第２のアニール実施前に行うこともできる。第２のアニール前に第２のサイドウォール１０を除去する場合、シリコン酸化膜からなる第２のサイドウォール１０が第２のアニールにより焼きしめられることがなくなる。これにより、ウェットエッチングの際の、第２のサイドウォールエッチング速度の低下を抑制することができる。この結果、シリサイド領域１１に対する第２のサイドウォール１０のエッチング選択比をより大きくすることができる。
第２のサイドウォール１０の除去が完了した後、図１６に示すように、半導体基板１の全面に、ＣＶＤ法等により、シリコン窒化膜等からなる下層膜１３（第２の絶縁膜）が３０ｎｍ程度の膜厚で形成される。これにより、シリサイド領域１１、非シリサイド領域１２、第１のサイドウォール７、およびゲート電極４が、下層膜１３に被覆される。また、下層膜１３上の全面には、ＣＶＤ法等により、シリコン酸化膜等からなる上層膜１４が７００ｎｍ程度の膜厚で形成される。なお、下層膜１３と上層膜１４とは、層間絶縁膜を構成している。また、上層膜１４の上面は、ＣＭＰ法やエッチバック法等により、平坦化される。
次に、上層膜１４上に、コンタクト構造形成領域に開口部を備えるレジストパターン（図示せず）が、リソグラフィ技術により形成される。当該レジストパターンをエッチングマスクとしたドライエッチングにより、第１の実施形態と同様に、上層膜１４および下層膜１３が順にエッチング除去され、コンタクトホール１５が形成される。
この後、半導体基板１の全面に、タングステン等の導体膜がＣＶＤ法等により堆積され、コンタクトホール１５に導体膜が充填される。そして、上層膜１４上に堆積した導体膜をＣＭＰ法等により除去することで、コンタクトホール１５内に導体膜からなるコンタクトプラグ１６が形成される。
なお、図示を省略しているが、コンタクトプラグ１６上には、上層配線が形成されるとともに、上層配線が形成された半導体基板１上に、必要に応じて他の層間絶縁膜や配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上説明したように、本実施形態によれば、シリサイド領域を備えるトランジスタにおいて、第１のサイドウォール７とシリサイド領域１１との間に、第２のサイドウォールの幅（上記事例では１０ｎｍ）に対応する非シリサイド領域１２が形成される。このため、ＬＤＤ領域５とシリサイド領域１１とが、近接して形成されることがない。この結果、シリサイド領域とＬＤＤ領域とが近接して形成されることに起因する接合リークの増大を抑制することができる。
また、第２のサイドウォールを除去しているため、サイドウォールを含むゲート電極間の間隔を従来に比べて増大させることができる。特に、一部の非シリサイド領域１１においてはシリコン酸化膜９を除去することでサイドウォールを含めたゲート電極間がシリコン酸化膜９の膜厚の約２倍程度広がる。この結果、ゲート電極間に、エッチング停止膜（下層膜）が充填されることに起因するコンタクト不良の発生、およびゲート電極間隔が狭くなることに起因するボイドの発生を抑制することができる。特に、本実施形態では、シリサイド領域を備えたトランジスタとシリサイド領域を備えないトランジスタとにおいて、サイドウォールを含むゲート電極間隔を同等にすることも可能である。このため、シリサイド領域の有無に関わらず、同等のゲート間隔でトランジスタを配置した場合であっても、コンタクト不良の発生、およびボイドの発生を抑制することができる。
以上のように、本発明によれば、接合リークの増大を抑制しつつ、狭いゲート間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制できるという優れた効果を奏することができる。
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、ソース・ドレイン領域にシリサイド領域を形成すると同時にゲート電極上にシリサイド領域を形成する事例について説明したが、ゲート電極上にシリサイド領域が形成されることは本発明に必須の要素ではない。すなわち、ゲート電極の材質は、シリコンを含む材質に限らず任意の材質を採用することができる。また、上記では、シリサイドを形成するための金属膜としてニッケル膜を使用したが、金属シリサイドを形成可能な他の金属膜（チタン膜、コバルト膜等）を使用することも可能である。また、各実施形態で説明した、半導体装置を構成する各部の材質も、各部の機能を有する任意の材料に変更可能である。さらに、本発明は、ｐチャネル型のトランジスタにも適用可能であることはいうまでもない。加えて、各実施形態で説明した、成膜およびエッチング等の各プロセスは、一例を示したものであり、他の等価なプロセスに置換することが可能である。
以上説明したように、本発明は、接合リークを抑制しつつ、狭いゲート間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制できるという効果を有し、半導体装置およびその製造方法として有用である。
本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第１の実施形態における半導体装置の製造過程を示す断面図 本発明の第２の実施形態における半導体装置の製造過程を示す断面図 本発明の第２の実施形態における半導体装置の製造過程を示す断面図 本発明の第２の実施形態における半導体装置の製造過程を示す断面図 本発明の第２の実施形態における半導体装置の製造過程を示す断面図 本発明の第２の実施形態における半導体装置の製造過程を示す断面図 本発明の第２の実施形態における半導体装置の製造過程を示す断面図 従来の半導体装置の製造過程を示す断面図 従来の半導体装置の製造過程を示す断面図 従来の半導体装置の製造過程を示す断面図 従来の半導体装置の製造過程を示す断面図 従来の半導体装置について一例を示す断面図である。
符号の説明
１ 半導体基板
２ シリコン酸化膜
３ ポリシリコン膜
４ ゲート電極
５ ＬＤＤ領域（第１の不純物領域）
６ シリコン窒化膜
７ 第１のサイドウォール
８ ソース・ドレイン領域（第２の不純物領域）
９ シリコン酸化膜（第１の絶縁膜）
１０ 第２のサイドウォール
１１ シリサイド領域
１２ 非シリサイド領域
１３ 下層膜（第２の絶縁膜）
１４ 上層膜
１５ コンタクトホール
１６ コンタクトプラグ
２０ レジストパターン（マスクパターン）

Claims (7)

  1. 半導体基板上に設けられたゲート電極と、
    前記ゲート電極の側面に設けられたサイドウォールと、
    前記サイドウォール下の半導体基板に設けられた第１の不純物領域と、
    前記第１の不純物領域と隣接して設けられた、前記第１の不純物領域よりも深い接合深さを有する、前記第１の不純物領域と同一導電型の第２の不純物領域と、
    前記第２の不純物領域の表面に設けられたシリサイド領域と、
    前記サイドウォールとシリサイド領域との間の前記第２の不純物領域の表面に設けられた非シリサイド領域と、
    前記シリサイド領域、前記非シリサイド領域、前記各ゲート電極、および前記各サイドウォールを被覆する絶縁膜と、
    を備えたことを特徴とする半導体装置。
  2. 半導体基板上に設けられた複数のゲート電極と、
    前記各ゲート電極の側面に設けられたサイドウォールと、
    前記各サイドウォール下の半導体基板に設けられた第１の不純物領域と、
    前記各第１の不純物領域と隣接して設けられた、前記第１の不純物領域よりも深い接合深さを有する、前記第１の不純物領域と同一導電型の第２の不純物領域と、
    一部の前記第２の不純物領域の表面に設けられたシリサイド領域と、
    前記シリサイド領域が形成された前記第２の不純物領域に隣接する前記第１の不純物領域上のサイドウォールと、前記シリサイド領域との間の前記第２の不純物領域の表面に設けられた非シリサイド領域と、
    前記シリサイド領域、前記非シリサイド領域、前記各ゲート電極、および前記各サイドウォールを被覆する絶縁膜と、
    を備えたことを特徴とする半導体装置。
  3. 半導体基板上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記半導体基板の表面に第１の不純物領域を形成する工程と、
    前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
    前記ゲート電極と前記第１のサイドウォールとをマスクとして前記半導体基板に不純物を導入し、前記半導体基板の表面に、前記第１の不純物領域よりも深い接合深さを有する、前記第１の不純物領域と同一導電型の第２の不純物領域を形成する工程と、
    前記第１のサイドウォールの側面に第２のサイドウォールを形成する工程と、
    前記第１および第２のサイドウォールをマスクとして、前記第２の不純物領域の表面にシリサイド領域を形成する工程と、
    前記シリサイド領域形成後に前記第２のサイドウォールを除去し、前記第２のサイドウォールに被覆されていた、前記第２の不純物領域表面の非シリサイド領域を露出させる工程と、
    前記半導体基板上に、前記シリサイド領域、前記非シリサイド領域、前記ゲート電極、および前記第１のサイドウォールを被覆する絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 半導体基板上に複数のゲート電極を形成する工程と、
    前記各ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記半導体基板の表面に第１の不純物領域を形成する工程と、
    前記各ゲート電極の側面に第１のサイドウォールを形成する工程と、
    前記各ゲート電極と前記各第１のサイドウォールとをマスクとして前記半導体基板に不純物を導入し、前記半導体基板の表面に、前記第１の不純物領域よりも深い接合深さを有する、前記第１の不純物領域と同一導電型の第２の不純物領域を形成する工程と、
    前記第１および第２の不純物領域が形成された半導体基板上に、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、一部の前記第２の不純物領域を被覆するマスクパターンを形成する工程と、
    前記マスクパターンをマスクとした異方性エッチングにより、前記マスクパターンの開口部に露出している第１のサイドウォールの側面に第２のサイドウォールを形成するとともに、前記マスクパターンに対応する、第１の絶縁膜からなるパターンを形成する工程と、
    前記第１のサイドウォール、前記第２のサイドウォール、および前記第１の絶縁膜からなるパターンをマスクとして、露出している前記第２の不純物領域の表面にシリサイド領域を形成する工程と、
    前記シリサイド領域形成後に、前記第２のサイドウォールおよび前記第１の絶縁膜からなるパターンを除去し、前記第２のサイドウォールおよび前記第１の絶縁膜からなるパターンにより被覆されていた前記第２の不純物領域表面の非シリサイド領域を露出させる工程と、
    前記半導体基板上に、前記シリサイド領域、前記非シリサイド領域、前記ゲート電極、および前記第１のサイドウォールを被覆する第２の絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記シリサイド領域を形成する工程が、
    前記半導体基板上の全面に金属膜を形成する工程と、
    前記金属膜が形成された半導体基板に対して第１のアニールを行う工程と、
    前記第１のアニールにおいて未反応の前記金属膜を除去する工程と、
    前記未反応の金属膜が除去された半導体基板に対して第２のアニールを行う工程と、
    を含み、
    前記第２のサイドウォールの除去が、前記第１のアニール完了後、かつ前記第２のアニール開始前に行われる請求項３または４記載の半導体装置の製造方法。
  6. 前記シリサイド領域がニッケルシリサイドからなり、前記第２のサイドウォールの除去が、アンモニア過水洗浄により行われる請求項３記載の半導体装置の製造方法。
  7. 前記シリサイド領域がニッケルシリサイドからなり、前記第２のサイドウォールおよび前記第１の絶縁膜からなるパターンの除去が、アンモニア過水洗浄により行われる請求項４記載の半導体装置の製造方法。
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