KR20050112993A - 반도체 소자의 금속 실리사이드막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 실리사이드막 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판상에 게이트 산화막, 게이트 전극 및 스페이서를 형성한 후 상기 반도체 기판 내부에 제1 이온주입공정을 통해 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 영역을 형성하는 단계가 진행된 결과물 전면에 블로킹막을 형성하는 단계, 상기 결과물 전면에 제2 이온주입공정을 수행하여, 상기 반도체 기판의 소정 영역 및 상기 게이트 전극 상부에 불순물 영역을 형성하는 단계, 상기 불순물 영역이 형성된 결과물 전면에 제1 열처리 공정을 수행하는 단계, 상기 제1 열처리 공정이 완료된 결과물 전면에 금속막 및 제1 절연막을 순차적으로 형성하는 단계, 상기 결과물 전면에 제2 열처리 공정을 수행하여 상기 실리사이드막이 형성될 영역에 형성된 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 금속 모노 실리사이드막으로 형성하는 단계, 상기 제1 절연막을 제거하고, 상기 금속 모노 실리사이드막이 형성된 영역을 제외한 영역에 형성된 금속막을 제거하는 단계 및 상기 결과물 전면에 제3 열처리 공정을 수행하여 상기 금속 모노 실리사이드막에 금속 디 실리사이드막으로 형성하는 단계를 포함한다.

Description

반도체 소자의 금속 실리사이드막 형성방법{Method of forming metal silicide layer in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 실리사이드막 형성방법에 관한 것이다.
일반적으로 소자의 성능이 증가할수록 졍션 깊이는 감소하게 되며 그에 따른 이온 주입 기술의 대응이 필요하게 되었다.
특히, 쉘로우 졍션(shallow junction)을 구현하기 위한 로 에너지(low energy)/하이 도즈(high dose) 이온주입공정을 적용하여 소스/드레인 도펀트들의 쉘로우한 분포를 구현하더라도, 도펀트들의 코발트 실리사이드 내 고체 용해도(solid solubility)의 제한에 의해 도펀트 농도가 감소하게 되면 실제 소자 구동시 졍션 깊이가 늘어나는 현상이 발생하며, 이에 따라 소자 열화를 유발하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 금속실리사이드막 형성시 소스/드레인 영역에서의 도펀트들의 농도 감소를 방지하여, 반도체 소자의 특성 저하를 방지할 수 있도록 하는 반도체 소자의 금속 실리사이드막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 실리사이드막이 형성될 영역과 실리사이드막이 형성되지 않을 영역이 구비된 반도체 기판상의, 소정 영역에 게이트 산화막 및 게이트 전극을 각각 형성하고, 상기 게이트 산화막 및 게이트 전극 측벽에 스페이서를 형성한 후 상기 반도체 기판 내부에 제1 이온주입공정을 통해 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 영역을 형성하는 단계가 진행된 결과물 전면에 블로킹막을 형성하는 단계, 상기 실리사이드막이 형성될 영역에 형성된 블로킹막을 제거하는 단계, 상기 결과물 전면에 제2 이온주입공정을 수행하여, 상기 반도체 기판의 소정 영역 및 상기 게이트 전극 상부에 불순물 영역을 형성하는 단계, 상기 불순물 영역이 형성된 결과물 전면에 제1 열처리 공정을 수행하는 단계, 상기 제1 열처리 공정이 완료된 결과물 전면에 금속막 및 제1 절연막을 순차적으로 형성하는 단계, 상기 금속막 및 제1 절연막이 형성된 결과물 전면에 제2 열처리 공정을 수행하여 상기 실리사이드막이 형성될 영역에 형성된 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 금속 모노 실리사이드막으로 형성하는 단계, 상기 제1 절연막을 제거하고, 상기 금속 모노 실리사이드막이 형성된 영역을 제외한 영역에 형성된 금속막을 제거하는 단계 및 상기 결과물 전면에 제3 열처리 공정을 수행하여 상기 금속 모노 실리사이드막에 금속 디 실리사이드막으로 형성하는 단계를 포함한다.
상기 제1 이온 주입 공정은 As, P 및 Sb 중 어느 하나로 NMOS 영역을 형성하도록 하는 것이 바람직하다.
상기 제1 이온 주입 공정은 B, BF2 및 In 중 어느 하나로 PMOS 영역을 형성하도록 하는 것이 바람직하다.
상기 NMOS 영역을 형성하기 위한 제1 이온주입공정은 30~ 100KeV 정도의 에너지, 1E14~1E16 atoms/㎠ 정도의 도즈를 갖는 공정조건에서 수행하는 것이 바람직하다.
상기 PMOS 영역을 형성하기 위한 제1 이온주입공정은 5~ 50KeV 정도의 에너지, 1E14~1E16 atoms/㎠ 정도의 도즈를 갖는 공정조건에서 수행하는 것이 바람직하다.
상기 제2 이온주입공정은 5~ 100KeV 정도의 에너지, 1E13~1E16 atoms/㎠ 정도의 도즈를 갖는 공정조건에서 수행하는 것이 바람직하다.
상기 제2 이온주입공정은 In 또는 Sb 중 어느 하나의 이온으로 수행하는 것이 바람직하다.
상기 제1 열처리 공정은 RTP(rapid thermal process)공정 또는 퍼니스 공정 중 어느 하나로 수행하는 것이 바람직하다.
상기 RTP 공정은 600~ 1100℃ 정도의 온도, 10~ 120초 정도의 시간, N2, O2 및 NO가스가 혼합된 분위기에서 수행되는 공정조건을 갖는 것이 바람직하다.
상기 퍼니스 공정은 600~ 1000℃ 정도의 온도, 30~ 120분 정도의 시간, N2, O2 및 NO가스가 혼합된 분위기에서 수행되는 공정조건을 갖는 것이 바람직하다.
상기 금속막은 코발트막인 것이 바람직하다.
상기 코발트막은 25~ 550℃ 정도의 온도, 1e-2 torr ~ 1e-4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 70~ 150Å 정도의 두께로 형성하는 것이 바람직하다.
상기 코발트막은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다.
상기 제1 절연막은 티타늄 질화막인 것이 바람직하다.
상기 티타늄 질화막은 25~ 400℃ 정도의 온도, 1e2 torr ~ 1e4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 100~ 500Å 정도의 두께로 형성하는 것이 바람직하다.
상기 티타늄 질화막은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다.
상기 제2 열처리 공정은 430~ 530℃ 정도의 온도, 10~ 60초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것이 바람직하다.
상기 제3 열처리 공정은 650~ 800℃ 정도의 온도, 5~ 30초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 5는 본 발명의 바람직한 실시예인 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 재질의 반도체 기판(10) 상에 산화막 및 게이트 전극용 폴리 실리콘막을 형성한 후 이 막질들을 패터닝하여, 게이트 산화막(12) 및 게이트 전극(14)을 형성한다. 이어서, 상기 게이트 전극(14)이 형성된 결과물 전면에 질화막을 형성한 후 에치백과 같은 식각공정을 통해 게이트 전극(14)의 측벽에 스페이서(16)를 형성한다. 상기 단계들로 형성된 결과물 전면에 제1 이온주입공정을 수행하여, 반도체 기판(10) 내부에 제1 소스/드레인 영역(18)을 형성한다.
상기 제1 이온 주입 공정시 주입되는 이온은, NMOS 형성시에는 As, P 및 Sb 중 어느 하나 인 것이 바람직하고, PMOS 형성시에는 B, BF2 및 In 중 어느 하나인 것이 바람직하다.
또한, 제1 이온주입공정의 공정조건은, NMOS 형성시에는 30~ 100KeV 정도의 에너지, 1E14~1E16 atoms/㎠ 정도의 도즈를 갖고, PMOS 형성시에는 5~ 50KeV 정도의 에너지, 1E14~1E16 atoms/㎠ 정도의 도즈를 갖는다.
도 2를 참조하면, 상기 소스/드레인 영역(18)이 형성된 결과물 전면에 실리사이드 공정을 진행하기 위한 질화막 재질의 블로킹막(blocking layer: 20)을 형성한다. 이어서, 상기 블로킹막(20)상에 실리사이드막이 형성될 영역(B)이 노출되도록 하기 위해, 실리사이드막이 형성되지 않을 영역(A)상에 포토레지스트 패턴(PR)을 형성한다. 이 패턴을 식각마스크로 식각공정을 수행하여, 상기 실리사이드막이 형성될 영역상의 블로킹막(20)을 제거하고, 상기 실리사이드막이 형성될 영역(B)이 노출되도록 한다.
도 3을 참조하면, 상기 결과물 전면에 제2 이온주입공정을 수행하여 불순물영역(22)을 형성한다. 상기 불순물 영역(22)은 게이트 전극(14)의 상측 내부 및 소스/드레인 영역(18)의 소정영역에 형성된다. 상기 불순물 영역(22)을 형성한 후, 상기 결과물 전면에 제1 열처리 공정을 수행한다.
상기 제2 이온주입공정의 공정조건은 5~ 100KeV 정도의 에너지, 1E13~1E16 atoms/㎠ 정도의 도즈를 갖는다. 상기 제2 이온주입 공정시 주입되는 이온은, In 또는 Sb인 것이 바람직하다.
상기 제1 열처리 공정은 RTP(rapid thermal process)공정 또는 퍼니스 공정으로 진행하는 것이 바람직하다,
상기 RTP 공정은 600~ 1100℃ 정도의 온도, 10~ 120초 정도의 시간, N2, O2 및 NO가스가 혼합된 분위기에서 수행되는 공정조건을 가지고, 상기 퍼니스 공정은 600~ 1000℃ 정도의 온도, 30~ 120분 정도의 시간, N2, O2 및 NO가스가 혼합된 분위기에서 수행되는 공정조건을 가진다.
도 4를 참조하면, 상기 결과물 전면에 이후 공정을 통해 실리사이드막이 될 코발트(Co: 24)막 및 이후 형성될 실리사이드막의 이상산화 방지를 위한 캡핑막으로써 티타늄 질화(TiN)(26)막을 형성한다.
상기 코발트막(24)은 25~ 550℃ 정도의 온도, 1e-2 torr ~ 1e-4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 70~ 150Å 정도의 두께로 형성한다. 또한, 상기 코발트막(24)은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다.
상기 티타늄 질화막(26)은 25~ 400℃ 정도의 온도, 1e2 torr ~ 1e4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 100~ 500Å 정도의 두께로 형성한다. 또한, 상기 티타늄 질화막(26)은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 결과물에 제2 열처리 공정을 수행하여 상기 실리사이드막이 형성될 영역(B)의 게이트 전극(14) 및 소스/드레인 영역(18) 상에 코발트 모노 실리사이드막(cobalt-mono-silicide layer)을 각각 형성한다. 상기 코발트 모노 실리사이드막이 형성된 결과물의 상기 티타늄 질화막(26), 상기 반응하지 않은 코발트막(24)을 제거하는 식각공정을 수행한다. 이로써, 실리사이드막이 형성되지 않은 영역(A)에는 블로킹막(20)이 노출되고, 실리사이드막이 형성되는 영역(B)에는 게이트 전극(14) 및 소스/드레인 영역(18) 상에 형성된 코발트 모노 실리사이드막이 노출된다. 이어서, 상기 결과물 전면에 제3 열처리 공정을 수행하여 코발트 디 실리사이드막(28)의 형성을 완료한다.
상기 제2 열처리 공정은 RTP(rapid thermal process)어닐 공정으로써, 430~ 530℃ 정도의 온도, 10~ 60초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건에서 수행된다.
상기 제3 열처리 공정은 RTP(rapid thermal process)어닐 공정으로써, 본 공정은 650~ 800℃ 정도의 온도, 5~ 30초 정도의 시간, 10~ 1000sccm 정도의 N2 분위기, 10~ 1000sccm 정도의 Ar 분위기, 10~ 1000sccm 정도의 H2 분위기, 10~ 1000sccm정도의 He 분위기의 공정조건에서 수행된다.
종래 기술에 따른 게이트 전극(B)이 구비된 반도체 기판(A)에 실리사이드막 형성 공정시에는, 소스/드레인 영역을 형성하고 열처리 공정을 수행한 후 도펀트 프로파일을 도 6의 D와 같이 도시하고 있고, 열처리 공정후 실리사이드막 형성공정후의 도펀트 프로파일을 도 6의 F와 같이 도시하였다. 도 6의 D와 F를 비교해보면, 실리사이드막(E) 형성 후 코발트의 확산에 의해 기존에 있던 도펀트가 재분포하여 코발트 실리사이드 중심부의 도펀트 농도가 감소되어 실리콘 이온의 틈새가 발생된 모습(도 7의 G)을 볼 수 있다. 즉, 각각의 도펀트들은 고체 용해도(solid solubility)에 의해 코발트-실리콘-도펀트의 결합에 참가하는 양을 제한을 받아 코발트 실리사이드막의 중심부 부분에서의 도펀트 농도가 감소된다. 이와 같이 코발트 실리사이드 중심부분에 발생하는 저농도의 도펀트 분포는 역방향 바이어스의 소자 구동시 공핍층의 너비의 증가를 가져와 소자 특성 열화를 유발할 수 있게 된다.
따라서 상기와 같은 문제점들을 해결하기 위해 본 발명의 단계들을 수행함으로써, 상기 코발트 모노 실리사이드막 형성 전 제2 이온주입공정을 수행하여 불순물 영역을 형성함으로써, 코발트 실리사이드 중심부에는 도펀트 양이 증가하게 된다. 즉, 상기 불순물 영역의 이온들로 인해 소스/드레인영역의 Rp의 위치를 재배치(도 7의 G)하여, 코발트 실리사이드막 형성시 소스/드레인영역의 Rp방향으로 도펀트들이 이동(도 7의 H)한다. 이로써, 코발트 실리사이드막 중심 부분에 도펀트 농도가 높아지면, 소스/드레인영역 도펀트의 코발트 실리사이드막내의 고체 용해도(solid solubility)가 높아져서 코발트 실리사이드 중심부분의 도펀트 양이 증가하게 되어, 코발트 실리사이드막 형성 전의 소스/드레인 영역의 도펀트 프로파일을 형성하게 된다(도 8의 I). 따라서 역방향 바이어스의 소자 구동시 짧은 공핍층 너비가 구현되어 소자 특성 열화를 방지할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 코발트 모노 실리사이드막 형성 전 제2 이온주입공정을 수행하여 불순물 영역을 형성함으로써, 금속실리사이드막 형성시 소스/드레인 영역에서의 도펀트들의 농도 감소를 방지하여, 반도체 소자의 특성 저하를 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 5는 본 발명의 바람직한 반도체 소자의 금속 실리사이드막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 14: 게이트 전극
20: 블로킹막 22: 불순물 영역
24: 코발트막 24: 티타늄 질화막
26: 코발트 디 실리사이드막

Claims (18)

  1. 실리사이드막이 형성될 영역과 실리사이드막이 형성되지 않을 영역이 구비된 반도체 기판상의, 소정 영역에 게이트 산화막 및 게이트 전극을 각각 형성하고, 상기 게이트 산화막 및 게이트 전극 측벽에 스페이서를 형성한 후 상기 반도체 기판 내부에 제1 이온주입공정을 통해 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역을 형성하는 단계가 진행된 결과물 전면에 블로킹막을 형성하는 단계;
    상기 실리사이드막이 형성될 영역에 형성된 블로킹막을 제거하는 단계;
    상기 결과물 전면에 제2 이온주입공정을 수행하여, 상기 반도체 기판의 소정 영역 및 상기 게이트 전극 상부에 불순물 영역을 형성하는 단계;
    상기 불순물 영역이 형성된 결과물 전면에 제1 열처리 공정을 수행하는 단계;
    상기 제1 열처리 공정이 완료된 결과물 전면에 금속막 및 제1 절연막을 순차적으로 형성하는 단계;
    상기 금속막 및 제1 절연막이 형성된 결과물 전면에 제2 열처리 공정을 수행하여 상기 실리사이드막이 형성될 영역에 형성된 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 금속 모노 실리사이드막으로 형성하는 단계;
    상기 제1 절연막을 제거하고, 상기 금속 모노 실리사이드막이 형성된 영역을 제외한 영역에 형성된 금속막을 제거하는 단계; 및
    상기 결과물 전면에 제3 열처리 공정을 수행하여 상기 금속 모노 실리사이드막에 금속 디 실리사이드막으로 형성하는 단계를 포함하는 반도체 소자의 금속실리사이드막 형성방법.
  2. 제1 항에 있어서, 상기 제1 이온 주입 공정은
    As, P 및 Sb 중 어느 하나로 NMOS 영역을 형성하도록 하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  3. 제1 항에 있어서, 상기 제1 이온 주입 공정은
    B, BF2 및 In 중 어느 하나로 PMOS 영역을 형성하도록 하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  4. 제2 항에 있어서, 상기 NMOS 영역을 형성하기 위한 제1 이온주입공정은
    30~ 100KeV 정도의 에너지, 1E14~1E16 atoms/㎠ 정도의 도즈를 갖는 공정조건에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  5. 제3 항에 있어서, 상기 PMOS 영역을 형성하기 위한 제1 이온주입공정은
    5~ 50KeV 정도의 에너지, 1E14~1E16 atoms/㎠ 정도의 도즈를 갖는 공정조건에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  6. 제1 항에 있어서, 상기 제2 이온주입공정은
    5~ 100KeV 정도의 에너지, 1E13~1E16 atoms/㎠ 정도의 도즈를 갖는 공정조건에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  7. 제1 항 또는 제 6항에 있어서, 상기 제2 이온주입공정은
    In 또는 Sb 중 어느 하나의 이온으로 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  8. 제1 항에 있어서, 상기 제1 열처리 공정은
    RTP(rapid thermal process)공정 또는 퍼니스 공정 중 어느 하나로 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  9. 제8 항에 있어서, 상기 RTP 공정은
    600~ 1100℃ 정도의 온도, 10~ 120초 정도의 시간, N2, O2 및 NO가스가 혼합된 분위기에서 수행되는 공정조건을 갖는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  10. 제8 항에 있어서, 상기 퍼니스 공정은
    600~ 1000℃ 정도의 온도, 30~ 120분 정도의 시간, N2, O2 및 NO가스가 혼합된 분위기에서 수행되는 공정조건을 갖는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  11. 제1 항에 있어서, 상기 금속막은
    코발트막인 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  12. 제11 항에 있어서, 상기 코발트막은
    25~ 550℃ 정도의 온도, 1e-2 torr ~ 1e-4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 70~ 150Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  13. 제11 항에 있어서, 상기 코발트막은
    DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  14. 제1 항에 있어서, 상기 제1 절연막은
    티타늄 질화막인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  15. 제14 항에 있어서, 상기 티타늄 질화막은
    25~ 400℃ 정도의 온도, 1e2 torr ~ 1e4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 100~ 500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  16. 제14 항에 있어서, 상기 티타늄 질화막은
    DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  17. 제1 항에 있어서, 상기 제2 열처리 공정은
    430~ 530℃ 정도의 온도, 10~ 60초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  18. 제1 항에 있어서, 상기 제3 열처리 공정은
    650~ 800℃ 정도의 온도, 5~ 30초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
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