KR100188820B1 - 반도체 장치, 그 제조방법 및 전계효과 트랜지스터 - Google Patents

반도체 장치, 그 제조방법 및 전계효과 트랜지스터 Download PDF

Info

Publication number
KR100188820B1
KR100188820B1 KR1019960005347A KR19960005347A KR100188820B1 KR 100188820 B1 KR100188820 B1 KR 100188820B1 KR 1019960005347 A KR1019960005347 A KR 1019960005347A KR 19960005347 A KR19960005347 A KR 19960005347A KR 100188820 B1 KR100188820 B1 KR 100188820B1
Authority
KR
South Korea
Prior art keywords
layer
silicide layer
silicide
source
drain diffusion
Prior art date
Application number
KR1019960005347A
Other languages
English (en)
Other versions
KR970004081A (ko
Inventor
히데카즈 오다
타카시 구로이
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR970004081A publication Critical patent/KR970004081A/ko
Application granted granted Critical
Publication of KR100188820B1 publication Critical patent/KR100188820B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

코발트나 니켈의 실리사이드층의 형성에 악영향을 끼치는 자연산화막을 파괴해서, 평탄성이 풍부하고 막 두께가 균일한 접합릭이 적은 실리사이드층의 형성을 가능하게 한다.
게이트 전극(4)의 전극층(4A)와 소스/드레인 확산층(1),(2)의 위에 막두께20nm이하의 코발트층(7)을 형성하고, 이온주입에 의해 질소(8)을 밀도1E15/㎤정도로,또 주입에너지 10keV으로 주입한다.
그때, 질소(8)은 코발트층(7)과 전극층(4A)와의 계면 및 코발트층(7)과 소스/드레인 확산층(1),(2)와의 계면에 존재한는 자연산화막을 파괴하고, 전극층(4A)와 소스/드레인 확산층(1),(2)의 내부 깊은데 까지 분포한다.
그때, 코발트의 실리사이드화 반응에 의해 실리사이드층(6)을 형성한다.
자연산화막이 존재하지 않기 때문에 실리사이드화 반응이 균일하게 진행된다.
질소(8)에 대신해서 불소 또는 실리콘으로 해도 된다.

Description

반도체 장치, 그 제조방법 및 전계효과 트랜지스터
제1도 실시예 1에 의해 얻어진 반도체 장치 내지 FET의 구조를 나타내는 단면도.
제2도 실시예 1에 있어서의 제조과정을 나타내는 단면도.
제3도 실시예 1에 있어서의 제조과정을 나타내는 단면도.
제4도 실시예 1에 있어서의 제조과정을 나타내는 단면도.
제5도 실시예 1에 있어서의 효과를 나타내는 단면도.
제6도 실리사이드화 반응전의 실리사이드층의 깊이 방향에 있어서의 불순물의 분포를 나타내는 도면.
제7도 실리사이드 반응후 실리사이드층의 깊이 방향에 있어서의 불순물의 분포를 나타내는 도면.
제8도 실시예 2에 의해 얻어진 반도체 장치 내지 FET의 구조를 나타내는 단면도.
제9도 실시예 2에 있어서의 제조과정을 나타내는 단면도.
제10도 실시예 2에 있어서의 제조과정을 나타내는 단면도.
제11도 실시예 3에 의해 얻어진 반도체 장치 내지 FET의 구조를 나타내는 단면도.
제12도 실시예 3에 있어서의 제조과정을 나타내는 단면도.
제13도 실시예 3에 있어서의 제조과정을 나타내는 단면도.
제14도 실시예 3에 있어서의 제조과정을 나타내는 단면도.
제15도 실시예 3에 있어서의 효과를 나타내는 단면도.
제16도 실시예 3에 있어서의 실리사이드 전의 불순물 분포를 나타내는 도면.
제17도 실시에 3에 있어서의 실리사이드 후의 실리사이드층 및 질소의 분포를 나타내는 도면.
제18도 종래의 MOSFET 트랜지스터의 구조를 나타내는 단면도.
제19도 종래의 MOSFET 트랜지스터의 구조를 나타내는 단면도.
제20도 종래기술에 있어서의 문제점을 지적하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 소스 확산층 2 : 드레드 확산층
3 : 게이트 절연막 4 : 게이트 전극
4A : 전극층 5 : 반도체 기판
5A : 주면 6,6A,6B : 실리사이드층
7 : 코발트층 8 : 질소
9 : 사이드윌 10,11 : 질소층
12 : 미반응 코발트층 13 : 불소
14,15 : 불소층 16,17 : 질소층
18 : 실리콘 19 : 자연산화막
20 : 실리사이드층 21 : 드레숄드치 펀치스루 방지용 확산영역
22 : 매립채널영역
이 발명은 사리사이드층 또는 실리사이드층을 가지는 MOS전계효과형 트랜지스터 등의 반도체 장치 및 그 제조방법에 관한 것이다.
SRAM, DRAM에 으로 대표되는 반도체 장치에 괸해서는, 근년 고집적화가 진행되어, 1칩에 많은 소자가 탑재되어 있다.
이들 소자내, 특히 트랜지스터에서는 대부분이 MOSFET(Metal Oxie Silicon Field Effect Transistor)라고 불리우는 전계효과형 트랜지스터로 되어 있다.
MOSFET는, 전자가 흐른는 nMOSFET(negative MOSFTE)과 정공이 흐르는 pMOSFET(positove MOSFET)가 있고, 각각의 전기적인 극성은 다르며, 이들 nMOSFET와 pMOSFET와의 편성으로 회로가 구성된다.
전계효과 트랜지스터의 구조로서는 제18도에 나타나는 표면 채널형과 제19도에 나타나는 매립채널형이 있고, 통상, 게이트 전극재료를 nMOSFET ,pMOSFET로 같게 할 필요성에서 nMOSFET에서는 표면채널형이, pMOSFET에서는 매립채널형이 넓게 사용되고 있다.
이들 트랜지스터의 소스/드레인 확산층(1),(2), 및 채널영역은 불순물의 이온 주입이나 이들 불순물을 포함하는 고상(固相)에서의 확산에 의해 형성되고, n형 확산층은 인이나 비소를, p형 확산층은 붕소나 불화붕소를 불순물로써 포함하고 있다.
이들 MOSFET의 미세화에 따라서, 게이트 전극(4)나 소스/드레인 확산층(1),(2)도 축소되고, 그들의 단면적이 적아지는 결과, 게이트 저항이나 소스/드레인 확산층의 확산저항이 증가한다.
그래서 이들 저항의 증가에 대해서는 티탄, 텅스텐, 코발트, 니켈의 금속을 사용해서, 그 금속과 반도체(실리콘등)의 화합물을 게이트 전극이나 소스/드레인 확산층내에 형성하는(실리사이드화 내지 사리사이드화)것에 의해 저 저항화를 꾀하고 있다.
그 때, 극성이 다른 n형 게이트와 p형 이트를 상호 접속하는 것과 같은 듀얼게이트 CMOS의 경우에는 P N 다이어드가 되지 않도록 실리사이드화 내지 사리사이드를 행할 필요가 있다.
그란 지금과 같이 미세화가 더한층 진행해서 게이트 길이등이 더 한층 짧아지면, 티탄, 텅스텐이라고 부르는 환원성이 있는 금속을 이용한 경우에는, 게이트길이에 의존하는 사리사이드 생성기구에 의해 준안정상태의 고저항의 실리사이드층이 형성되고, 안정상태의 저저항 실리사이드층 내지 사리사이드층을 형성할 수가 없다고 하는 문제가 생긴다.
그래서 저저항인 실리사이드층 내지 사라사이드층을 실현할 수 있다.
코발트, 니켈이라 부르는 환원성이 없는 확산종으로써의 금속을 이용한 실리사이드화가 필요해지고 있다.
그란 코발트나 니켈을 사용하는 경우에는 다음과 같은 문제점이 있다.
그 제1은 코발트나 니켈의 확산종성에 기인하고 있다.
즉, 이들 금속은 티탄, 텅스텐과는 반대로 그 이동도가 크기 때문에 스스로가 확산종이 되어 실리사이드층을 형성한다.
이 때문에 실리라이드층의 주변부에서는 금속의 공급량이 줄기 때문에 실리사이드층의 중앙부와 비교하면 실리사이드층의 막 두께가 얇아진다고 하는 문제가 있다.
반대로 실리사이드층의 중앙부에서는 코발트등이 주변보다 많이 공급되기 위해 실리사이드화 반응이 촉진되고, 실리사이드층이 두텁게 되며 소스/드레인 확산층(두께는 예를들면 0.1㎛)을 넘는 경우도 생기고 만다.
그 제2는 코발트나 니켈의 비환원성의 기인하고 있다.
즉, 이들 금속은 티탄과 같이 환원작용을 가지지 않기 때문에, 게이트 금속이나 소스/드레인 확산층의 표면상에 자연산화막등이 존재하면, 그 부분에 서는 실리사이드화가 억제되고, 실리사이드화 반응이 불균일하게 진행한다.
그 결과 제20도에 예시하는 바와 같이 실리사이드층(20)의 평탄성이 나쁘고, 그 요철이 크게되어, 실리사이드층(20)이 두껍게 형성된 부분에서는 전계가 강해지고, 그 부분의 계면이 파괴되어 릭전류가 생긴다.
개개의 릭전류의 수치는 작아도, 그들 총화는 무시할수 없을 정도의 수치가 된다.
또 제20도 중의(7P)는 코발트층을 나타낸다.
이처럼 코발트나 니켈이라 부르는 환원성이 없는 금속을 이용해서 실리사이드 반응을 실현하는 경우에는 저연산화막등의 존재가 접합 릭의 원인이 된다.
또 티탄등의 환원성이 있는 금속을 이용하는 경우에는 실리사이드화 반응 때에 산소가 밖에 배출되기 때문에(환원작용), 접합릭이라고 하는 문제는 생기지 않는다.
이 발명은 상기와 같은 문제점을 해소하기 위해 이루어진 것이고, 막두께가 균일하고 평탄성이 풍부하며, 또한 접합릭의 특성이 개선된 실리사이드층을 가지는 반도체 장치 내지 전계효과 트랜지스터의 구조 및 그 제조방법을 실현할 것을 목적으로 하고 있다.
또 이 발명의 다른 목적은 코발트나 니켈등의 확산층의 금속을 이용한 경우에 일반적으로 생기는 실리사이드층 형성시의 갈아앉는 현상도 방지가 가능하게 하는 것이다.
본발명의 제1관점은 제1도 전형의 반도체 기판과, 상기 반도체 기판의 주면위에 형성된 절연막과, 상기 절연막의 상면위에 형성된 전극층과, 상기 전극층의 상면위에 형성된 실리사이드층과 상기 실리사이드층의 내부에 분포하고, 또한 해당 실리사이드층과 상기 전극층과의 계면에서 상기 전극층의 내부에 향해서도 분포한 불순물층을 구비하는 반도체 장치에 관한 것이고, 상기 전극층과 상기 실리사이드층은 트랜지스터의 게이트 저극을 형성하며, 상기 실리사이드층이란 환원성이 없는 확산종으로써의 금속이 실리사이드화 한 층이고, 상기 불순물층이란 상기 트랜지스터의 전기적 특성을 손상하지 않는 재료로 이루어진다.
본 발명의 제2관점은 상기 반도체 기판의 주면중에, 상기 절연막과의 계면을 이루는 부분의 일부와 해당 절연막과의 계면을 이루는 부분이외의 부분에서 상기 반도체 기판의 내부에 향해서 형성된 상기 트랜지스터의 제2도전형의 확산층과, 상기 절연막과의 계면을 이루는 부분이외의 사기 반도체기팡의 주면에서 사기 증산층의 내부에 향해서 형성된 새로운 실리사이드층과, 상기 새로운 실리사이드층의 내부에 분포하고, 또한 해당 새로운 실속리사이드층과 상기 확산층과의 계면에서 다시 상기 확사층의 내부에 향해서 분포한 새로운 불순물층을 더 구비하는 반도체 장치에 관한 것이고, 상기 새로운 불순물층은 상기 불순물층과 같은 재료로 이루어지는 것이다.
본 발명은 제3관점은 제2관점의 반도체 장치에 있어서, 상기 불순물층과, 상기 새로운 불순층을, 상기 확산측내에 주입된 불순물이온보다도 활성화에너지가 작은 재료를 포함하도록 한 것이다.
본 발명의 제4관점은 제3관점의 반도체 정치에 있어서, 상기 불순물층과 상기 새로운 불순물층을 질소를 포함하도록 한 것이다.
본 발명이 제5관점은 제4관점의 반도체 장치에 있어서, 상기 질소를 상기 반조체 기판과 동일의 원소를 주입할 때에 생기는 것을 포함하도록 한 것이고, 그 원소의 주입시에 생기는 것은 분포밀도는 1E16/㎤에서 1E20/㎤까지의 범위내에 있다.
본 발명의 제6관점은 제3관점의 반도체 장치에 있어서, 상기 불순물층과 상기 새로운 불순물층을 동시에 불소를 포함하도록 한 것이다.
본 발명의 제7관점은 제1도전형의 반도체 기판의 주면에 게이트 산화막과 게이트 전극과 제2도전형의 소스/드레인 확산층을 가지는 트랜지스터를 형성하는 공정과, 환원성이 없는 확산종으로써의 금속을 상기 게이트 전극과, 상기 소스/드레인 확산층과의 상면위에 퇴적해서 금속층을 형성하는 공정과, 상기 트랜지스터의 전기적 특성을 손상하지 않는 특질을 구비한 믹싱재료를 이온주입에 의해 상기 금속층에서 상기 소스/드레인 확산층의 내부 및 상기 게이트 전극의 내부에까지 주입하는 공정과, 주입후의 상기 금속층을 실리사이드화 시켜서 상기 게이트 전극과, 상기 소스/드레인 확산층 내에 실리사이드층을 형성하는 공절을 구비하는 반도체 장치의 제조방법에 관한 것이다.
본 발명의 제8관점은 제7관점의 반도체 장치의 제조방법에 있어서, 상기 믹싱재료를 상기 소스/드레인 확산층을 형성할 때에 주입된 이온보다도 활성화 에너지가 작은 재료로 한 것이다.
본 발명의 제9관점은 제8관점의 반도체 장치의 제조방법에 있어서, 상기 믹싱재료를 질소로 한 것이다.
본 발명의 제10관점은 제8관점의 반도체 장치의 제조방법에 있어서, 상기 믹싱재료를 불소로 한 것이다.
본 발명의 제11관점은 제7관점에 반도체 장치의 제조방법에 있어서, 상기 믹싱재료를 상기 반도체 기판을 구성하는 원소와 동일하게 한 것이다.
본 발명의 제12관점은 제7관점에 반도체 장치의 제조방법에 있어서, 상기 믹싱재료를 상기 반도체 기판을 구성하는 원소와 상기 소스/드레인 확산층을 형성할 때에 주입된 이온보다도 활성화에너지가 작은 원소를 포함하도록 한 것이다.
본 발명의 제13관점은 제1도전형의 반도체 기판과, 상기 반도체 기판의 주면에 형성된 게이트 산호막과, 상기 게이트 산화막의 상면의 형성된 게이트 전극과, 상기 반도체 기판의 주면에 이온을 주입해서 형성된 제3도전형의 소스/드레인 확산층과, 상기 소스/드레인 확산층내에 형성된 상기 환원성이 없는 확산종으로써의 금속의 실리사이드층과, 상기 소스/드레인 확산층내에 형성된 상기 환원성이 없는 확산종으로써의 금속의 별도의 실리사이층과, 상기 실리사이드층과 해당 실리사이드층이 없는 상기 게이트 전극의 내부에 분포한 상기 이온보다도 활성화 에너지가 작은 원소로 이루어지는 불순물층과, 상기 별도의 실리사이드층과 해당 별도의 실리사이드층이 없는 상기 소스/드레인 확산층의 내부에 분포한, 상기 원소로 이루어지는 별도의 불순물층을 구비하는 전계효과 트랜지스터에 관한 것이다.
본 발명의 제14관점은 제1도전형의 실리콘 기판과, 상기 실리콘 기판의 주면에 형성된 게이트 산화막과, 상기 게이트 산화막의 상면에 형성된 게이트 전극과, 상기 실리콘 기판의 주면에 이온을 주입해서 형성된 제2도전형의 소스/드레인 확산층과, 상기 게이트 전극내에 형성된, 환원성이 없는 확산종으로써의 금속의 실리사이드층과, 상기 소스/드레인 확산층내에 형성된, 상기 환원성이 없는 확산종으로써의 금속의 별도의 실리사이드층과, 상기 실리사이드층과 해당 실리사이드층이 없는 상기 게이트 전극의 내부에, 1E16/㎤에서 1E20/㎤까지의 법위내의 밀도로 분포한 별도의 질소층을 구비하는 전계효과 트랜지스터에 관한 것이다.
본 발명의 제1관점에 따라, 불순물층은 그 분포시에 실리사이드화 금속과, 게이트 전극과의 계면에 존재할 수 있는 자연산화막을 파괴하기 때문에, 이 자연산화막에 의한 영향을 받는 일이 없이, 실리사이드층은 형성되어 있다. 따라서, 막두께가 균일하고 또한 평탄성이 좋은 실리사이드층이 형성된다. 그 때문에 실리사이드층의 저항의 제어가 용이해진다.
본 발명의 제2관점에 따라, 새로운 불순물층은, 그 분포시에 실리사이드화 금속과 확산층과의 계면에 존재할 수 있는 자연산화막을 파괴하기 때문에 이 자연산화막에 의한 영향을 받는 일이 없이 새로운 실리사이드층은 형성되어 있다.
따라서, 막 두께가 균일하고, 또한 평탄성이 좋은 실리사이드층이 확산층을 빠져나가 버리는 일이 없이 형성된다.
그 때문에 실리사이드층의 저항의 제어가 용이해진다.
그리고 확산층에 전압이 인가된 경우라도, 전기력선의 기울기는 완만하게 되고, 접합력은 감소한다.
본 발명의 제3관점에 따라, 확산층의 불순물이온보다도 활성화에너지가 작은 재료는 그 분포시에 실리사이드화 금속과 게이트 전극과의 계면 및 실리사이드화 금속과 확산층과의 계면에 존재할 수 있는 자연산화막을 파괴한다.
본 발명의 제4관점에 따라, 질소는 그 분포시에 실리사이드 전극과의 계면 및 실리사이드화 금속과 확산층과의 계면에 존재할 수 있는 자연산화막을 파괴한다.
본 발명의 제5관점에 따라, 반도체 기판과 동일한 원소의 주입시에 질소가 분포한다.
상기 원소는 그 주입시에 실리사이드화 금속과 게이트 전극과의 계면 및 실리사이드화 금속과, 확산층과의 계면에 존재할 수 있는 자연산화막을 파괴함과 동시에 스스로 실리사이드층 및 새로운 실리사이드층의 형성에 기여한다.
본 발명의 제6관점에 따라, 불소는 그 분포시에 실리사이드화 금속과 게이트 전극과의 계면 및 실리사이드화 금속과 확산층과의 계면에 존재할 수 있는 자연산화막을 파괴한다.
본 발명의 제7관점을 따른 금속층을 형성한 단계에서는, 금속층과 게이트 전극과의 계면 및 금속층과 소스/드레인 확산층과의 계면에는 자연산화막이 불균일하게 존재한다.
그래서, 믹싱재료를 금속층을 통해서 게이트 전극내부 및 소스/드레인 확산층내부에 향새서 주입하면, 믹싱재료는 자연산화막을 파괴해서 게이트 전극내부 및 소스/드레인 확산층내부에까지 도달하고, 소정의 밀도의 분포를 형성한다.
그 후에, 금속층을 실리사이드화 반응시킨다.
이때, 환원성이 없는 확산종의 금속을 이용한 실리사이드화 반응에 있어서 바람직하지 않은 자연산화막은 존재하지 않기 때문에, 실리사이드화 반응은 금속층과 게이트 전극과의 계면영역 및 금속층과, 소스/드레인 확산층과의 계면영역에서 균일하게 진행하고, 평탄성이 좋은 실리사이드층이 게이트 전극의 내부 및 소스/드레인 확산층의 내부에 형성된다.
그 때, 믹싱재료는 게으트 전극의 내부 및 소스/드레인 확산층의 내부에 분포하고 있지만, 그것은 트랜지스터의 전기적특성을 손상하지 않는 특질을 구비하고 있기 때문에, 상기 실리사이드화 반응에 영향을 끼치는 것은 아니다.
따라서 실리사이드층 형성후는 실리사이드층을 포함한 게이트 전극의 내부에 걸쳐서 믹싱재료가 분포하고, 또한 실리사이드층을 포함한 소스/드레인 확산층의 내부에 걸쳐서도 믹싱재료가 분포한다.
본 발명의 제8관점에 따른 믹싱재료는 소스/드레인 확산층의 내부에 분포하지만, 그 활성화에너지는 소스/드레인 확산층을 형성하는 이온의 그것보다도 작다고 하는 특질을 가지고 있기 때문에 믹싱재료는 소스/드레인 확산층의 특성에 대해서 악영향을 가져오는것 은 아니다.
본 발명의 제9관점에 따른 질소는 그 주입시에 금속층과 케이트 전극과의 게면 및 금속층와 소스/드레인 확산층과의 계면에 존재하는 자연산화막을 파괴한다.
본 발명의 제10관점에 따른 불소는 그 주입시에 금속층과 게이트 전극과의 계면 및 금속층과 소스/드레인 확산층과의 계면에 존재하는 자연산화막을 파괴한다.
본 발명의 제11관점에 따른 믹싱재료는 그 주입시에 금속층과 게이트 전극과의 계면 및 금속층과 소스/드레인 확산층과의 계면에 존재하는 자연산화막을 파괴한다.
그리고 그 때에 질소가 1E16/㎤에서 1E20/㎤까지의 범위내의 밀도로, 게이트 전극내 및 소스/드레인 확산층내에 분포한다.
그리고 주입후에, 믹싱재료는 반도체 기판과 동일의 원소이기 때문에 스스로 금속층과의 실리사이드화 반응을 일으키지만, 반도체 기판과 동일의 원소를 포함하는 믹싱재료가 주입된 것에 의해 반도체 기판을 구성하는 원소자체의 밀도가 증대하고 있기 때문에, 실리사이드화 반응전의 금속층과 반도체 기판의 주면과의 계면영역에서 생기는 실리사이드화 반응이 촉진된다.
그리고, 믹싱재료와 함께 주입된 질소는 상기 실리사이드 반응에 아무런 기여도 하지 않기 때문에 실리사이드층 형성후는 게이트 전극내 및 소스/드레인 확산층내에 외부에서 주입된 것으로써는 질소만이 분포한다.
본 발명의 제12관점에 따른 믹싱재료는 주입시에 금속층과 게이트 전극과의 계면 및 금속층과 소스/드레인 확산층과의 계면에 존재하는 자연산화막을 파괴한다.
그리고, 믹싱재료중, 반도체 기판과 동일의 원소의 것은 주입후의 실리사이드화 반응에 기여하고, 실리사이드층 형성후의 게이트 전극내 및 소스/드레인 확산층내에는 소스/드레인 확산층을 형성하는 이온보다도 그 활성화 에너지가 작은 것과, 1E16/㎤에서 1E20/㎤까지의 범위내의 밀도를 가지는 질소가 분포한다.
또한, 반도체 기판의 주면에 존재할 수 있는 결정결함과의 관계에서는, 해당결정결함은 주입된 소스/드레인 확산층을 형성하는 이온보다도 그 활성화 에너지가 작은 믹싱재료의 일부를 트랩한다.
본 발명의 제13관점에 따른 불순물층과 별도의 불순물층은, 그 분포시에 각각 금속층과 게이트 전극과의 계면 및 금속층과 소스/드레인 확산층과의 계면에 존재하는 자연산화막을 파괴하기 때문에 막 두께가 균일하고 평탄성이 좋은 실리사이드층 및 별도의 실리사이드층이 형성된다.
그 때문에 실리사이드층 및 별도의 실리사이드층의 저항의 제어가 용이해진다.
그리고, 소스/드레인 확산층에 전압이 인가되어도 전기력선의 기울기는 완만하게 되고, 접합릭은 감소한다.
본 발명의 제14관점에 따른 불순물층과 별도의 불순물층의 밀도가 1E16/㎤에서 1E20/㎤까지의 범위내에 있다고 하는 것은, 그것들이 미리 실리콘을 실리콘 기판내에 주입할 때에 생긴 것이라는 것을 의미하고 있다.
그리고 그 실리콘 주입시에 해당 실리콘은 각각 금속층과 게이트 전극과의 계면 및 금속층과 소스/드레인 확산층과의 계면에 존재하는 자연산화막을 파괴하고, 또한 해당 실리콘은 실리콘 기판과 동일의 원소이기 때문에 실리사이드화 반응을 행해서 실리사이드층 및 별도의 실리사이드층을 형성한다.
따라서, 갈아앉음이 없고, 막 두께가 균일하며 평탄성이 좋은 실리사이드층 및 별도의 실리사이드층이 형성된다.
그 때문에 실리사이드층 및 별도의 실리사이드층의 저하의 제어가 용이해진다.
그리고 소스/드레인 확산층에 전계가 인가되어도, 전기력선의 기울기는 완만하게 되고, 접합릭은 감소한다.
본 발명의 제1관점은 게이트 전극내에 막 두께가 균일하며 평탄성이 좋은 실리사이드층을 가지는반도체 장치을 실현할 수 있다.
본 발명의 제2관점은 본 벌명의 제1관점의 효과에 더해서, 평탄성이 좋고 막 두께가 균일한 새로운 실리사이드층을 소스/드레인 확사층내에 갖고, 소스/드레인 확산층에서 발생된 접합릭을 완전히 억제할 수 있는 반도체 장치를 실현할 수 있다.
본 발명의 제3관점은 종래의 반도체프로세스에서의 범용적으로 사용되고 있는 재료를 적용함으로서 본 발명의 제2관점의 같은 효과를 가지고 반도체 장치를 실현할 수 있다.
본 발명의 제4관점은 특히 질소와 같은 범용적으로 재료를 적용하으로써 본발명의 제2관점의 동일 효과를 가지는 반도체 장치를 실현할 수 있다.
본 발명의 제5관점은 평탄성이 좋고, 갈아 앉음이 없으며 막 두께가 균일한 새로운 실리사이드층 및 새로운 실리사이드층을 갖고, 소스/드레인 확산층에 발생된 접합릭을 완전히 억제할 수 있는 반도체 장치를 실현할 수 있다.
본 발명의 제6관점은 특히 불소와 같은 범용적으로 재료를 적용함으로써 본발명의 제2관점의 동일 효과를 가지는 반도체 장치를 달성한다.
본 발명의 제7관점에 따른 불순물이 없고 편탄성이 좋은 실리사이드층은 종래의 문제에서 처럼 소스/드레인 확산층에서의 접합릭의 발생을 제거할 수 있기 때문에, 접합릭의 특성이 향상된다.
또한, 본 발명의 제7관점에 따른 실리사이드화 반응의 촉진은 실리사이드층 부근 영역에서 실리사이드 막두께가 더 얇아지는 것을 방지함으로써 게이트 전극과 소스/드레인 확산층내에 막 두께가 균일하고 평탄성이 좋은 실리사이드를 형성할 수 있다.
게다가, 막의 평탄성 및 막 두께의 균일화를 실리사이드층의 전역에 걸쳐서 실현가능하다고 하는 것은, 실리사이드층의 저항의 제어를 용이화 할 수 있다고 하는 효과를 얻는 것을 의미한다.
또한, 본 발명의 제7관점에 따른 실리사이드층은 실리사이드화 반응이 촉진됨으로서 막 두께가 균일하게 된다.
이것은 효율적으로 소스/드레인 확산층상의 반도체 기판내에 깊게 형성되는 실리사이드층을 방지한다.
본 발명의 제8관점에 있어서, 반도체 장치의 제조방법은 본 발명의 제7관점의 동일효과를 갖고, 이하효과를 더 포함한다.
본 발명에 있어서, 반도체 장치의 제조방법은 소스/드레인 확산층을 형성하는 불순물 이온보다 더 적은 활성에너지를 가지는 믹싱재료를 적용한다. 즉, 본 발명은 질소내지 불소와 종래의 반도체프로세스에 다른 목적을 위해 사용된것과 같은 동일 믹싱재료을 적용할 수 있다.
본 발명의 제9관점은 질소와 같은 특히 믹싱재료와 같은 범용적으로 재료를 적용함으로서 본 발명의 제8관점의 동일 효과를 포함한다.
본 발명의 제10관점은 불소와 같은 특히 믹싱재료와 같은 범용적으로 재료를 적용함으로서 본 발명의 제8관점의 동일효과를 실현할 수 있다.
본 발명의 제7관점의 동일효과와 함께, 본 발명의 제11관점에 따른 실리사이드형성 반응에 의해 자주 발생된 실리사이드층의 갈아 앉음이 방지될 수 있다. 본 발명의 제7관점의 동일효과와 함께, 본 발명의 제12관점에 따른 실리사이드형성 방응에 의해 자주 발생된 실리사이드층의 갈아앉음이 방지될 수 있다.
또한, 본 발명의 제12관점에 따른 전자를 대신해서, 소스/드레인 확한층에서의 불순물 이온보다 더 적은 활성 에너지를 가지는 소자는 반도체 기판의 주면에 존재된 결정결함에 트랩될 수 있기 때문에, 반도체 기판 표면의 중성을 계속 유지되고, 반도체 기판의 신뢰성이 향상된다.
본 발명의 제13관점은 평탄성이 좋고 막 두께가 균일한 실리사이드와 별도의 실리사이드층을 갖고, 소스/드레인 확산층에 발생된 접합릭을 완전히 방지할 수 있는 전계효과 트랜지스터를 실현할 수 있다.
본 발명의 제14관점은 평탄성이 좋고 , 갈아앉음이 없으며, 막 두께가 균일한 실리사이드층과 별도의 실리사이드층을 갖고, 소스/드레인 확산층에 발생된 접합릭을 완전히 방지할 수 있는 전계효과 트랜지스터를 달성한다.
그러므로, 종래의 문제점을 해결하고 반도체 장치 또는 막 두께가 균등하고 평탄성이 좋은 실리사이드층을 가지는 전계효과 트랜지스터 및 그 제조방법을 실현하는 것이 본 발명의 목적이다.
코발트 및 티켈과 확산종 재료를 사용할 때 일반적으로 발생하는 실리사이트층 형성시 갈아않음 현상을 방지하는 것이 본 발명의 다른 목적이다.
이들과 다른 본 발명의 목적, 특성, 관점 및 이점은 도면을 참조할 때 본 발명의 이하 설명으로부터 더 분명해진다.
[실 시 예]
이하 이 발명의 각 실시예를 도면을 이용하여 설명한다.
또 종래의 기술의 설명과 중복하는 부분은, 적당히 그 설명을 생략한다.
또 장래 미세화가 진전함에 따라서 이하에 설명하는 불순물 이온농도등의 형성조건은 범용적으로 비례축소에 따라서 변화해간다.
여기에서는 실리사이드화 금속으로써, 환원성이 없는 확산종인 코발트를 이용한 경우에 관해서 나타냈지만 같은 환원성이 없는 확상종인 니켈의 경우에 관해서도 마찬가지로 이 발명을 적용하는 것은 가능하다.
여기에서, 「환원성」내지 「환원작용」이란 이하의 각 실시예에 의거해서 설명하면, 반도체 기판의 구성원소인 실리콘과 실리사이드화 금속이 화합해서 실리사이드층 내지 사리사이드층을 형성할 때에 산소원자를 외부에 방출할 수 있다고 하는 해당금속이 가진 성질 내지 작용을 말한다.
또 이하에서는 표면채널형의 MOS전계효과 트랜지스터에 관해서의 적용예에 관해서 설명했지만 이 발명은 매립채널형의 MOS전계효과 트랜지스터에 관해서도 적용이 가능하다.
또 MOS전계효과 트랜지스터를 다만 전계효과 트랜지스터 내지 트랜지스터라고도 약칭한다.
또 「실리사이드층」이라고 하는 용어는 넒은 의미로 사용되는 것을 감안하여 이하에서는 「실리사이드층」을 포함한 의미로써 「실리사이드층」이라고 하는 용어를 사용하기로 한다.
[실시예 1]
제1도는 이발명의 제1의 실시예에 의해 얻어진 반도체 장치인 표면채널형의 MOSFET의 단면구조를 나타내는 것이다.
같은 도면에 있어서, (1)은 제2도전형의 소스 확산층이고, (2)는 제2도전형의 드레인 확산층이다.
이후 양자(1),(2)를 총칭해서 제2도전형의 소스/드레인 확산층 내지 확산층이라고도 부른다.
(3)은 SoO2막등의 게이트 절연막, (A4)는 폴리실리콘등으로 이루어지는 전극층, (6A)는 전극층(4A)내에 형성된 실리사이드층이고, 전극층(4A)와 실리사이드층(6A)는 트랜지스터의 게이트 전극(4)를 형성한다.
(9)는 절연막으로 이루어지는 사이드월이다.
한편(5)는 제1도전형의 반도체 기판이고, 여기에서는 실리콘 기판이다.
그리고 반도체 기판(5)의 주면(5A)의 안에서, 게이트 산화막(3)과의 계면을 이루는 부분의 일부(5A1)과 해당 게이트 절연막(5A)와의 계면을 이루는 부분이외의 부분(5A2)에서, 반도체 기판(5)의 내부에 향해서 형성된 상기 확산층(1),(2)의 내부에, 실리사이드층(6B)(새로운 실리사이드 내지 별도의 실리사이드 층에 해당)이 형성되어 있다.
또 양 실리콘층(6A),(6B)를 총칭해서, 단지 실리사이드층(6)와 전극층(4A)와의 계면에서 전극층(4A)의 내부에 향해서 퍼진 일정한 깊이의 영역내에, 불순물층으로써의 질소층(10)이 분포하고 있다.
마찬가지로, 실리사이드층(6B)의 내부와, 해당 실리사이드층(6B)와 확산층(1) 내지 (2)의 계면에서 해당 확산층(1) 내지(2)의 내부에 향해서 퍼진 일정한 깊이의 영역내에 불순물층(새로운 불순물층에 해당)으로써의 질소층(11)이 분포해 있다.
이하 제1도의 반도체 장치를 제조하기 위한 프로세스 프로에 관해서, 도면을 이용해서 설명하겠다.
먼저, 종래기술과 같은 방법으로써 도시하지 않은 소자분리 영역을 형성한 후, 종래의 기술대로 트랜지스터를 형성한다(제2도).
즉, 반도체 기판(5)의 주면(5A)측에, 제2도전형이 n형인지 p형인지에 의해서 정해지는 불순물이온(붕소, 인, 비소등)을 주입해서, 소스/드레인 확산층(1),(2)를 형성하고, 주면(5A)위에 게이트 절연막(3) 및 폴리실리콘의 전극층(4A)를 차례로 형성한다.
그때에 사이드읠(9)가 형성된다.
그 후, 증착법에 의해, 코발트를 20nm이하의 두께로 소스/드레인 영역(1),(2), 사이드읠(9) 및 전극층(4A)의 각 상면에 퇴적해서 코발트층(7)을 형성한다.
다음에 이은주입에 의해 트랜지스터의 전기적특성을 손상시키지 않는 특질을 가지는 믹싱재료로써, 질소(8)을 1.0E15/㎠정도의 밀도로 주입한다(도면1-3).
코발트층(7)의 막두께는 20nm이하로 얇기 때문에, 자연사화막의 파괴를 위해서는 질소(8)의 중 에너지는 10keV이상 있으면 된다.
게다가, 질소의 주입밀도는 1015오더 정도로 비교적 크기 때문에 이 주입에 의해, 질소는 금속층(4A)와 코발트층(7)과의 계면 및 소스/드레인영역(1),(2)와 코발트층(7)과의 계면에 불균일하게 존재하는 자연사화막을 완전히 파괴한다.
또 실리콘 원자의 밀도는 주입시의 밀도로 확산했을 때에는 약 1.0E17/㎠정도가 되기 때문에 질소(8)의 주입밀도를 실리콘원자의 상기 밀도의 오더 정도로까지 크게하면, 주입된 질소가 실리콘 가판내의 실리콘층 자체를 파괴해버리는 일이 되어 바람직하지 않으며, 또 1.0E16/㎠정도의 주입밀도로 설정했을 때에도, 질소는 그 자신이 불활성이기 때문에 붕소등의 분순물 이온의 확산을 억제하도록 작용하게 되기 때문에 역시 바람직하지 않으며, 이렇게 질소(8)을 대량으로 주입할 수가 없다.
이러한 점을 고려하면 상기 주입밀도 1.0E15/㎠정도가 여기에서의 최적의 질소(8)의 주입밀도라고 말할 수 있겠다.
그 다음, 열처리에 의해 코발트의 실리사이드화 반응을 행해서 실리사으드층(6)을 형성한다.
이 때의 실리사이드층(6)의 두께는 100nm정도이다(제4도).
그 다음, 미반응 코발트(12)를 웨트에칭으로 제거하고, 종래와 마찬가지로 각 전극을 배선하다.
위에서 말한바와 같이 제1의 실시예에서는 질소(8)의 주입시에 코발트층(7)과 반도체 기판(5)의 주면(5A)와의 계면등에 불균일하게 존재하는 자연산화막이 파괴된다.
그 때문에 실리사이드화 반응이 계면영역에서 균일하게 촉진되고, 전체적으로 막 두께가 균일하고 평탄성이 좋은 실리사이드층(6)이 금속층(4A)내의 표면측 및 소스/드레인 확산층(1),(2)내에서의 깊이방향의 불순물층으로써의 질소층(10),(11)의 분포는, 실리사이드화 프로세스의 전후에서는, 각각 제6도 및 제7도에 나타나게 된다.
제7도에 나타난 바와 같이 실리사이드화 반응후는 실리사이드화 반응전에 비해서 반도체(5)의 주면내지 표면(5A)는 약간 아랫쪽에 동하고, 실리사이드층(6)이 갈아앉는 현상이 생긴다.
또 제7도에 나타나는 바와같이, 코발트실리사이드의 밀도는 실리콘원자의 분포밀도에 가가운 수치 D1(1E22/㎤)이 되고, 실리사이드화 반응후의 질소층의 최대의 분포밀도는, 1E20/㎤에 가까운 수치 D2가 된다.
이처럼 실리사이드층(6)의 평탄성이 각단에 개선되기 때문에, 조래 코발트실리사이드 형성후 문제가 되었던 접합릭은 충분히 억제되고, 접합릭의 특성은 각단에 개선돔과 아울러, 실리사이드막의 저항의 억제도 용이하게 된다.
또 실리사이드화 반응이 균일하게 진행되기 때문에 실리사이드층(6)의 주변부에 있어서의 막 두께의 박막화도 방지된다.
[실시예 2]
이하 이 발명의 제2의 실시예를 도면을 이용하여 설명하겠다.
또 실시예 1과, 중복하는 부분은 동일부재를 나타낸다.
제8도는 이 발명의 실시예2에 의해 얻어진 반도체 장치인 표면채널형의 MODFET의 단면구조를 나타내는 것이다.
이 도면중, 실시예 1의 제1도와 상위하는 점은, 게이트 전극 4 및 소스/드레인 확산층(1)(2)내에 분포하는 불순물층이 불소층(14),(15)가 되어 있는 점이다.
그 이외는 구조상 실시예 1과 동일하다.
이하 제8도의 트랜지스터를 제조하기 우한 프로세스 플로에 관해서 도면을 이용하여 설명하겠다.
먼저, 종래기술과 같은 방법으로 소자분리영역을 형성한 후, 실시예 1과 같은 트랜지스터를 형성한다(제9도).
그리고 코발트를 20nm아하의 두께로 퇴적해서 코발트층(7)을 형성한다.
다음에 이온주입에 의해 믹싱재료로써, 불고(13)을 1.0E15/㎠정도의 밀도로 주입한다(제10도).
여기에서도, 코발트중(7)의 막두께는 20nm이하로 얇기 때문에 불소(13)의 주입에너지는 10keV이상 있으면 된다.
그 때, 실시예 1과 마찬가지로 불소(13)은 자연산호막을 파괴해서, 금속층(4A)내부 및 소스/드레인 확산층(1),(2)내부에 분포한다.
그 후, 코발트의 실리사이드층(6)을 형성하고, 미반응 코발트를 제거하며, 소스전극, 게이트 전극, 드레인전극의 각 배선을 실행하는 점은 실시예 1과 같다.
이 실시예2에 있어서도 불소주입에 의해 실시예 1과 동등의 효과를 얻을수가 있다.
또 실시예 1에서 이용한 질소도, 여기에서의 불소와 함께 그 활성화 에너지는 소스/드레인 확산층(1),(2)를 형성하는 불순물이온(붕소드)의 그것보다 작은, 불활성인 믹싱재료이기 때문에, 그것은 분포후에 커리어를 방출하는 일이 없고, 하등 트랜지스터 특성에 악영향을 가져오는 것은 아니다.
[실시예 3]
이하 이 발명의 실시예 3을 도면을 이용해서 설명하겠다.
또 실시예 1, 2와 중복하는 부분은 동일부호를 사용하고 있다.
제11도는 이 발명의 실시예 3에 의해 얻어진 반도체 장치인 표면채널형의 MOSFET의 단면구조를 나타내는 것이다.
이 도면의 FET가 실시예 1과 구조상 상위하는 점은, 게이트 전극(A) 및 소스/드레인 확산층(1),(2)내에 분포하는 질소층(16)(불순물층),(17)(새로운 불순물층)의 밀도가 1E16/㎤∼1E20/㎤의 범위내에 걸쳐서 있는 점 및, 실시예 1보다도 질소층(16),(17)이 보다 깊이 분포해 있는 점이다.
이하 제14도의 FET를 제조하기 위한 프로세스 플로에 관해서 도면을 이용하여 설명하겠다.
종래 기술과 같은 방법으로 소자분리영역을 형성한 후, 트랜지스터를 형성한다(제12도).
또 코발트(7)을 20nm이하의 두께로 퇴적한다.
다음에 이온주입에 의해 실리콘 18을 1.0E15/㎠정도의 밀도로 주입한다(제13도).
코발트의 막두께는 20nm이하로 얇기 때문에 실리콘에 의해 자연산화막을 파괴하기 위해서는 실리콘(18)의 주입에너지는 15keV이상 있으면 된다.
여기에서 실리콘은 질소나 불소보다도 질량이 무겁기 때문에 실시예(1),(2)의 경우와 비교해서 실리콘(18)의 주입에너지가 고 에너지가 된다.
그리고 실리콘(18)의 주입시에 질소가 게이트 전극(4)내 및 소스/드레인 확산층(1),(2)내에 진입하고, 질소층(16),(17)의 분포가 생긴다.
그 질소층(16),(17)의 분포밀도는 위에서 말한 수치대로이다.
그 다음, 코발트 실리사이드층을 형성하고(제14도), 미반응 코발트(16)을 제거해서 종래와 마찬가지로 배선을 행한다.
실시예 3에서도, 실리콘이라고 하는 반도체 기판을 구성하는 원소와 동일의 믹싱재료를 주입하는 것으로, 제1의 실시예와 동등의 효과를 얻을 수가 있다(제15도 참조).
게다가 여기에서는 실리콘을 주입하는 것으로 반도체 기판중의 실리콘밀도 및 플리실리콘의 전극층(4A)내의 실리콘밀도가 불어난다.
특히, 주입된 실리콘은 스스로 코발트와 실리사이드화 반응을 행하게 되기 때문에, 실리사이드화 반응전의 코발트층과 반도체 기판의 주면과의 계면위치에서 실리사이드화 반응이 실시예(1),(2) 보다도 더한층 촉진되게 된다.
그 결과, 반응전후의 반도체 기판의 주면의 위치에 변화는 없고, 코발트가 확산종으로 되는 것같은 실리사이드화 반응이 자주 생기는, 앞서 설명한 실리사이드층의 갈아앉음이 방지된다.
이 이점을 제(16)도(실리사이드화 반응전) 와 제17도(실리사이드화 반응후)에 모식적으로 나타낸다.
또 앞서 말한대로 실리콘주입시에 실리콘 주입량보다 적이만, 동시에 질소도 주입된다(제16도, 제17도).
이 질소의 밀도는 1E16∼1E20/㎤이고, 질소는 반도체 기판 표면의 결정결함에 드라이브되어 해당 결정결함과 결합하고, 반도체 기판의 중성을 유지해서 반도체 기판의 신뢰성이 향상된다.
[실시예 4]
이 발명의 실시예 4는 상기 실시예 1 또는 실시예 2와 실시예 3과의 편성으로한다.
즉, 질소와 실리콘, 또는 불소와 실리콘을 믹싱재료로써 이온주입한다.
제4의 실시예에서는 실시예 1 또는 2의 효과와 실시예 3의 효과가 얻어진다. 청구항 1에 관계되는 발명에 의하면 평탄성이 좋은 막두께 균일성이 풍부한 실리사이드 층을 게이트 전극내에 가지는 반도체 장치를 실현할수 있는 효과가 있다.
청구항 2에 관계되는 발명에 의하면, 청구항 1의 발명의 효과에 더해서, 평탄성이 좋은, 막두께의 균일성이 풍부한 새로운 실리사이드층을 소스/드레인 확산층내에 구비하고, 게다가 소스/드레인 확산층에 있어서 생기는 접합릭을 충분히 억제할 수 있는 반도체 장치를 실현할 수 있는 효과가 있다.
청구항 3에 관련되는 발명에 의하면, 종래의 반도체프로세스에서 범용적으로 사용되고 있는 재료를 이용해서 청구항 2의 발명이 가지는 효과를 구비한 반도체 장치를 실현할수 있는 효과가 있다.
청구항 4에 관계되는 발명에 의하면, 특히 질소라고 하는 범용적인 제료를 이용해서 청구항 2의 발명이 가지는 효과를 구비한 반도체 장치를 실현할수 있는 효과가 있다.
청구항 5에 관계되는 발명에 의하면, 평탄성이 좋고, 게다가 갈아앉음이 없는, 막두께의 균일성이 풍부한 실리사이드층 및 새로운 실리사이드층을 구비하고, 또한 소스/드레인 확산층에 있어서 생기는 접합릭을 충분히 억제할 수 있는 반도체 장치를 실현할 수 있는 효과가 있다.
청구항 6에 관계되는 발명에 의하면, 특히 불소라고 부르는 범용적인 재료를 이용해서, 청구항 2의 발명이 가지는 효과를 구비한 반도체 장치를 실현할수 있는 효과가 있다.
청구항 7에 관계되는 발명에 의하면, 요철이 없는 양호한 평탄성을 구비한 실리사이드층이 실현되기 때문에 소스/드레인 확산층에 있어서 종래 문제가 되었던 접합릭의 원인을 제거할 수가 있게 되고, 접합릭의 특성을 개선할 수가 있다.
또 청구항 7에 관계되는 발명에 의하면 실리사이드화 반응이 균일하게 진행되기 때문에 실리사이드층의 주면영역에서 실리사이드층의 막두께가 얇게 되는 것을 방지해서, 막두께의 균일성이 좋은 평탄한 실리사이드 층을 게이트 전극내부 및 소스/드레인 확산층 내부에 형성할 수가 있다.
게다가, 막의 평탄성 및 막 두께의 균일화를 실리사이드층의 전역에 걸쳐서 실현가능하다고 하는 것은, 실리사이드층의 저항의 제어를 용이화 할수 있다고 하는 효과를 얻는 것을 의미한다.
덧붙여서, 청구항 7에 관련되는 발명에 의하면, 실리사이드화 반응이 균일하게 진행되어 실리사이드층의 막 두께가 균일화 되기 때문에 실리사이드층이 소스/드레인 확산층을 넘어서 반도체 기판 내부에 깊숙히 형성되는 것을 방지할 수 있는 효과도 있다.
청구항 8에 관련되는 발명에 의해서, 청구항 7에 관례되는 발명과 동일의 효과를 구비함과 아울러 또 다음의 효과도 구비한다.
즉, 본 발명에서는 소스/드레인 확산층을 형성하는 불순물 이온보다도 그 활성화 에너지가 작은 재료를 믹싱재료로써 사용하고 있기 때문에 질소나 불소등으로 대표되는 것과 같은, 종래의 반도체 프로세스에서도 다른 용도를 위해 믹싱재료로써 사용되어 왔던 것을 그대로 응용할 수 있다고 하는 이점이 있다.
청구항 9에 관계되는 발명에 의하면, 청구항 8에 관계되는 발명과 동일의 효과를 구비하고, 특히 질소라고 하는 범용의 재료를 믹싱재료에 이용해서 상기 효과를 발휘할 수 있는 이점이 있다.
청구항 10에 관계되는 발명에 의하면, 청구항 8에 관련되는 발명고 동등의 효과를 구비하고, 특히 불소라고 하는 범용의 재료를 믹싱재료에 이용해서 상기 효과를 발휘할수 있는 이점이 있다.
청구항 11에 관계되는 발명에 의하면 청구항 7에 관계되는 발명과 동등의 효과를 구비함과 아울러, 특히 실리사이드화 반응으로 자주 생기는 실리사이드층의 갈아앉음을 방지할 수가 있는 효과를 얻는다.
청구항 12에 관계되는 발명에 의하면, 청구항 7에 관계되는 발명과 동등의 효과를 구비함과 아울러, 동시에 실리사이드화 반응에서 자주 생기는 실리사이드층의 갈아앉음도 방지할 수가 있다.
덧붙여서, 청구항 12의 발명에 의하면 전자를 대신해서, 소스/드레인 확산층의 불순물 이온보다도 그 활성화에너지가 작은 원소를 반도체 기판 표면에 존재하는 결정결함에 트랩시킬 수가 있기 때문에, 반도체 기판 표면의 중성을 계속 유지할 수가 있게 되고, 반도체 기판의 신뢰성을 향상시킬 수가 있는 효과도 얻는다.
청구항 13에 관계되는 발명에 의하면, 평탄성이 좋은 막 두께가 균일한 실리사이드층 및 별도의 실리사이드층을 구비하고, 또한 소스/드레인 확산층에 있어서 생기는 적합릭을 충분히 억제할 수 있는 전계효과 트랜지스터를 실현할 수가 있다.
청구항 14에 관계되는 발명에 의하면, 평탄성이 좋고 게다가 갈아앉음이 없는, 막두께가 균일한 실리사이드층 및 별도의 실리사이드층을 구비하고, 또한 소스/드레인 확산층에 있어서 생기는 접합릭을 충분히 억제가능한 전계효과 트랜지스터를 실현할 수가 있다.

Claims (14)

  1. 제1도전형의 반도체 기판과, 상기 반도체 기계의 주면위에 형성된 절연막과, 상기 전극층의 상면위에 형성된 전극층과, 성기 전극층의 상명위에 형선된 실리사이드층과, 상기 실리사이드층의 내부에 분포하고, 또한 해당 실리사이드층과 상기 전극층과의 계면에서 상기 전극층의 냅에 향해서도 분포한 불순물층을 구비하고, 상기 전극층과 상기 실리사이드층과는 트란지스터의 게이트 전극을 형성하고, 상기 실리사이드 층은 환원성이 없는 확산종으로써의 금속의 실리사이드화 한 측이고, 상기 불순물층은 상기 트랜지스터의 전기적 특성이 손상되지 않는 재료로 이루어지는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판의 주면중에 상기 절연막과의 계면을 이루는 부분의 일부와 해당 절연막과의 계면을 이루는 부분이외의 부분에서 상기 반도체 기판의 내부에 향해서 형성된 상기 트랜지스터의 제2도전형의 확산층과, 상기 절연막과의 계면을 이루는 부분이외의 상기 반도체 기판의 주면에서 상기 확산층의 내부에 향해서 형성된 새로운 실리사이드층과, 상기 새로운 실리사이드층의 내부에 분포하고, 또한 해당 새로운 실리사이드층과 상기 확산층과의 계면에서 다시 확산층의 내부에 향해서 분포한 새로운 불순물층을 더 구비하고, 상기 새로운 불순물층과 같은 재료로 이루어지는 반도체 장치.
  3. 제2항에 있어서, 상기 불순물층과 상기 새로운 불순물층은 상기 확산층내에 주입한 불순물 이온보다도 활성화 에너지가 작은 재료를 포함하는 반도체 장치.
  4. 제3항에 있어서는, 상기 불순물층과 상기 불순물층은 질소를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 질소는 반도체 기판과 동일의 원소를 주입할 때에 생기는 것을 포함하고, 그 원소의 주입시에 생기는 것의 분포밀도는 1E16/㎤에서 1E20/㎤까지의 범위내에 있는 반도체 장치.
  6. 제3항에 있어서, 상기 불순불층과 상기 새로운 불순물층은 불소를 포함하는 반도체 장치.
  7. 제1도전형의 반도체 기판의 주면에, 게이트 산화막과 게이트 전극과 제2도전형의 소스/드레인 확산층을 가지는 트랜지스터를 형성하는 공정과, 환원성이 없는 확산종으로써의 금속을 상기 게이트 전극과 상기 소스/드레인 확산층과의 상면위에 퇴적해서 금속층을 형성하는 공정과, 상기 트랜지스터의 전기적특성을 손상하지 않는 특질을 구비한 믹싱재료를 이온주입에 의해 상기 금속층에서 상기 소스/드레인 확산층의 내부 및 상기 게이트 전극의 내부에까지 주입하는 공정과, 주입후의 상기 금속층을 실리사이드화 시켜서, 상기 게이트 전극과 상기 소스/드레인 확산층내에 실리사이드층을 형성하는 공정을 구비한 반도체 장치의 제조방법.
  8. 제7항에 있어서,사익 믹싱재료는 상기 소스/드레인 확산층을 형성할 때에 주입된 이온보다도 활성화에너지가 작은 재료인 반도체 장치의 제조방법.
  9. 제7항에 있어서, 상기 믹싱재료는 질소인 반도체 장치의 제조방법.
  10. 제7항에 있어서, 상기 믹싱재료는 불소인 반도체 장치의 제조방법.
  11. 상기 믹싱재료는 상기 반도체 기판을 구성하는 원소와 동일한 반도체 장치의 제조방법.
  12. 제7항에 있어서, 상기반도체 기판을 구성하는 원소와 상기 소스/드레인 확산층을 형성할 때에 주입된 이온보다도 활서화 에너지가 작은 원소를 포함하는 반도체 장치의 제조방법.
  13. 제1도전형의 반도체 기판과, 상기 반도체 기판의 주면에 형성된 게이트 산화막과, 상기 게이트 산화막의 상면에 형성된 게이트 전극과, 상기 반도체 기판의 주면에 이온을 주입해서 형성된 제2도전형의 소스/드레인 확산층과, 상기 게이트 전극내에 형성된 환원성이 없는, 확산종으로써의 금속의 실리사이드층과, 상기 소스/드레인 확산층내에 형성된, 상기 환원성이 없는 확산종으로써의 금속의 별도의 실리사이드층과, 상기 실리사이드층과 해당 실리사이드층이 없는 상기 게이트 전극의 내부에 분포한, 상기 이온보다도 활성화 에너지가 작은 원소로 이루어지는 불순물층과, 상기 별도의 실리사이드층과 해당 별도의 실리사이드층과 해당 별도의 실리사이드층이 없는 상기 소스/드레인 확산층의 내부에 분포한, 상기 원소로 이루어지는 별도의 불순물층을 구비한 전계효과 트랜지스터.
  14. 제1도전형의 시리콘 시판과, 상기 실리콘 기판의 주면에 형성된 게이트 산화막과, 상기 게이트 산화막의 상면에 형성된 게이트 전극과, 상기 실리콘 기판의 주면에 이온을 주입해서 형성된 제2도전형의 소스/드레인 확산층과, 상기 게이트 전극내에 형성된, 환원성이 없는 확산종으로써의 금속의 실리사이드층과, 상기 소스/드레인 확산층내에 형성된 상기 환원성이 없는 확산층으로써의 금속의 별도의 실리사이드층과, 상기 실리사이드층과 해당 실리사이드층이 없는 상기 게이트 전극의 내부에 1E16/㎤에서 1E20/㎤까지의 범위내의 밀도로 분포한 질소층과, 상기 별도의 실리사이드층과 해당 별도의 실리사이드층과 해당 별도의 실리사이드층이 없는 상기 소스/드레인 확산층의 내부에, 1E16/㎤에서 1E20/㎤까지의 범위내의 밀도로 분포한 별도의 질소층을 구비한 전계효과 트랜지스터.
KR1019960005347A 1995-06-26 1996-02-29 반도체 장치, 그 제조방법 및 전계효과 트랜지스터 KR100188820B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-159443 1995-06-26
JP7159443A JPH098297A (ja) 1995-06-26 1995-06-26 半導体装置、その製造方法及び電界効果トランジスタ

Publications (2)

Publication Number Publication Date
KR970004081A KR970004081A (ko) 1997-01-29
KR100188820B1 true KR100188820B1 (ko) 1999-06-01

Family

ID=15693871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960005347A KR100188820B1 (ko) 1995-06-26 1996-02-29 반도체 장치, 그 제조방법 및 전계효과 트랜지스터

Country Status (4)

Country Link
US (2) US5710438A (ko)
JP (1) JPH098297A (ko)
KR (1) KR100188820B1 (ko)
TW (1) TW283263B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940438B1 (ko) 2002-12-18 2010-02-10 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR101051807B1 (ko) * 2003-10-02 2011-07-25 매그나칩 반도체 유한회사 반도체 소자의 실리사이드층 형성 방법

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3514500B2 (ja) * 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
KR100329749B1 (ko) * 1995-12-23 2002-11-13 주식회사 하이닉스반도체 반도체소자의코발트실리사이드막을이용한모스트랜지스터형성방법
JP2874626B2 (ja) * 1996-01-23 1999-03-24 日本電気株式会社 半導体装置の製造方法
EP0812009A3 (en) * 1996-06-03 1998-01-07 Texas Instruments Incorporated Improvements in or relating to semiconductor processing
US6080645A (en) 1996-10-29 2000-06-27 Micron Technology, Inc. Method of making a doped silicon diffusion barrier region
US6015997A (en) 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US6262458B1 (en) 1997-02-19 2001-07-17 Micron Technology, Inc. Low resistivity titanium silicide structures
US5926730A (en) 1997-02-19 1999-07-20 Micron Technology, Inc. Conductor layer nitridation
JPH10261588A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体装置
US5902129A (en) * 1997-04-07 1999-05-11 Lsi Logic Corporation Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers
JP3191728B2 (ja) 1997-06-23 2001-07-23 日本電気株式会社 半導体装置及びその製造方法
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6100170A (en) * 1997-07-07 2000-08-08 Matsushita Electronics Corporation Method of manufacturing semiconductor device
JP3075225B2 (ja) * 1997-09-11 2000-08-14 日本電気株式会社 半導体装置の製造方法
US6136677A (en) * 1997-09-25 2000-10-24 Siemens Aktiengesellschaft Method of fabricating semiconductor chips with silicide and implanted junctions
US5854115A (en) * 1997-11-26 1998-12-29 Advanced Micro Devices, Inc. Formation of an etch stop layer within a transistor gate conductor to provide for reduction of channel length
KR100257075B1 (ko) * 1998-01-13 2000-05-15 김영환 반도체 소자 및 그의 제조방법
JP3199015B2 (ja) 1998-02-04 2001-08-13 日本電気株式会社 半導体装置及びその製造方法
US6229155B1 (en) * 1998-05-29 2001-05-08 International Business Machines Corporation Semiconductor and method of fabricating
KR100282711B1 (ko) * 1998-05-29 2001-03-02 윤종용 콘택홀 플러그 제조 방법(contact hole plug forming method)
KR100304717B1 (ko) * 1998-08-18 2001-11-15 김덕중 트렌치형게이트를갖는반도체장치및그제조방법
US6271133B1 (en) 1999-04-12 2001-08-07 Chartered Semiconductor Manufacturing Ltd. Optimized Co/Ti-salicide scheme for shallow junction deep sub-micron device fabrication
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
US6319784B1 (en) * 1999-05-26 2001-11-20 Taiwan Semiconductor Manufacturing Company Using high temperature H2 anneal to recrystallize S/D and remove native oxide simultaneously
US6242776B1 (en) * 1999-06-02 2001-06-05 Advanced Micro Devices, Inc. Device improvement by lowering LDD resistance with new silicide process
KR100396691B1 (ko) * 1999-06-16 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 살리사이드층 형성 방법
KR100390848B1 (ko) 1999-06-24 2003-07-10 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성 방법
US6737710B2 (en) * 1999-06-30 2004-05-18 Intel Corporation Transistor structure having silicide source/drain extensions
US6369434B1 (en) 1999-07-30 2002-04-09 International Business Machines Corporation Nitrogen co-implantation to form shallow junction-extensions of p-type metal oxide semiconductor field effect transistors
US6096647A (en) * 1999-10-25 2000-08-01 Chartered Semiconductor Manufacturing Ltd. Method to form CoSi2 on shallow junction by Si implantation
JP2001352057A (ja) 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
US6653227B1 (en) 2000-08-31 2003-11-25 Chartered Semiconductor Manufacturing Ltd. Method of cobalt silicidation using an oxide-Titanium interlayer
US6507123B1 (en) * 2000-10-05 2003-01-14 Advanced Micro Devices, Inc. Nickel silicide process using UDOX to prevent silicide shorting
KR100368310B1 (ko) * 2000-12-29 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6559018B1 (en) * 2002-01-18 2003-05-06 Taiwan Semiconductor Manufacturing Company Silicon implant in a salicided cobalt layer to reduce cobalt-silicon agglomeration
JP3657915B2 (ja) * 2002-01-31 2005-06-08 株式会社東芝 半導体装置および半導体装置の製造方法
US6610262B1 (en) * 2002-03-04 2003-08-26 Taiwan Semiconductor Manufacturing Company Depletion mode SCR for low capacitance ESD input protection
US6873051B1 (en) 2002-05-31 2005-03-29 Advanced Micro Devices, Inc. Nickel silicide with reduced interface roughness
US6689688B2 (en) * 2002-06-25 2004-02-10 Advanced Micro Devices, Inc. Method and device using silicide contacts for semiconductor processing
DE10245607B4 (de) 2002-09-30 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Bilden von Schaltungselementen mit Nickelsilizidgebieten, die durch ein Barrierendiffusionsmaterial thermisch stabilisiert sind sowie Verfahren zur Herstellung einer Nickelmonosilizidschicht
AU2003272444A1 (en) * 2002-09-30 2004-04-23 Advanced Micro Devices, Inc. Circuit element having a metal silicide region thermally stabilized by a barrier diffusion material
KR100583090B1 (ko) * 2003-05-30 2006-05-23 주식회사 하이닉스반도체 강유전체 레지스터의 캐패시터 제조방법
US9673280B2 (en) 2003-06-12 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Cobalt silicidation process for substrates comprised with a silicon-germanium layer
KR101024637B1 (ko) * 2003-07-18 2011-03-25 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
US7422968B2 (en) * 2004-07-29 2008-09-09 Texas Instruments Incorporated Method for manufacturing a semiconductor device having silicided regions
US20060222024A1 (en) * 2005-03-15 2006-10-05 Gray Allen L Mode-locked semiconductor lasers with quantum-confined active region
KR100617067B1 (ko) * 2005-06-27 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
US7811877B2 (en) * 2007-07-16 2010-10-12 Applied Materials, Inc. Method of controlling metal silicide formation
JP2011009329A (ja) * 2009-06-24 2011-01-13 Panasonic Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829363A (en) * 1984-04-13 1989-05-09 Fairchild Camera And Instrument Corp. Structure for inhibiting dopant out-diffusion
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion
US4793896C1 (en) * 1988-02-22 2001-10-23 Texas Instruments Inc Method for forming local interconnects using chlorine bearing agents

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940438B1 (ko) 2002-12-18 2010-02-10 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR101051807B1 (ko) * 2003-10-02 2011-07-25 매그나칩 반도체 유한회사 반도체 소자의 실리사이드층 형성 방법

Also Published As

Publication number Publication date
US5710438A (en) 1998-01-20
US5950098A (en) 1999-09-07
KR970004081A (ko) 1997-01-29
TW283263B (en) 1996-08-11
JPH098297A (ja) 1997-01-10

Similar Documents

Publication Publication Date Title
KR100188820B1 (ko) 반도체 장치, 그 제조방법 및 전계효과 트랜지스터
US7312500B2 (en) Manufacturing method of semiconductor device suppressing short-channel effect
US7226843B2 (en) Indium-boron dual halo MOSFET
US6184112B1 (en) Method of forming a MOSFET transistor with a shallow abrupt retrograde dopant profile
US6930361B2 (en) Semiconductor device realizing characteristics like a SOI MOSFET
KR101593473B1 (ko) 전계 효과 트랜지스터, 이를 포함하는 상보성 금속 산화막 반도체 소자, 및 이들의 제조 방법
JPH1079506A (ja) 半導体装置およびその製造方法
US20050260798A1 (en) Method of forming a negative differential resistance device
US5557129A (en) Semiconductor MOSFET device having a shallow nitrogen implanted channel region
US4839301A (en) Blanket CMOS channel stop implant employing a combination of n-channel and p-channel punch-through implants
US6376323B1 (en) Fabrication of gate of P-channel field effect transistor with added implantation before patterning of the gate
US7067382B2 (en) Semiconductor device and method for fabricating the same
US6709961B2 (en) Method for fabricating semiconductor device
US7271457B2 (en) Abrupt channel doping profile for fermi threshold field effect transistors
US6410393B1 (en) Semiconductor device with asymmetric channel dopant profile
US7157357B2 (en) Methods of forming halo regions in NMOS transistors
US6153910A (en) Semiconductor device with nitrogen implanted channel region
US5858827A (en) Method of manufacturing MOS transistor device with improved threshold value control and reduced reverse short channel effect
KR100212010B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100532953B1 (ko) 피모스 소자의 제조방법
JPS6161465A (ja) Ｍｏｓ形電界効果トランジスタおよびその製造方法
JP3070732B2 (ja) Ｍｏｓ半導体装置の製造方法
JPH0342872A (ja) 半導体装置の製造方法
US6432759B1 (en) Method of forming source and drain regions for CMOS devices
KR100265826B1 (ko) 협폭 효과를 제거할 수 있는 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030109

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee