KR20000028923A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

폴리 실리콘과 금속을 포함하는 적층 구조로 이루어지는 게이트 전극이 결손 또는 열화하는 일이 없는 반도체 장치 및 그 제조 방법을 제공한다.
상기 반도체 장치는 폴리 실리콘(13) 및 텅스텐(14)을 포함하는 적층 구조로 이루어지는 게이트 전극과, 이 게이트 전극 상에 형성된 실리콘 산화막(15)과 실리콘 질화막(16)을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 캡 절연막과, 상기 게이트 전극의 측면에 형성된 실리콘 질화막(17)과 실리콘 산화막(18)을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 게이트 측벽(19)을 갖는다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING THEREOF}
본 발명은 폴리 실리콘과 금속을 포함하는 적층 구조의 게이트 전극을 갖는 MOS 전계 효과 트랜지스터가 탑재된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, MOS 전계 효과 트랜지스터(이하 MOS-FET라 함)에서는 점점 더 미세화, 고속화가 추진되고 있다. 이 고속화에 따라, 신호 지연 즉 게이트 지연의 문제가 발생한다. 이 게이트 지연은 게이트 배선의 용량과 저항의 곱에 의존하는 것으로부터, 게이트 지연을 저감하기 위해서, 폴리 실리콘과 금속을 포함하는 적층 구조, 예를 들면 폴리 실리콘, 텅스텐(W)의 적층 구조로 이루어지는 게이트 전극이 이용되고 있다.
도 31은 종래의 폴리 실리콘, 텅스텐의 적층 구조로 이루어지는 게이트 전극을 갖는 반도체 장치의 구조를 나타내는 단면도이다.
도 31에 도시한 바와 같이, 반도체 기판(100) 상에는 게이트 절연막(101)이 형성되며, 이 게이트 절연막(101) 상에는 폴리 실리콘(102), 텅스텐(103)의 적층 구조로 이루어지는 게이트 전극이 형성되어 있다. 이러한 폴리 실리콘(102), 텅스텐(103)의 적층 구조로 이루어지는 게이트 전극을 갖는 반도체 장치는 후의 공정에서 텅스텐(103)이 산화 분위기 중에서 산화되거나 황산과 과산화 수소계의 처리액에 용해되거나 하는 것을 막기 위해서 실리콘 질화막으로 이루어지는 캡막(104) 및 게이트 측벽(105)으로 피복된 구조로 되어 있다.
예를 들면, 일반적으로 Al에 의한 배선 공정 이전의 공정에서는 리소그래피법에 의한 에칭 공정 후의 레지스트 박리 공정에서 황산과 과산화 수소수의 혼합액을 이용하여 레지스트의 박리가 된다.
또한, 반도체 장치의 미세화를 진행시켜서 집적도를 높이고 또한 고속으로 동작시키기 위해서는 기생 저항의 저감이 중요하다. 그래서, 확산층 저항 및 컨택트 저항의 저감에 효과가 있는 살리사이드 기술이 이용되고 있다. 이 살리사이드 기술은 확산층에 티타늄(Ti), 코발트(Co) 등의 금속을 퇴적시킨 후 열처리를 더하여 확산층의 실리콘과 상기 금속을 반응시키고 확산층에 실리사이드막을 형성하는 것이다.
상기 살리사이드 기술을 이용하는 경우, 열처리에 의해서 형성된 실리사이드를 남기고 미반응의 금속을 선택적으로 제거하는 선택 에칭의 공정이 포함되며, 이 선택 에칭에는 황산과 과산화 수소수의 혼합액이 이용된다.
이와 같이, 폴리 실리콘, 텅스텐의 적층 구조의 게이트 전극에 대하여 후의 공정에서 이용되는 과산화 수소수를 포함하는 화학 약품은 텅스텐을 용해시키기 위해서, 상술한 바와 같이 게이트 전극의 텅스텐을 절연막으로 피복하는 것이 필요하다.
이 때 피복하는 절연막에는, 텅스텐이 내산화성에 부족하기 때문에, 환원 분위기로 퇴적할 수 있으며 또한 후의 열공정에서 산화제의 침입을 저지할 수 있는 것이 바람직하고, 통상, 실리콘 질화막이 이용되고 있다.
그러나, 실리콘 질화막에는 응력에 의해 핀홀 등의 결함이 형성되기 쉽다. 따라서 통상, 게이트 전극을 피복하는 상기 실리콘 질화막에는 핀홀 등의 결함이 존재하는 경우가 많기 때문에, 이후 소스, 드레인(확산층)의 실리사이드화에서의 황산과 과산화 수소수의 혼합액에 의한 선택 에칭 공정에서 핀홀로부터 상기 혼합액이 침입하여 텅스텐을 용해시키는 것을 방지하기가 어렵다. 또한, 마찬가지로 패터닝에 이용된 레지스트막을 박리하는 박리액이 게이트 보호막(캡막 및 게이트 측벽)으로서 이용된 실리콘 질화막의 핀홀로부터 침입하여 텅스텐이 용해되어 게이트 전극의 단선을 야기한다고 하는 문제가 있다.
또한, 상기 텅스텐 상에 캡막이 되는 실리콘 질화막을 퇴적할 때 분위기 중의 산화제에 의해 텅스텐이 산화하고, 그 표면이 모폴로지 열화하게 된다는 문제가 있다.
또한, 게이트 전극의 측면에 게이트 측벽이 되는 실리콘 질화막을 퇴적할 때에, 캡막으로서 이용된 실리콘 질화막의 핀홀 등의 결함으로부터 분위기 중의 산화제가 진입하여 게이트 전극으로 이용되는 텅스텐이 산화하게 된다는 문제가 있다.
그래서 본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 폴리 실리콘과 금속을 포함하는 적층 구조로 이루어지는 게이트 전극이 결손 또는 열화하는 것을 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치는, 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과, 실리콘 산화물계의 막과 실리콘 질화막을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 보호막을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과, 이 게이트 전극 상에 형성되며 실리콘 산화물계의 막과 실리콘 질화막을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 캡 절연막을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과, 이 게이트 전극의 측면에 형성되며 실리콘 산화물계의 막과 실리콘 질화막을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 측벽 절연막을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과, 이 게이트 전극 상에 형성되며 실리콘 질화막을 포함하는 절연막으로 이루어지는 캡 절연막과, 상기 게이트 전극의 측면에 형성되며 실리콘 질화막으로 이루어지는 제1 측벽 절연막과, 상기 캡 절연막 및 제1 측벽 절연막을 덮도록 형성된 실리콘 질화막과, 상기 게이트 전극의 측면의 상기 실리콘 질화막의 외측에 형성되어 실리콘 산화물계의 막으로 이루어지는 제2 측벽 절연막을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 게이트 절연막 상에 폴리 실리콘 및 금속을 포함하는 게이트 전극이 되는 적층막을 형성하는 공정과, 상기 적층막 상에 제1 실리콘 질화막을 포함하는 절연막을 형성하는 공정과, 상기 적층막 및 상기 절연막을 가공하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극이 형성된 반도체 기판 상에 제2 실리콘 질화막을 성막하는 공정과, 상기 제2 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제2 실리콘 질화막을 잔존시키는 공정과, 상기 제2 실리콘 질화막이 잔존하는 반도체 기판 상에 제3 실리콘 질화막을 성막하는 공정과, 상기 제3 실리콘 질화막 상에 실리콘 산화물계의 막을 성막하는 공정과, 상기 실리콘 산화물계의 막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 실리콘 산화막을 잔존시키는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 게이트 절연막 상에 폴리 실리콘 및 금속을 포함하는 게이트 전극이 되는 적층막을 형성하는 공정과, 상기 적층막 상에 제1 실리콘 산화막, 제1 실리콘 질화막의 순서로 적층된 절연막을 형성하는 공정과, 상기 적층막 및 상기 절연막을 가공하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극이 형성된 반도체 기판 상에 제2 실리콘 산화막을 성막하는 공정과, 상기 제2 실리콘 산화막 상에 제2 실리콘 질화막을 성막하는 공정과, 상기 제2 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제2 실리콘 질화막을 잔존시키는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 형성된 게이트 절연막 상에 폴리 실리콘 및 금속을 포함하는 게이트 전극이 되는 적층막을 형성하는 공정과, 상기 적층막 상에 제1 실리콘 질화막, 제1 실리콘 산화막, 제2 실리콘 질화막의 순서로 적층된 절연막을 형성하는 공정과, 상기 적층막 및 상기 절연막을 가공하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극이 형성된 반도체 기판 상에 제3 실리콘 질화막을 성막하는 공정과, 상기 제3 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제3 실리콘 질화막을 잔존시키는 공정과, 상기 제3 실리콘 질화막이 잔존하는 반도체 기판 상에 제2 실리콘 산화막을 성막하는 공정과, 상기 제2 실리콘 산화막 상에 제4 실리콘 질화막을 피막하는 공정과, 상기 제4 실리콘 질화막을 이방성 에칭하여, 상기 게이트 전극의 측면의 상기 제2 실리콘 산화막 상에 상기 제4 실리콘 질화막을 잔존시키는 공정을 구비하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 장치 및 그 제조 방법에서는 게이트 전극을 실리콘 산화물계의 막 및 실리콘 질화막의 적층막으로 피복함으로써 실리콘 질화막에 존재하는 핀홀 등의 결함으로부터 화학 약품이나 산화제가 침입하는 것을 막고, 텅스텐 등의 금속이 용해되거나 산화되는 것을 방지한다.
도 1은 제1 실시예의 반도체 장치의 구조를 나타내는 단면도.
도 2는 제1 실시예의 변형예의 반도체 장치의 구조를 나타내는 단면도.
도 3은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 4는 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 5는 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 6은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 7은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 8은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 9는 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 10은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 11은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 12는 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 13은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 14는 제1 실시예의 반도체 장치의 별도의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 15는 제1 실시예의 반도체 장치의 별도의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 16은 제1 실시예의 반도체 장치의 별도의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 17은 제1 실시예의 반도체 장치의 별도의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 18은 제1 실시예의 반도체 장치의 별도의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 19는 제2 실시예의 반도체 장치의 구조를 나타내는 단면도.
도 20은 제2 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 21은 제2 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 22는 제2 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 23은 제2 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 24는 제2 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 25는 제3 실시예의 반도체 장치의 구조를 나타내는 단면도.
도 26은 제3 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 27은 제3 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 28은 제3 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 29는 제3 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 30은 제3 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도.
도 31은 종래의 반도체 장치의 구조를 나타내는 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
10, 30, 50 : 반도체 기판
11, 31, 51 : 소자 분리 영역
12, 32, 52 : 게이트 절연막
13, 33, 53 : 폴리 실리콘
14, 34, 54 : 텅스텐
15, 16, 17, 36, 38, 55, 57, 59, 60 : 실리콘 질화막
18 : 실리콘 산화막(혹은 BPSG막, PSG막)
19, 23, 39, 61 : 게이트 측벽
20, 40, 62 : n 확산
21, 41, 63 : n+확산층
22 : 실리콘 산화물계의 막(산화막)
24 : 레지스트 패턴
25 : C54상
26 : BPSG 막
27 : 배선
28 : 레지스트
29, 35, 37, 56, 58 : 실리콘 산화막
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
우선, 본 발명의 제1 실시예의 반도체 장치의 구조에 대하여 설명한다. 이하에 n 채널 MOS 트랜지스터(이하 nMOS라 함)를 나타내어 설명하지만, 이 제1 실시예는 p 채널 MOS 트랜지스터(이하 pMOS라 함)를 포함하는 CMOS 트랜지스터에 적용 가능하다.
도 1은 제1 실시예의 반도체 장치의 구조를 나타내는 단면도이다.
이 도 1에 도시한 바와 같이, 실리콘 반도체 기판(10)에는 소자 영역을 분리하는 소자 분리 영역(11)이 형성되며, 상기 소자 영역 상에는 실리콘 산화막(SiO2)으로 이루어지는 게이트 절연막(12)이 형성되어 있다.
상기 소자 영역의 게이트 절연막(12) 상에는 막 두께 100㎚ 정도의 폴리 실리콘(13), 금속, 예를 들면 막 두께 100㎚ 정도의 텅스텐(14)의 적층 구조로 이루어지는 게이트 전극이 형성되어 있다. 상기 게이트 전극 상에는, 막 두께 200㎚ 정도의 실리콘 질화막(15)이 형성되며, 이 실리콘 질화막(15) 상에는 또한 막 두께 80㎚ 정도의 실리콘 질화막(16)이 형성되어 있다. 상기 실리콘 질화막(15, 16)에 의해 게이트 보호막으로서의 캡막을 구성하고 있다.
또한, 상기 게이트 전극 및 캡막의 측면에는 막 두께 10㎚ 정도의 실리콘 질화막(17)이 형성되며 또한 이 실리콘 질화막(17)의 외측에는 상기 막 두께 80㎚ 정도의 실리콘 질화막(16) 및 실리콘 산화물계의 막 즉 실리콘 산화막(혹은 BPSG막, PSG 막 ; 18)이 순서대로 형성되어 있다. 이들 실리콘 질화막(17, 16) 및 실리콘 산화막(혹은 BPSG막, PSG 막 ; 18)에 의해, 게이트 보호막으로서의 게이트 측벽(19)을 구성하고 있다.
또한, 상기 게이트 전극의 양측의 반도체 기판(10) 내에는 소스, 드레인인 n 확산(20)과 나타내지 않은 p 확산이 nMOS와 pMOS의 각각 선택적으로 형성되며 또한 이 n 확산(20), p 확산의 외측에는 n+확산층(21), 나타내지 않은 p+확산층이 각각 형성되어 있다. 이상과 같은 구조를 제1 실시예는 갖는다.
또한, 상기 제1 실시예의 변형예로서, 도 2에 도시한 바와 같이, 캡막인 실리콘 질화막(15)과 실리콘 질화막(16)의 사이에 실리콘 산화물계의 막(22)이 형성되며 또한, 게이트 측벽인 실리콘 질화막(17)과 실리콘 질화막(16) 간에 실리콘 산화물계의 막(이하 산화막 ; 22)이 형성된 구성으로 해도 좋다.
다음에, 상기 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 3 ∼ 도 13은 제1 실시예 및 그 변형예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도이다.
도 3에 도시한 바와 같이, 실리콘 반도체 기판(10)에 매립 산화법에 의해 소자 분리 영역(11)을 형성하여 웰, 채널 등의 이온 주입을 행한다. 계속해서, 상기 반도체 기판(10)에 대하여 고온산화 분위기 중에서 열산화를 행함으로써, 반도체 기판(10) 상에 실리콘 산화막으로 이루어지는 게이트 절연막(12)을 형성한다.
계속해서, 도 4에 도시한 바와 같이, 상기 게이트 절연막(12) 상에 CVD법에 의해 적층 구조를 갖는 게이트 전극의 최하층이 되는 폴리 실리콘(13)을 100㎚ 퇴적한다. 이온 주입에 의해, 예를 들면 인(P)을 5×1015[㎝-2], 10[keV]의 조건으로 폴리 실리콘(13) 중에 도핑하여, 질소 분위기 중에서 850℃, 30분의 어닐링을 행하고, 폴리 실리콘(13) 중에 확산한다. 이 때, 리소그래피법을 이용함으로써 nMOS의 형성 영역에는 예를 들면 인을 pMOS의 형성 영역에는 예를 들면 붕소(B)를 각각 선택적으로 이온 주입하여도 좋다.
계속해서, 상기 폴리 실리콘(13) 상에 금속, 예를 들면 텅스텐(W ; 14)을 스퍼터법에 의해 막 두께 100㎚ 퇴적한다. 또한, 게이트 전극의 캡막이 되는 실리콘 질화막(15)을 CVD법에 의해 막 두께 200㎚ 퇴적한다. 그리고, 리소그래피법을 이용하여 이들 적층막을 패터닝하고, 도 5에 도시한 바와 같이 게이트 전극을 형성한다. 이 후, 수증기와 수소를 포함하는 분위기로 폴리 실리콘(13)만을 산화하는 선택 후 산화를 행한다.
다음에, 도 6에 도시한 바와 같이, 게이트 전극의 측면, 캡막의 실리콘 질화막(15) 상 및 그 외의 반도체 기판(10) 상에 실리콘 질화막(17)을 CVD법에 의해 막 두께 10㎚ 퇴적한다. 계속해서, 리소그래피법을 이용하여 소스, 드레인이 되는 n 확산(20) 및 도시되지 않는 p 확산을, nMOS 및 pMOS 각각의 선택적 이온 주입에 의해 형성한다. 또, 여기서는, 실리콘 질화막(17)을 퇴적한 후, n 확산(20) 및 도시되지 않는 p 확산을 형성하였지만, 먼저 n 확산(20) 및 도시되지 않는 p 확산을 형성하여, 그 후, 실리콘 질화막(17)을 퇴적하여도 좋다.
계속해서, 레지스트막의 마스크 패턴을 이용하지 않고 반응성 에칭(RIE)법에 의해 상기 실리콘 질화막(17)을 이방성 에칭하여, 도 7에 도시한 바와 같이 게이트 전극의 측면에 실리콘 질화막(17)을 남긴다. 여기서, 제1 실시예의 반도체 장치의 제조에서는 게이트 전극의 측면의 실리콘 질화막(17) 상 및 캡막 상에 실리콘 산화물계의 막이 형성되지 않은 것과 같은 조건으로써 상기 이방성 에칭을 행한다. 한편, 제1 실시예의 변형예의 반도체 장치의 제조에서는 게이트 전극의 측면의 실리콘 질화막(17) 상 및 캡막 상에, 막 두께 1㎚ 정도의 산화막(22)이 형성되는 것과 같은 조건으로써 상기 이방성 에칭을 행한다.
또한, 도 8에 도시한 바와 같이 게이트 전극의 측면의 실리콘 질화막(17) 상, 캡막의 실리콘 질화막(15) 상 및 그 외의 반도체 기판(10) 상에 실리콘 질화막(16)을 CVD법에 의해 막 두께 80㎚ 퇴적한다. 또한, 상기 실리콘 질화막(16) 상에 실리콘 산화막(혹은 BPSG막, PSG막 ; 18)을 퇴적한다.
그리고, 도 1에 도시한 바와 같이, 상기 실리콘 산화막(18)을 이방성 에칭한다. 이에 따라, 상기 실리콘 질화막(17, 16) 및 실리콘 산화막(18)으로 이루어지는 게이트 측벽(19)을 형성한다. 또한, 리소그래피법을 이용한 이온 주입에 의해 소스, 드레인이 되는 n+확산층(21) 및 도시되지 않는 p+확산층을 nMOS 및 pMOS에 각각 선택적으로 형성한다. 이상의 공정에 의해, 본 제1 실시예의 특징인 게이트 전극 부분의 제조가 완료된다.
한편, 제1 실시예의 변형예의 제조로는 게이트 전극을 덮도록 막 두께 1㎚ 정도의 상기 산화막(22)을 형성한 후, 제1 실시예와 같이, 이 산화막(22) 상에 실리콘 질화막(16)을 CVD법에 의해 막 두께 80㎚ 퇴적하고 또한 상기 실리콘 질화막(16) 상에 실리콘 산화막(혹은 BPSG막, PSG 막 ; 18)을 퇴적한다.
그리고, 도 2에 도시한 바와 같이, 상기 실리콘 산화막(18)을 이방성 에칭하고, 상기 실리콘 질화막(17), 산화막(22), 실리콘 질화막(16) 및 실리콘 산화막(18)으로 이루어지는 게이트 측벽(23)을 형성한다. 또한, 리소그래피법을 이용한 이온 주입에 의해, 소스, 드레인이 되는 n+확산층(21) 및 도시되지 않는 p+확산층을 nMOS 및 pMOS에 각각 선택적으로 형성한다.
이 후는 제1 실시예 및 그 변형예의 반도체 장치와도 통상의 MOS-FET의 제조 공정에 따라서 그 제조가 행해진다.
예를 들면, 제1 실시예에 대한 그 후의 제조 공정의 일례는 다음과 같이 된다. 우선, 도 9에 도시한 바와 같이 게이트 전극 상에만 레지스트 패턴(24)을 형성하고, 도 10에 도시한 바와 같이 게이트 전극 근방 이외의 실리콘 질화막(16)을 에칭한다. 그 후, 도 11에 도시한 바와 같이 상기 레지스트 패턴(24)을 박리한다.
다음에, 희불산 처리에 의해 n+확산층(21) 상의 게이트 절연막(12)을 제거한 후, 티탄을 막 두께 20㎚, 질화 티탄을 막 두께 70㎚ 순차 퇴적하여 질소 분위기 중에서 650℃, 30초의 램프 어닐링을 행하여 실리콘 반도체 기판(10)과 티탄을 반응시켜서 티탄 실리사이드막을 형성한다. 계속해서, 황산과 과산화 수소수의 혼합액으로 미반응의 티탄 및 질화 티탄을 선택적으로 제거한다. 또한, 800℃, 30초의 램프 어닐링에 의해 상기 티탄 실리사이드막에 상변화를 일으켜서 도 12에 도시한 바와 같이 저저항의 C54상(25)을 형성한다.
이 후, BPSG막 등의 층간 절연막을 막 두께 700㎚ 퇴적하여, 이 층간 절연막을 개구하여 컨택트 홀을 형성한다. 또한, 도전막을 전면에 퇴적하고 이 도전막을 패터닝하여 배선을 형성한다.
여기서, 셀프 얼라이먼트(자기 정합)를 이용하여 상기 컨택트 홀을 형성하고 또한 배선을 형성한 경우를 도 13에 도시한다. 다만, 도 13에서는 확산 및 실리사이드막을 형성하지 않는 구조를 나타내고 있다. 2개의 게이트 전극 간의 BPSG막(26)은 컨택트 홀개구 시에 제거되어 n+확산층(21)이 노출된다. 그 후, 금속 등의 도전막이 상기 컨택트 홀 내를 포함하는 전면에 퇴적된다. 그리고, 도전막이 패터닝되어 n+확산층(21)에 접속된 배선(27)이 형성된다.
다음에, 제1 실시예의 반도체 장치의 별도의 제조 방법에 대하여 설명한다.
도 14 ∼ 도 18은 제1 실시예의 반도체 장치의 별도의 제조 방법을 나타내는 각 제조 공정의 단면도이다.
실리콘 반도체 기판(10) 상의 게이트 절연막(12) 상에 형성된 폴리 실리콘 13, 텅스텐(14), 실리콘 질화막(15)으로 이루어지는 적층막을 게이트 전극에 가공한 후, 소스, 드레인의 n 확산(20)과, 게이트 측벽이 되는 막 두께 20㎚ 정도의 얇은 실리콘 질화막(17)을 형성하여 이방성 에칭을 행함으로써 전술한 도 7과 같은 구조를 얻는다. 계속해서, 도 14에 도시한 바와 같이, 막 두께 150㎚의 실리콘 질화막(16)을 n 확산(20) 상 및 게이트 전극을 덮도록 형성한다.
이 후, 반도체 기판(10)의 전면에 레지스트(28)를 도포하여 에치백함으로써 도 15에 도시한 바와 같이 게이트가 반이상 레지스트(28)로부터 돌출하고 또한 소스, 드레인의 n 확산(20) 상은 레지스트(28)로 덮혀 있는 상태를 형성한다.
계속해서, 도 16에 도시한 바와 같이, 액상 선택 성장에 의해서 실리콘 산화막(29)을 레지스트(28)로 덮혀 있지 않은 부분에 선택적으로 퇴적한다. 이 후, 도 17에 도시한 바와 같이, 레지스트(28)를 에셔로 박리하고 CDE 혹은 핫 인산에 의해서 실리콘 질화막(16)을 에칭한다. 이에 따라, 캡막의 실리콘 질화막(15)과 게이트 측벽의 실리콘 질화막(17)을 이음매가 없는 실리콘 질화막(16)으로 덮는 것과 같은 구조를 형성한다. 여기서는 등방성 에칭을 이용하여 실리콘 질화막(16)을 에칭하는 예를 나타내었지만 이방성 에칭을 이용하여도 좋다.
계속해서, 반도체 기판(10)의 전면에, 실리콘 산화막(혹은 BPSG막, PSG막 ; 18)을 CVD법에 의해서 60㎚ 퇴적하고, 도 18에 도시한 바와 같이 이방성 에칭에 의해 에치백하여 게이트 측벽을 형성한다.
또한, 리소그래피법을 이용하여 nMOS 영역에 선택적으로 비소(As)를 45[keV]의 가속 에너지, 5×1015[㎝-2]의 도우즈량으로 이온 주입한다. 또한, pMOS 영역에 선택적으로 BF2+를 35[keV]의 가속 에너지, 3.5×1015[㎝-2]의 도우즈량으로 이온 주입한다. 또한, 950℃, 10초의 열처리를 가하여 도 18에 도시한 바와 같이, 소스, 드레인이 되는 n+확산층(21)을 형성한다. 이하, 전술의 도 12, 도 13에 도시한 제조 방법과 같이, 살리사이드 기술을 이용하여 n+확산층(21) 상에 실리사이드막을 형성하고 또한 BPSG막(26) 등의 층간 절연막을 퇴적한 후, 배선(27) 형성을 행한다.
이상으로 설명한 제조 방법에 따르면, 전술의 도 3 ∼ 도 13에 도시한 제조 방법에 비교하여 리소그래피 공정의 횟수를 1회 감할 수 있다.
상기 제1 실시예에서는 미반응의 티탄 및 질화 티탄을 선택적으로 제거하는 공정 등에서, 게이트 전극을 구성하는 텅스텐(14)을 게이트 측벽인 실리콘 산화막(18)으로 피복하고 있기 때문에, 그 외의 게이트 측벽인 실리콘 질화막(16, 17)에 핀홀 등의 결함이 존재하여도 황산과 과산화 수소수의 혼합액이 게이트 전극까지 침입하는 것을 방지할 수 있으며 텅스텐(14)을 용해시키는 일은 없다.
상기 제1 실시예의 변형예에서는 미반응의 티탄 및 질화 티탄을 선택적으로 제거하는 공정에서, 마찬가지로 게이트 전극을 구성하는 텅스텐(14)을 게이트 측벽인 실리콘 산화막(18, 22)으로 피복하고 있기 때문에, 그 외의 게이트 측벽인 실리콘 질화막(16, 17)에 핀홀 등의 결함이 존재하여도 황산과 과산화 수소수의 혼합액이 게이트 전극까지 침입하는 것을 방지할 수 있으며, 텅스텐(14)을 용해시키는 일은 없다. 또한, 상기 텅스텐(14)을 캡막인 실리콘 산화막(22)으로 피복하고 있기 때문에, 그 외의 캡막인 실리콘 질화막(15, 16)에 핀홀 등의 결함이 존재하여도 황산과 과산화 수소수의 혼합액이 게이트 전극까지 침입하는 것을 방지할 수 있으며, 텅스텐(14)을 용해시키는 일은 없다.
또한, 상술한 셀프 얼라이먼트를 이용하여 컨택트 홀을 형성하는 공정에서는 상기 게이트 전극 상에는 게이트 보호막(캡막)인 실리콘 질화막(16)이 형성되어 있고, 이 실리콘 질화막(16)이 게이트 전극 상에서 에칭 스토퍼로서 작동하기 때문에 상기 게이트 전극이 침식되는 일은 없다.
이상 설명한 바와 같이 본 제1 실시예에 따르면, 소스, 드레인(확산층)의 실리사이드화(살리사이드 기술)에서의 황산과 과산화 수소수의 혼합액에 의한 선택 에칭 공정에서, 게이트 보호막(캡막 및 게이트 측벽)으로서의 실리콘 질화막에 존재하는 핀홀 등의 결함으로부터 상기 혼합액이 침입하여 게이트 전극의 텅스텐을 용해시키는 것을 저감할 수 있다. 또한, 마찬가지로 패터닝 공정에 이용한 레지스트를 박리하는 레지스트 박리 공정에서, 레지스트를 박리하기 위한 박리액이 게이트 보호막(캡막 및 게이트 측벽)인 실리콘 질화막의 핀홀 등의 결함으로부터 침입하여 텅스텐을 용해시키는 것을 저감할 수 있다.
또, 상기 제1 실시예 및 그 변형예에서는, 폴리 실리콘과 텅스텐의 적층 구조의 게이트 전극에 대하여 설명하였지만, 이것에 한하는 것은 아니고 폴리 실리콘과 그 외의 금속과의 적층 구조로 이루어지는 그 외의 폴리 메탈 구조의 게이트 전극만으로도 마찬가지로 적용할 수 있다.
다음에, 본 발명의 제2, 제3 실시예의 반도체 장치에 대하여 설명한다. 본 발명은, 이하에 설명하는 제2, 제3 실시예로 함으로써, 상술한 제1 실시예에 의한 효과 외에 한층 더 효과를 얻을 수 있다.
우선, 본 발명의 제2 실시예의 반도체 장치의 구조에 대하여 설명한다. 이하에 n 채널 MOS 트랜지스터(이하 nMOS라 함)를 나타내어 설명하지만, 이 제2 실시예는 p 채널 MOS 트랜지스터(이하 pMOS라 함)를 포함하는 CMOS 트랜지스터에 적용 가능하다.
도 19는 제2 실시예의 반도체 장치의 구조를 나타내는 단면도이다.
이 도 19에 도시한 바와 같이, 반도체 기판(30)에는 소자 영역을 분리하는 소자 분리 영역(31)이 형성되며, 상기 소자 영역 상에는 실리콘 산화막(SiO2)으로 이루어지는 게이트 절연막(32)이 형성되어 있다.
상기 소자 영역의 게이트 절연막(32) 상에는 폴리 실리콘(33), 금속, 예를 들면 텅스텐(34)의 적층 구조로 이루어지는 게이트 전극이 형성되며, 또한 이 게이트 전극 상에는 막 두께 10 ∼ 50㎚ 정도의 실리콘 산화막(35), 실리콘 질화막(36) 및 막 두께 10 ∼ 20㎚ 정도의 실리콘 산화막(37)의 순서로 하층측에서 적층된 게이트 보호막으로서의 캡막이 형성되어 있다.
또한, 상기 게이트 전극 및 캡막의 측면에는 상기 막 두께 10 ∼ 20㎚ 정도의 실리콘 산화막(37)이 형성되며, 또한 이 실리콘 산화막(37)의 외측에는 실리콘 질화막(38)이 형성되어 있다. 이들 실리콘 산화막(37) 및 실리콘 질화막(38)에 의해 게이트 보호막으로서의 게이트 측벽(39)을 구성하고 있다.
또한, 상기 게이트 전극의 양측의 반도체 기판(30) 내에는 소스, 드레인의 n 확산(40) 및 도시되지 않는 p 확산이 nMOS 및 pMOS에 각각 선택적으로 형성되며, 또한 이 n 확산(40), p 확산의 외측에는 n+확산층(41), 도시되지 않는 p+확산층이 각각 형성되어 있다. 이상과 같은 구조를 제2 실시예는 갖는다.
다음에, 상기 제2 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 19 ∼ 도 24는 제2 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도이다.
도 20에 도시한 바와 같이, 실리콘 반도체 기판(30)에 매립 산화법에 의해 소자 분리 영역(31)을 형성하여 웰, 채널 등의 이온 주입을 행한다. 계속해서, 상기 반도체 기판(30)에 대하여 고온산화 분위기 중에서 열산화를 행함으로써 반도체 기판(30) 상에 실리콘 산화막으로 이루어지는 게이트 절연막(32)을 형성한다.
계속해서, 도 21에 도시한 바와 같이, 상기 게이트 절연막(32) 상에 CVD법에 의해 적층 구조를 갖는 게이트 전극의 최하층이 되는 폴리 실리콘(33)을 100㎚ 퇴적한다. 이온 주입에 의해, 예를 들면 인(P)을 5×1015[㎝-2], 10[keV]의 조건으로 이 폴리 실리콘(33) 중에 도핑하여 질소 분위기 중에서 850℃, 30분의 어닐링을 행하고 폴리 실리콘(33) 중에 확산한다. 이 때, 리소그래피법을 이용함으로써 nMOS의 형성 영역에는 예를 들면 인을, pMOS의 형성 영역에는 예를 들면 붕소(B)를, 각각 선택적으로 이온 주입하여도 좋다.
계속해서, 상기 폴리 실리콘(33) 상에 금속, 예를 들면 텅스텐(W ; 34)을 100 ㎚ 퇴적하고, 또한 고주파(RF) 스퍼터법에 의해 저온 또한 비산화 분위기 중에서 캡막이 되는 실리콘 산화막(35)을 퇴적한다. 이 실리콘 산화막(35)을 퇴적함으로써 텅스텐(34)의 표면은 물리적으로 피복되어 억제되기 때문에, 다음 공정의 실리콘 질화막(36)의 퇴적 중에 상기 텅스텐(34)의 산화에 따라 발생하는 표면 모폴로지의 거칠음은 발생하지 않는다. 또한, 상기 실리콘 산화막(35)의 퇴적 중에서는 처리실의 분위기가 고진공이 되는 상기 RF 스퍼터법을 이용함으로써 텅스텐(34)이 산화되는 일은 없다.
또한, 상기 실리콘 산화막(35) 상에 CVD법에 의해 캡막이 되는 실리콘 질화막(36)을 퇴적한다. 그리고, 도 22에 도시한 바와 같이 리소그래피법을 이용하여 이들 적층막을 패터닝하고 게이트 전극을 형성한다.
다음에, 도 23에 도시한 바와 같이, RF 스퍼터법에 의해 저온 또한 비산화 분위기 중에서, 게이트 보호막의 실리콘 질화막(36) 상, 게이트 전극의 측면 및 그 외의 반도체 기판(10) 상에 실리콘 산화막(37)을 퇴적한다. 이 실리콘 산화막(37)을 퇴적함으로써, 상기 실리콘 질화막(36)에 존재하는 핀홀 등의 결함을 봉하고, 다음 공정의 실리콘 질화막(38)을 퇴적할 때에 산화제가 침입하는 것을 막는다. 또한 이 때, 상기 실리콘 산화막(37)을 퇴적하는 처리실의 분위기는 고진공이기 때문에, 실리콘 질화막(36)에 핀홀 등이 존재하여도 텅스텐(34)이 산화되는 일은 없다.
계속해서, 리소그래피법을 이용하여 소스, 드레인의 n 확산(40) 및 도시되지 않는 p 확산을 nMOS 및 pMOS에 각각 선택적으로 이온 주입함으로써 형성한다.
그 후, 공지의 선택 후 산화 기술을 이용하여 수증기와 수소 분위기 중에서 상기 텅스텐(34) 등의 금속은 산화하지 않고 실리콘 산화막(37)만을 선택적으로 산화한다. 이 산화에 의해, 트랜지스터 동작 시의 게이트단에서의 게이트 절연막에 관한 전계 집중이 완화됨과 동시에, RF 스퍼터법으로써 퇴적된 실리콘 산화막(37)은 보다 치밀한 막이 된다. 또한, 도 24에 도시한 바와 같이 상기 실리콘 산화막(37) 상에 CVD법에 의해 실리콘 질화막(38)을 80㎚ 퇴적한다.
계속해서, 레지스트막의 마스크 패턴을 이용하지 않고서, 반응성 에칭(RIE)법에 의해 상기 실리콘 질화막(38)을 이방성 에칭하고 도 24에 도시한 바와 같이 게이트 전극의 측면에 실리콘 질화막(38)을 남긴다. 이에 따라, 상기 실리콘 산화막(37) 및 실리콘 질화막(38)으로 이루어지는 게이트 측벽(39)을 형성한다. 또한, 리소그래피법을 이용한 이온 주입에 의해, 소스, 드레인이 되는 n+확산층(41) 및 도시되지 않는 p+확산층을 nMOS 및 pMOS에 각각 선택적으로 형성한다.
이상의 공정에 의해, 본 제2 실시예의 특징인 게이트 전극 부분의 제조가 완료된다. 이 후는 통상의 MOS-FET의 제조 공정에 따라서 반도체 장치의 제조가 행해진다.
예를 들면, 그 후의 제조 공정의 일례를 간단하게 설명하면 다음과 같이 된다. 상기 제1 실시예와 같이, 게이트 전극 상에만 레지스트 패턴을 형성하여 게이트 전극 근방 이외의 실리콘 산화막(37), 게이트 절연막(32)을 에칭한 후, 상기 레지스트 패턴을 박리한다. 다음에, 티탄을 막 두께 20㎚, 질화 티탄을 막 두께 70㎚ 순차 퇴적하고 질소 분위기 중에서 650℃, 30초의 램프 어닐링을 행하여 실리콘 반도체 기판(30)과 티탄을 반응시켜서 티탄 실리사이드막을 형성한다. 계속해서, 황산과 과산화 수소수의 혼합액으로 미반응의 티탄 및 질화 티탄을 선택적으로 제거한다. 또한, 800℃, 30초의 램프 어닐링에 의해 상기 티탄 실리사이드막에 상변화를 일으켜서 저저항의 C54상을 형성한다.
이 후, BPSG막 등의 층간 절연막을 막 두께 700㎚ 퇴적하고, 이 층간 절연막을 개구하여 컨택트 홀을 형성한다. 또한, 도전막을 전면에 퇴적하고 이 도전막을 패터닝하여 배선을 형성한다.
여기서, 제2 실시예에서의 미반응의 티탄 및 질화 티탄을 선택적으로 제거하는 공정에서, 게이트 전극을 구성하는 텅스텐(34)을 캡막인 실리콘 산화막(35), 실리콘 산화막(37)과 게이트 측벽인 실리콘 산화막(37)으로 피복하고 있기 때문에, 그 외의 캡막 및 게이트 측벽인 실리콘 질화막(36) 및 실리콘 질화막(38)에 핀홀 등의 결함이 존재하여도, 황산과 과산화 수소수의 혼합액이 게이트 전극까지 침입하는 일은 없고 상기 혼합액의 침입에 의한 텅스텐(34)의 용해를 방지할 수 있다.
또한, 상기 텅스텐(34)의 상면은 실리콘 산화막(35)으로 피복되어 있기 때문에, 텅스텐(34) 상에 캡막이 되는 실리콘 질화막(36)을 퇴적할 때에, 분위기 중의 산화제에 의해 텅스텐(34)이 산화하고, 그 표면이 모폴로지 열화되는 것을 방지할 수 있다.
또한, 게이트 전극을 구성하는 텅스텐(34)의 측면은 실리콘 산화막(37)으로 피복되며, 텅스텐(34)의 상부는 실리콘 산화막(35, 37)으로 피복되어 있기 때문에, 게이트 전극의 측면에 게이트 측벽이 되는 실리콘 질화막(38)을 퇴적할 때에, 캡막으로서 이용된 실리콘 질화막(36)의 핀홀 등의 결함으로부터 분위기 중의 산화제가 진입하여 게이트 전극에 이용되고 있는 상기 텅스텐(34)이 산화하게 되는 것을 방지할 수 있다.
또한, 상술한 셀프 얼라이먼트를 이용하여 컨택트 홀을 형성하는 공정에서는 상기 게이트 전극 상에 게이트 보호막(캡막)인 실리콘 질화막(36)이 형성되어 있고, 이 실리콘 질화막(36)이 게이트 전극 상에서 에칭 스토퍼로서 작동하기 때문에, 상기 게이트 전극이 침식되는 일은 없다.
이상 설명한 바와 같이 본 제2 실시예에 따르면, 소스, 드레인(확산층)의 실리사이드화(살리사이드 기술)에서의 황산과 과산화 수소수의 혼합액에 의한 선택 에칭 공정에서, 게이트 보호막(캡막 및 게이트 측벽)으로서의 실리콘 질화막에 존재하는 핀홀 등의 결함으로부터 상기 혼합액이 침입하여 게이트 전극의 텅스텐을 용해시키는 것을 저감할 수 있다. 또한, 마찬가지로 패터닝 공정에 이용한 레지스트를 박리하는 레지스트 박리 공정에서 레지스트를 박리하기 위한 박리액이 게이트 보호막(캡막 및 게이트 측벽)인 실리콘 질화막의 핀홀 등의 결함으로부터 침입하여 텅스텐을 용해시키는 것을 저감할 수 있다.
또한, 게이트 전극을 구성하는 텅스텐의 상면을 실리콘 산화막으로 피복함으로써, 텅스텐 상에 캡막이 되는 실리콘 질화막을 퇴적할 때에, 분위기 중의 산화제에 의해 텅스텐이 산화하고 그 표면이 모폴로지 열화하는 것을 방지할 수 있다.
또한, 게이트 전극을 구성하는 텅스텐의 측면 및 상면을 실리콘 산화막으로 피복함으로써, 게이트 전극의 측면에 게이트 측벽이 되는 실리콘 질화막을 퇴적할 때에, 캡막으로서 이용된 실리콘 질화막의 핀홀 등의 결함으로부터 분위기 중의 산화제가 진입하여, 게이트 전극인 상기 텅스텐이 산화하는 것을 방지할 수 있다.
또한, 본 제2 실시예에서는 게이트 전극과 실리콘 질화막 간에 유전률이 낮은 실리콘 산화막을 형성함으로써, 기생 용량 중, 오버랩 캐패시턴스를 저감할 수 있다. 또한, 활성 영역인 n+확산층을 실리콘 산화막으로 덮음으로써 실리콘 질화막을 반응성 에칭으로 가공하여 게이트 측벽을 형성할 때, 상기 활성 영역이 플라즈마에 직접 노출되는 것을 막을 수 있다. 이에 따라, 활성 영역에 상기 반응성 에칭에 기인한 불순물의 혼입이나 손상이 생기는 것을 억제할 수 있다.
또, 제2 실시예에서는 폴리 실리콘과 텅스텐의 적층 구조의 게이트 전극에 대하여 설명하였지만 이것에 한하는 것은 아니고, 폴리 실리콘과 그 외의 금속과의 적층 구조로 이루어지는 그 외의 폴리 메탈 구조의 게이트 전극만으로도 마찬가지로 적용할 수 있다.
또한, 상기 실리콘 산화막의 퇴적법으로는 상기에 진술한 고주파(RF) 스퍼터법 이외에, 상압 CVD법이나 마그네트론 스퍼터법 등 산화가 발생하지 않는 저온, 또한 플라즈마 유기 CVD법 등 진공 분위기 중에서 행해지는 퇴적 방법을 이용함으로써 마찬가지의 효과를 얻을 수 있다.
다음에, 본 발명의 제3 실시예의 반도체 장치의 구조에 대하여 설명한다. 이하에 nMOS를 나타내어 설명하지만, 이 제3 실시예는 pMOS를 포함하는 CMOS 트랜지스터에 적용 가능하다.
도 25는 제3 실시예의 반도체 장치의 구조를 나타내는 단면도이다.
이 도 25에 도시한 바와 같이, 반도체 기판(50)에는 소자 영역을 분리하는 소자 분리 영역(51)이 형성되고, 이 반도체 기판(50) 상에는 실리콘 산화막(SiO2)으로 이루어지는 게이트 절연막(52)이 형성되고 있다.
상기 소자 영역의 게이트 절연막(52) 상에는 막 두께 100㎚ 정도의 폴리 실리콘(53) 및 금속, 예를 들면 막 두께 100㎚ 정도의 텅스텐(54)의 적층 구조로 이루어지는 게이트 전극이 형성되며, 또한 이 게이트 전극 상에는 막 두께 50㎚ 정도의 실리콘 질화막(55), 막 두께 10㎚ 정도의 실리콘 산화막(56), 막 두께 100㎚ 정도의 실리콘 질화막(57) 및 막 두께 10㎚정도의 실리콘 산화막(58)의 순서로 하층측에서 적층된 게이트 보호막으로서의 캡막이 형성되고 있다.
또한, 상기 게이트 전극 및 실리콘 질화막(55), 실리콘 산화막(56), 실리콘 질화막(57)의 측면에는 실리콘 질화막(59)이 형성되며, 또한 이 실리콘 질화막(59)의 외측에는 상기 실리콘 산화막(58), 실리콘 질화막(60)이 형성되어 있다. 이들 실리콘 질화막(59), 실리콘 산화막(58) 및 실리콘 질화막(60)에 의해, 게이트 측벽(61)을 구성하고 있다.
또한, 상기 게이트 전극의 양측의 반도체 기판(50) 내에는 소스, 드레인의 n 확산(62) 및 도시되지 않는 p 확산이 nMOS 및 pMOS에 각각 선택적으로 형성되며, 또한 이 n 확산(62), p 확산의 외측에는 n+확산층(63), 도시되지 않는 p+확산층이 각각 형성되어 있다.
다음에, 상기 제3 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 25 ∼ 도 30은 제3 실시예의 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 단면도이다.
도 26에 도시한 바와 같이, 실리콘 반도체 기판(50)에 매립 산화법에 의해 소자 분리 영역(51)을 형성하여 웰, 채널 등의 이온 주입을 행한다. 계속해서, 상기 반도체 기판(50)에 대하여 고온산화 분위기 중에서 열산화를 행함으로써, 반도체 기판(50) 상에 실리콘 산화막으로 이루어지는 게이트 절연막(52)을 형성한다.
또한, 도 27에 도시한 바와 같이, 상기 게이트 절연막(52) 상에 CVD법에 의한 적층 구조를 갖는 게이트 전극의 최하층이 되는 폴리 실리콘(53)을 100㎚ 퇴적한다. 이온 주입에 의해, 예를 들면 인(P)을 5×1015[㎝-2], 10[keV]의 조건으로 폴리 실리콘(33) 중에 도핑하여 질소 분위기 중에서 850℃, 30분의 어닐링을 행하고 폴리 실리콘(53) 중에 확산한다. 이 때, 리소그래피법을 이용함으로써 nMOS의 형성 영역에는 인을, pMOS의 형성 영역에는 붕소(B)를, 각각 선택적으로 이온 주입하여도 좋다.
계속해서, 상기 폴리 실리콘(53) 상에 금속, 예를 들면 텅스텐(W ; 54)을 스퍼터법에 의해 100㎚ 퇴적한다. 또한, CVD법에 의해 캡막이 되는 실리콘 질화막(55)을 50㎚, 실리콘 산화막(56)을 10㎚ 및 실리콘 질화막(57)을 100㎚, 각각 순서대로 퇴적한다. 그리고, 도 28에 도시한 바와 같이, 리소그래피법을 이용하여 이들 적층막을 패터닝하여 게이트 전극을 형성한다.
다음에, 도 29에 도시한 바와 같이 CVD법에 의해 실리콘 질화막(59)을 10㎚ 퇴적하고, 도 30에 도시한 바와 같이, 반응성 에칭(RIE)법에 의해 상기 실리콘 질화막(59)을 이방성 에칭하여 게이트 전극의 측면에 실리콘 질화막(59)을 남긴다. 이 후, 리소그래피법을 이용하여 소스, 드레인의 n 확산(62) 및 나타내지 않는 p 확산을 nMOS 및 pMOS에 각각 선택적으로 이온 주입에 의해 형성한다.
계속해서, CVD법에 의해 실리콘 산화막(58)을 10㎚ 퇴적하고, 또한 실리콘 질화막(60)을 80㎚ 퇴적한다. 또한, 레지스트막의 마스크 패턴을 이용하지 않고서 반응성 에칭(RIE)법에 의해 상기 실리콘 질화막(60)을 이방성 에칭하고, 도 25에 도시한 바와 같이 게이트 전극의 측면에 실리콘 질화막(60)을 남긴다. 이에 따라, 게이트 전극측에서 상기 실리콘 질화막(59), 실리콘 산화막(58) 및 실리콘 질화막(60)으로 이루어지는 게이트 측벽(61)을 형성한다. 또한, 리소그래피법을 이용한 이온 주입에 의해 소스, 드레인이 되는 n+확산층(63) 및 도시되지 않는 p+확산층을 nMOS 및 pMOS 각각에 선택적으로 형성한다.
이상의 공정에 의해, 본 제3 실시예의 특징인 게이트 전극 부분의 제조가 완료된다. 이 후는, 통상의 MOS-FET의 제조 공정에 따라서, 반도체 장치의 제조가 행해진다.
예를 들면, 그 후의 제조 공정의 일례를 간단하게 설명하면 다음과 같이 된다. 상기 제2 실시예와 같이, 게이트 전극 상에만 레지스트 패턴을 형성하고, 게이트 전극 근방 이외의 실리콘 산화막(58), 게이트 절연막(52)을 에칭한 후, 상기 레지스트 패턴을 박리한다. 다음에, 티탄을 막 두께 20㎚, 질화 티탄을 막 두께 70㎚ 순차 퇴적하고, 질소 분위기 중에서 650℃, 30초의 램프 어닐링을 행하여 실리콘 반도체 기판(50)과 티탄을 반응시켜서 티탄 실리사이드막을 형성한다. 계속해서, 황산과 과산화 수소수의 혼합액으로 미반응의 티탄 및 질화 티탄을 선택적으로 제거한다. 또한, 800℃, 30초의 램프 어닐링에 의해 상기 티탄 실리사이드막에 상변화를 일으켜서 저저항의 C54상을 형성한다.
이 후, BPSG막 등의 층간 절연막을 막 두께 700㎚ 퇴적하고, 이 층간 절연막을 개구하여 컨택트 홀을 형성한다. 또한, 도전막을 전면에 퇴적하고 이 도전막을 패터닝하여 배선을 형성한다.
여기서, 이 제3 실시예에서는 미반응의 티탄 및 질화 티탄을 선택적으로 제거하는 공정에서 게이트 전극을 구성하는 텅스텐(54)을 캡막인 실리콘 산화막(56), 실리콘 산화막(58)과 게이트 측벽인 실리콘 산화막(58)으로 피복하고 있기 때문에, 그 외의 캡막 및 게이트 측벽인 실리콘 질화막(55), 실리콘 질화막(57) 및 실리콘 질화막(60)에 핀홀 등의 결함이 존재하여도 황산과 과산화 수소수의 혼합액이 게이트 전극까지 침입하는 일은 없고, 상기 혼합액의 침입에 의한 텅스텐(54)의 용해를 방지할 수 있다.
또한, 게이트 전극을 구성하는 텅스텐(54)의 측면은 실리콘 산화막(58)으로 피복되며, 텅스텐(54)의 상부는 실리콘 산화막(56, 58)으로 피복되어 있기 때문에, 게이트 전극의 측면에 게이트 측벽이 되는 실리콘 질화막(60)을 퇴적할 때에 캡막으로서 이용된 실리콘 질화막(55), 실리콘 질화막(57)의 핀홀 등의 결함으로부터 분위기 중의 산화제가 진입하고 게이트 전극에 이용되고 있는 상기 텅스텐(54)이 산화하게 되는 것을 방지할 수 있다.
또한, 상술한 셀프 얼라이먼트를 이용하여 컨택트 홀을 형성하는 공정에서는 상기 게이트 전극 상에는 게이트 보호막(캡막)인 실리콘 질화막(57)이 형성되어 있고, 이 실리콘 질화막(57)이 게이트 전극 상에서 에칭 스토퍼로서 작동하기 때문에 상기 게이트 전극이 침식되는 일은 없다.
이상 설명한 바와 같이 본 제3 실시예에 따르면, 소스, 드레인(확산층)의 실리사이드화(살리사이드 기술)에서의 황산과 과산화 수소수의 혼합액에 의한 선택 에칭 공정에서, 게이트 보호막(캡막 및 게이트 측벽)으로서의 실리콘 질화막에 존재하는 핀홀 등의 결함으로부터 상기 혼합액이 침입하여 게이트 전극의 텅스텐을 용해시키는 것을 저감할 수 있다. 또한, 마찬가지로 패터닝 공정에 이용한 레지스트를 박리하는 레지스트 박리 공정에서, 레지스트를 박리하기 위한 박리액이 게이트 보호막(캡막 및 게이트 측벽)인 실리콘 질화막의 핀홀 등의 결함으로부터 침입하여 텅스텐을 용해시키는 것을 저감할 수 있다.
또한, 게이트 전극을 구성하는 텅스텐의 측면 및 상면을 실리콘 산화막으로 피복함으로써, 게이트 전극의 측면에 게이트 측벽이 되는 실리콘 질화막을 퇴적할 때, 캡막으로서 이용된 실리콘 질화막의 핀홀 등의 결함으로부터 분위기 중의 산화제가 진입하여 게이트 전극인 상기 텅스텐이 산화하는 것을 방지할 수 있다.
또한, 본 제3 실시예에서는 활성 영역인 n+확산층을 실리콘 산화막으로 덮음으로써, 실리콘 질화막을 반응성 에칭으로 가공하여 게이트 측벽을 형성할 때, 상기 활성 영역이 플라즈마에 직접 노출되는 것을 막을 수 있다. 이에 따라, 활성 영역에 상기 반응성 에칭에 기인한 불순물의 혼입이나 손상이 들어 가는 것을 억제할 수 있다.
또, 이 제3 실시예에서는 폴리 실리콘과 텅스텐의 적층 구조의 게이트 전극에 대하여 설명하였지만, 이것에 한하는 것은 아니고, 폴리 실리콘과 그 외의 금속과의 적층 구조로 이루어지는 그 외의 폴리 메탈 구조의 게이트 전극만으로도 마찬가지로 적용할 수 있다.
이상 진술한 바와 같이 본 발명에 따르면, 폴리 실리콘과 금속을 포함하는 적층 구조로 이루어지는 게이트 전극이 결손 또는 열화하지 않은 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (21)

  1. 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과,
    실리콘 산화물계의 막과 실리콘 질화막을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 보호막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과
    상기 게이트 전극 상에 형성되어 실리콘 산화물계의 막과 실리콘 질화막을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 캡 절연막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 캡 절연막은, 상기 게이트 전극 상에 형성된 실리콘 산화막과, 상기 실리콘 산화막 상에 형성된 실리콘 질화막을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 캡 절연막은, 상기 게이트 전극 상에 형성된 실리콘 질화막과, 상기 실리콘 질화막 상에 형성된 실리콘 산화막과, 상기 실리콘 산화막 상에 형성된 실리콘 질화막을 갖는 것을 특징으로 하는 반도체 장치.
  5. 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과,
    상기 게이트 전극의 측면에 형성되어, 실리콘 산화물계의 막과 실리콘 질화막을 포함하는 절연막으로 이루어지는 상기 게이트 전극을 보호하기 위한 측벽 절연막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 측벽 절연막은, 상기 게이트 전극의 측면에 형성된 실리콘 산화막과, 상기 실리콘 산화막 상에 형성된 실리콘 질화막을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 측벽 절연막은, 상기 게이트 전극의 측면에 형성된 실리콘 질화막과, 상기 실리콘 질화막 상에 형성된 실리콘 산화막과, 상기 실리콘 산화막 상에 형성된 실리콘 질화막을 갖는 것을 특징으로 하는 반도체 장치.
  8. 폴리 실리콘 및 금속을 포함하는 적층 구조로 이루어지는 게이트 전극과,
    상기 게이트 전극 상에 형성되어 실리콘 질화막을 포함하는 절연막으로 이루어지는 캡 절연막과,
    상기 게이트 전극의 측면에 형성되어 실리콘 질화막으로 이루어지는 제1 측벽 절연막과,
    상기 캡 절연막 및 제1 측벽 절연막을 덮도록 형성된 실리콘 질화막과,
    상기 게이트 전극의 측면의 상기 실리콘 질화막의 외측에 형성되어, 실리콘 산화물계의 막으로 이루어지는 제2 측벽 절연막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 캡 절연막 및 상기 제1 측벽 절연막과, 상기 캡 절연막 및 제1 측벽 절연막을 덮도록 형성된 실리콘 질화막 사이에 실리콘 산화물계의 막이 또한 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항, 제2항, 제5항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 실리콘 산화물계의 막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  11. 제1항, 제2항, 제5항, 제8항 중 어느 한 항에 있어서, 상기 실리콘 산화물계의 막은, BPSG막 혹은 PSG막인 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판 상에 형성된 게이트 절연막 상에, 폴리 실리콘 및 금속을 포함하는 게이트 전극이 되는 적층막을 형성하는 공정과,
    상기 적층막 상에 제1 실리콘 질화막을 포함하는 절연막을 형성하는 공정과,
    상기 적층막 및 상기 절연막을 가공하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극이 형성된 반도체 기판 상에 제2 실리콘 질화막을 성막하는 공정과,
    상기 제2 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제2 실리콘 질화막을 잔존시키는 공정과,
    상기 제2 실리콘 질화막이 잔존하는 반도체 기판 상에 제3 실리콘 질화막을 성막하는 공정과,
    상기 제3 실리콘 질화막 상에 실리콘 산화물계의 막을 성막하는 공정과,
    상기 실리콘 산화물계의 막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 실리콘 산화막을 잔존시키는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 실리콘 산화물계의 막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 실리콘 산화물계의 막은 BPSG막 혹은 PSG막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 제2 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제2 실리콘 질화막을 잔존시키는 공정은, 상기 제2 실리콘 질화막을 에칭함과 동시에, 상기 게이트 전극 상에 형성된 상기 절연막 상 및 잔존하는 상기 제2 실리콘 질화막 상에 산화막을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 기판 상에 형성된 게이트 절연막 상에, 폴리 실리콘 및 금속을 포함하는 게이트 전극이 되는 적층막을 형성하는 공정과,
    상기 적층막 상에 제1 실리콘 산화막, 제1 실리콘 질화막의 순서로 적층된 절연막을 형성하는 공정과,
    상기 적층막 및 상기 절연막을 가공하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극이 형성된 반도체 기판 상에 제2 실리콘 산화막을 성막하는 공정과,
    상기 제2 실리콘 산화막 상에 제2 실리콘 질화막을 성막하는 공정과,
    상기 제2 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제2 실리콘 질화막을 잔존시키는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1, 제2 실리콘 산화막을 비산화 분위기 중에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항 또는 제18항에 있어서, 상기 제1, 제2 실리콘 산화막을 고주파(RF) 스퍼터법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 반도체 기판 상에 형성된 게이트 절연막 상에, 폴리 실리콘 및 금속을 포함하는 게이트 전극이 되는 적층막을 형성하는 공정과,
    상기 적층막 상에 제1 실리콘 질화막, 제1 실리콘 산화막, 제2 실리콘 질화막의 순서로 적층된 절연막을 형성하는 공정과,
    상기 적층막 및 상기 절연막을 가공하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극이 형성된 반도체 기판 상에 제3 실리콘 질화막을 성막하는 공정과,
    상기 제3 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면에 상기 제3 실리콘 질화막을 잔존시키는 공정과,
    상기 제3 실리콘 질화막이 잔존하는 반도체 기판 상에 제2 실리콘 산화막을 성막하는 공정과,
    상기 제2 실리콘 산화막 상에 제4 실리콘 질화막을 성막하는 공정과,
    상기 제4 실리콘 질화막을 이방성 에칭하여 상기 게이트 전극의 측면의 상기 제2 실리콘 산화막 상에 상기 제4 실리콘 질화막을 잔존시키는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제13항 내지 제20항 중 어느 한 항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 반도체 장치의 제조 방법.
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