JPH08125175A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08125175A JPH08125175A JP25510894A JP25510894A JPH08125175A JP H08125175 A JPH08125175 A JP H08125175A JP 25510894 A JP25510894 A JP 25510894A JP 25510894 A JP25510894 A JP 25510894A JP H08125175 A JPH08125175 A JP H08125175A
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- insulating film
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Abstract
(57)【要約】
【目的】 不純物イオンのゲート電極への侵入を防止
し、ゲート電極部の段差の低減が図れる半導体装置およ
びその製造方法を提供する。 【構成】 半導体基板１に分離酸化膜２，ゲート酸化膜
３を形成した後、ゲート酸化膜３上にゲート電極４ａ，
上敷常圧酸化膜１９ａを形成し、ゲート電極４ａ，上敷
常圧酸化膜１９ａをマスクとしてＮ-型ソース・ドレイ
ン７を形成する。その後、サイドウォール１９ｂを形成
して、ゲート電極４ａ，上敷常圧酸化膜１９ａ、サイド
ウォール１９ｂをマスクとしてＮ+型ソース・ドレイン
９を形成する。その後、上敷常圧酸化膜１９ａ、サイド
ウォール１９ｂを除去する。 【効果】 ゲート電極部の段差が低減でき、後工程が容
易となる。
し、ゲート電極部の段差の低減が図れる半導体装置およ
びその製造方法を提供する。 【構成】 半導体基板１に分離酸化膜２，ゲート酸化膜
３を形成した後、ゲート酸化膜３上にゲート電極４ａ，
上敷常圧酸化膜１９ａを形成し、ゲート電極４ａ，上敷
常圧酸化膜１９ａをマスクとしてＮ-型ソース・ドレイ
ン７を形成する。その後、サイドウォール１９ｂを形成
して、ゲート電極４ａ，上敷常圧酸化膜１９ａ、サイド
ウォール１９ｂをマスクとしてＮ+型ソース・ドレイン
９を形成する。その後、上敷常圧酸化膜１９ａ、サイド
ウォール１９ｂを除去する。 【効果】 ゲート電極部の段差が低減でき、後工程が容
易となる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
およびその製造方法に関し、特にゲート電極部の構造お
よびその製造方法に関するものである。
およびその製造方法に関し、特にゲート電極部の構造お
よびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高機能化
に伴い、素子の微細化、多層化への技術開発には目覚ま
しいものがある。半導体装置の特性を良好にし、製造方
法を容易にするため、各層における段差低減のための種
々の開発、改良がなされてきている。
に伴い、素子の微細化、多層化への技術開発には目覚ま
しいものがある。半導体装置の特性を良好にし、製造方
法を容易にするため、各層における段差低減のための種
々の開発、改良がなされてきている。
【０００３】図１１は従来のＭＯＳトランジスタの製造
方法を示す工程断面図であり、図１１（ａ）〜（ｅ）に
従って順次説明を行う。まず、図１１（ａ）に示すよう
に、Ｐ型半導体基板１にＬＯＣＯＳ法により分離酸化膜
２を形成した後、全面にゲート酸化膜３を形成し、チャ
ネル領域にＢＦ2，Ｂ等をイオン注入してチャネルドー
プ層５を形成する。その後、全面にＰ等のＮ型不純物を
ドーピングした多結晶シリコン膜４を堆積した後、ゲー
ト電極用レジストパターン６を形成する。
方法を示す工程断面図であり、図１１（ａ）〜（ｅ）に
従って順次説明を行う。まず、図１１（ａ）に示すよう
に、Ｐ型半導体基板１にＬＯＣＯＳ法により分離酸化膜
２を形成した後、全面にゲート酸化膜３を形成し、チャ
ネル領域にＢＦ2，Ｂ等をイオン注入してチャネルドー
プ層５を形成する。その後、全面にＰ等のＮ型不純物を
ドーピングした多結晶シリコン膜４を堆積した後、ゲー
ト電極用レジストパターン６を形成する。
【０００４】次に、図１１（ｂ）に示すように、レジス
トパターン６をマスクとして多結晶シリコン膜４を異方
的にエッチングし、ゲート電極４ａを形成する。この
時、ゲート電極４ａは多結晶シリコン膜４の上部にＷ，
Ｍｏ等の高融点金属のシリサイド膜を重ねた、いわゆる
ポリサイド構造のものを用いることもある。レジストパ
ターン６を除去した後、ゲート電極４ａをマスクとして
イオン注入しＮ-型ソース・ドレイン７を形成する。
トパターン６をマスクとして多結晶シリコン膜４を異方
的にエッチングし、ゲート電極４ａを形成する。この
時、ゲート電極４ａは多結晶シリコン膜４の上部にＷ，
Ｍｏ等の高融点金属のシリサイド膜を重ねた、いわゆる
ポリサイド構造のものを用いることもある。レジストパ
ターン６を除去した後、ゲート電極４ａをマスクとして
イオン注入しＮ-型ソース・ドレイン７を形成する。
【０００５】次に、図１１（ｃ）に示すように、全面に
シリコン酸化膜８を形成する。次に、図１１（ｄ）に示
すように、シリコン酸化膜８に異方性エッチングを施し
てサイドウォール８ａを形成した後、ゲート電極４ａお
よびサイドウォール８ａをマスクとしてイオン注入し、
Ｎ+型ソース・ドレイン９を形成する。次に、図１１
（ｅ）に示すように、層間絶縁膜１０を全面に形成す
る。この層間絶縁膜１０は平坦化を目的として、数種の
絶縁膜を使用している。
シリコン酸化膜８を形成する。次に、図１１（ｄ）に示
すように、シリコン酸化膜８に異方性エッチングを施し
てサイドウォール８ａを形成した後、ゲート電極４ａお
よびサイドウォール８ａをマスクとしてイオン注入し、
Ｎ+型ソース・ドレイン９を形成する。次に、図１１
（ｅ）に示すように、層間絶縁膜１０を全面に形成す
る。この層間絶縁膜１０は平坦化を目的として、数種の
絶縁膜を使用している。
【０００６】以上のようにしてＭＯＳトランジスタを形
成すると、図１１（ｂ）（ｄ）に示すように、ゲート電
極４ａをマスクとしてイオン注入を行ってソース・ドレ
イン７、９を形成しており、不純物イオンがゲート電極
４ａ内に入り込むのは避けられない。このため、ゲート
電極４ａの濃度が変化し、トランジスタのしきい値電圧
が変化してしまう。また、ゲート電極４ａがさらに薄膜
化することになれば、ソース・ドレイン７、９の形成の
際の不純物イオンがゲート電極４ａ内に入り込むばかり
でなく、ゲート電極４ａを突き抜けてゲート電極４ａ直
下に侵入し、トランジスタのしきい値を変動させ、不安
定にさせるばかりでなくゲート酸化膜３の信頼性の劣化
にもつながる。特に、Ｎ+型ソース・ドレイン９の形成
時には顕著なものとなる。
成すると、図１１（ｂ）（ｄ）に示すように、ゲート電
極４ａをマスクとしてイオン注入を行ってソース・ドレ
イン７、９を形成しており、不純物イオンがゲート電極
４ａ内に入り込むのは避けられない。このため、ゲート
電極４ａの濃度が変化し、トランジスタのしきい値電圧
が変化してしまう。また、ゲート電極４ａがさらに薄膜
化することになれば、ソース・ドレイン７、９の形成の
際の不純物イオンがゲート電極４ａ内に入り込むばかり
でなく、ゲート電極４ａを突き抜けてゲート電極４ａ直
下に侵入し、トランジスタのしきい値を変動させ、不安
定にさせるばかりでなくゲート酸化膜３の信頼性の劣化
にもつながる。特に、Ｎ+型ソース・ドレイン９の形成
時には顕著なものとなる。
【０００７】この解決策として、イオン注入によるしき
い値電圧の変動を最小限に押さえるために、ゲート電極
４ａとなる多結晶シリコン４中の不純物濃度を高くする
事が考えられる。ところが、多結晶シリコン４中の単位
体積あたりの不純物濃度には固溶限界があるため不純物
濃度を高めるためにはゲート電極４ａの厚みを増さなけ
ればならない。
い値電圧の変動を最小限に押さえるために、ゲート電極
４ａとなる多結晶シリコン４中の不純物濃度を高くする
事が考えられる。ところが、多結晶シリコン４中の単位
体積あたりの不純物濃度には固溶限界があるため不純物
濃度を高めるためにはゲート電極４ａの厚みを増さなけ
ればならない。
【０００８】図１２は図１１のＭＯＳトランジスタのゲ
ート電極４ａ部の拡大断面図である。図１２に示すよう
に、ゲート電極４ａ部は半導体基板１に対して段差Ａが
増大することになる。
ート電極４ａ部の拡大断面図である。図１２に示すよう
に、ゲート電極４ａ部は半導体基板１に対して段差Ａが
増大することになる。
【０００９】また、図１３に示すように、ソース・ドレ
イン７，９を形成する際に不純物イオンがゲート電極４
ａへ侵入するのを防止するためにゲート電極４ａ直上に
上敷酸化膜１１ａを形成する方法も開発されている。図
１３（ａ）〜（ｆ）に従って順次説明を行う。まず、図
１３（ａ）に示すように、Ｐ型半導体基板１にＬＯＣＯ
Ｓ法により分離酸化膜２を形成した後、全面にゲート酸
化膜３を形成し、チャネル領域にＢＦ2，Ｂ等をイオン
注入してチャネルドープ層５を形成する。その後、全面
にＰ等のＮ型不純物をドーピングした多結晶シリコン膜
４およびシリコン酸化膜１１を順次堆積した後、ゲート
電極用レジストパターン６を形成する。
イン７，９を形成する際に不純物イオンがゲート電極４
ａへ侵入するのを防止するためにゲート電極４ａ直上に
上敷酸化膜１１ａを形成する方法も開発されている。図
１３（ａ）〜（ｆ）に従って順次説明を行う。まず、図
１３（ａ）に示すように、Ｐ型半導体基板１にＬＯＣＯ
Ｓ法により分離酸化膜２を形成した後、全面にゲート酸
化膜３を形成し、チャネル領域にＢＦ2，Ｂ等をイオン
注入してチャネルドープ層５を形成する。その後、全面
にＰ等のＮ型不純物をドーピングした多結晶シリコン膜
４およびシリコン酸化膜１１を順次堆積した後、ゲート
電極用レジストパターン６を形成する。
【００１０】次に、図１３（ｂ）に示すように、レジス
トパターン６をマスクとしてシリコン酸化膜１１をエッ
チングして上敷酸化膜１１ａを形成する。その後、レジ
ストパターン６を除去する。次に、図１３（ｃ）に示す
ように、上敷酸化膜１１ａをマスクとして、多結晶シリ
コン膜４を異方的にエッチングし、ゲート電極４ａを形
成する。一般に、この上敷酸化膜１１ａをマスクとして
のエッチングはレジストをマスクとしてのエッチングよ
りも下地であるゲート酸化膜３に対して高い選択比が得
られ、半導体基板１を損傷することがない。この時、ゲ
ート電極４ａは多結晶シリコン膜４の上部にＷ，Ｍｏ等
の高融点金属のシリサイド膜を重ねた、いわゆるポリサ
イド構造のものを用いることもある。その後、上敷酸化
膜１１ａとゲート電極４ａをマスクとしてイオン注入し
Ｎ-型ソース・ドレイン７を形成する。
トパターン６をマスクとしてシリコン酸化膜１１をエッ
チングして上敷酸化膜１１ａを形成する。その後、レジ
ストパターン６を除去する。次に、図１３（ｃ）に示す
ように、上敷酸化膜１１ａをマスクとして、多結晶シリ
コン膜４を異方的にエッチングし、ゲート電極４ａを形
成する。一般に、この上敷酸化膜１１ａをマスクとして
のエッチングはレジストをマスクとしてのエッチングよ
りも下地であるゲート酸化膜３に対して高い選択比が得
られ、半導体基板１を損傷することがない。この時、ゲ
ート電極４ａは多結晶シリコン膜４の上部にＷ，Ｍｏ等
の高融点金属のシリサイド膜を重ねた、いわゆるポリサ
イド構造のものを用いることもある。その後、上敷酸化
膜１１ａとゲート電極４ａをマスクとしてイオン注入し
Ｎ-型ソース・ドレイン７を形成する。
【００１１】次に、図１３（ｄ）に示すように、全面に
シリコン酸化膜８を形成する。次に、図１３（ｅ）に示
すように、シリコン酸化膜８に異方性エッチングを施し
てサイドウォール８ａを形成した後、ゲート電極４ａお
よびサイドウォール８ａをマスクとしてイオン注入し、
Ｎ+型ソース・ドレイン９を形成する。次に、図１３
（ｆ）に示すように、層間絶縁膜１０を全面に形成す
る。この層間絶縁膜１０は平坦化を目的として、数種の
絶縁膜を使用している。
シリコン酸化膜８を形成する。次に、図１３（ｅ）に示
すように、シリコン酸化膜８に異方性エッチングを施し
てサイドウォール８ａを形成した後、ゲート電極４ａお
よびサイドウォール８ａをマスクとしてイオン注入し、
Ｎ+型ソース・ドレイン９を形成する。次に、図１３
（ｆ）に示すように、層間絶縁膜１０を全面に形成す
る。この層間絶縁膜１０は平坦化を目的として、数種の
絶縁膜を使用している。
【００１２】図１４は図１３に示したＭＯＳトランジス
タのゲート電極４ａ部の拡大断面図である。図に示すよ
うに、ゲート電極４ａそのものは薄く形成することがで
きるが、ゲート電極４ａ上部に上敷酸化膜１１ａを形成
しているので、ゲート電極４ａ部は半導体基板１に対し
て段差Ａが増大することになる。
タのゲート電極４ａ部の拡大断面図である。図に示すよ
うに、ゲート電極４ａそのものは薄く形成することがで
きるが、ゲート電極４ａ上部に上敷酸化膜１１ａを形成
しているので、ゲート電極４ａ部は半導体基板１に対し
て段差Ａが増大することになる。
【００１３】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタは図１１、１３に示すように形成されており、ソー
ス・ドレイン７，９の形成時において、不純物イオンが
ゲート電極４ａ中へ侵入したり、ゲート電極４ａを突き
抜けたりするのを防ぐためには、図１１に示すようにゲ
ート電極４ａそのもののを厚く形成するか、図１３に示
すようにゲート電極４ａ上部に上敷酸化膜１１ａを形成
しなければならず、ゲート電極４ａ部のトータルの厚み
を減らすことには限界があった。その結果、ゲート電極
４ａ部において、その厚みを１０００オングストローム
以下に形成するのが困難であった。また、上敷酸化膜１
１ａを除去すれば、同時に分離酸化膜２およびゲート酸
化膜３を変形させ、素子の特性を劣化させることになっ
た。従って、ゲート電極４ａの形成時において、図１
２、図１４に示す段差Ａを抑制することができないとい
う問題点があった。
スタは図１１、１３に示すように形成されており、ソー
ス・ドレイン７，９の形成時において、不純物イオンが
ゲート電極４ａ中へ侵入したり、ゲート電極４ａを突き
抜けたりするのを防ぐためには、図１１に示すようにゲ
ート電極４ａそのもののを厚く形成するか、図１３に示
すようにゲート電極４ａ上部に上敷酸化膜１１ａを形成
しなければならず、ゲート電極４ａ部のトータルの厚み
を減らすことには限界があった。その結果、ゲート電極
４ａ部において、その厚みを１０００オングストローム
以下に形成するのが困難であった。また、上敷酸化膜１
１ａを除去すれば、同時に分離酸化膜２およびゲート酸
化膜３を変形させ、素子の特性を劣化させることになっ
た。従って、ゲート電極４ａの形成時において、図１
２、図１４に示す段差Ａを抑制することができないとい
う問題点があった。
【００１４】特に、図１５に示すようなシールドビット
線タイプのスタックト型ＤＲＡＭメモリセルの場合、ゲ
ート電極４ａ直上にビット線１２がくるため、ゲート電
極４ａ形成後の段差Ａはビット線１２の加工を困難にす
るばかりかビット線１２の抵抗を上昇させＤＲＡＭのア
クセスを遅くしたり、ビット線１２の容量を上昇させＤ
ＲＡＭの特性を大きく劣化させる要因となっていた。図
１５において、１２はビット線、１４、１５、１６はキ
ャパシタを構成しており、各々、下部電極、誘電体膜、
上部電極である。
線タイプのスタックト型ＤＲＡＭメモリセルの場合、ゲ
ート電極４ａ直上にビット線１２がくるため、ゲート電
極４ａ形成後の段差Ａはビット線１２の加工を困難にす
るばかりかビット線１２の抵抗を上昇させＤＲＡＭのア
クセスを遅くしたり、ビット線１２の容量を上昇させＤ
ＲＡＭの特性を大きく劣化させる要因となっていた。図
１５において、１２はビット線、１４、１５、１６はキ
ャパシタを構成しており、各々、下部電極、誘電体膜、
上部電極である。
【００１５】また、図１１（ａ），図１３（ａ）に示す
ように、ゲート電極４ａ形成前にイオン注入によってチ
ャネルドープを行っているので、ゲート電極４ａ直下の
チャネル部以外のソース・ドレイン領域にも不純物イオ
ンが注入されてしまうという問題点があった。
ように、ゲート電極４ａ形成前にイオン注入によってチ
ャネルドープを行っているので、ゲート電極４ａ直下の
チャネル部以外のソース・ドレイン領域にも不純物イオ
ンが注入されてしまうという問題点があった。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、ＭＯＳトランジスタの形成にお
いて、不純物イオンのゲート電極４ａ中への侵入を防止
するとともにゲート電極部の段差が低減でき、適正なチ
ャネルドープが行える特性の良好な半導体装置およびそ
の製造方法を提供することを目的としている。
ためになされたもので、ＭＯＳトランジスタの形成にお
いて、不純物イオンのゲート電極４ａ中への侵入を防止
するとともにゲート電極部の段差が低減でき、適正なチ
ャネルドープが行える特性の良好な半導体装置およびそ
の製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、ゲート電極の厚みを１０００オングス
トローム以下に形成したものである。
る半導体装置は、ゲート電極の厚みを１０００オングス
トローム以下に形成したものである。
【００１８】また、この発明の請求項２に係る半導体装
置の製造方法は、半導体基板を熱酸化することにより分
離酸化膜、さらにゲート酸化膜を形成する工程と、上記
ゲート酸化膜上にゲート電極を形成する工程と、上記ゲ
ート電極直上に絶縁膜を形成する工程と、上記絶縁膜と
ゲート電極とをマスクとしてイオン注入し半導体基板中
に高濃度不純物領域を形成する工程と、上記絶縁膜を除
去する工程と、を備えたものである。
置の製造方法は、半導体基板を熱酸化することにより分
離酸化膜、さらにゲート酸化膜を形成する工程と、上記
ゲート酸化膜上にゲート電極を形成する工程と、上記ゲ
ート電極直上に絶縁膜を形成する工程と、上記絶縁膜と
ゲート電極とをマスクとしてイオン注入し半導体基板中
に高濃度不純物領域を形成する工程と、上記絶縁膜を除
去する工程と、を備えたものである。
【００１９】また、この発明の請求項３に係る半導体装
置の製造方法は、半導体基板を熱酸化することにより分
離酸化膜、さらにゲート酸化膜を形成する工程と、上記
ゲート酸化膜上にゲート電極を形成する工程と、上記ゲ
ート電極直上に絶縁膜を形成する工程と、上記絶縁膜お
よびゲート電極をマスクとしてイオン注入し半導体基板
中に低濃度不純物領域を形成する工程と、上記ゲート電
極の側壁にサイドウォールを形成する工程と、上記絶縁
膜とゲート電極とサイドウォールとをマスクとしてイオ
ン注入し半導体基板中に高濃度不純物領域を形成する工
程と、上記絶縁膜およびサイドウォールを除去する工程
と、を備えたものである。
置の製造方法は、半導体基板を熱酸化することにより分
離酸化膜、さらにゲート酸化膜を形成する工程と、上記
ゲート酸化膜上にゲート電極を形成する工程と、上記ゲ
ート電極直上に絶縁膜を形成する工程と、上記絶縁膜お
よびゲート電極をマスクとしてイオン注入し半導体基板
中に低濃度不純物領域を形成する工程と、上記ゲート電
極の側壁にサイドウォールを形成する工程と、上記絶縁
膜とゲート電極とサイドウォールとをマスクとしてイオ
ン注入し半導体基板中に高濃度不純物領域を形成する工
程と、上記絶縁膜およびサイドウォールを除去する工程
と、を備えたものである。
【００２０】また、この発明の請求項４に係る半導体装
置は、絶縁膜およびサイドウォールが同じ材料で形成さ
れているようにしたものである。
置は、絶縁膜およびサイドウォールが同じ材料で形成さ
れているようにしたものである。
【００２１】また、この発明の請求項５に係る半導体装
置の製造方法は、半導体基板を熱酸化することにより分
離酸化膜、さらにゲート酸化膜を形成する工程と、上記
ゲート酸化膜上にゲート電極を形成する工程と、上記ゲ
ート電極直上に絶縁膜を形成する工程と、上記絶縁膜お
よびゲート電極をマスクとしてイオン注入し半導体基板
中に低濃度不純物領域を形成する工程と、上記ゲート電
極の側壁にサイドウォールを形成する工程と、上記絶縁
膜とゲート電極とサイドウォールとをマスクとしてイオ
ン注入し半導体基板中に高濃度不純物領域を形成する工
程と、全面に上記サイドウォールと同じ材料の層間絶縁
膜を形成する工程と、上記層間絶縁膜をエッチバックし
て上記絶縁膜表面を露出する工程と、上記絶縁膜を除去
して上記層間絶縁膜に凹部を形成する工程と、上記凹部
よりゲート電極を通して上記半導体基板にイオン注入し
てチャネルドープ層を形成する工程と、を備えたもので
ある。
置の製造方法は、半導体基板を熱酸化することにより分
離酸化膜、さらにゲート酸化膜を形成する工程と、上記
ゲート酸化膜上にゲート電極を形成する工程と、上記ゲ
ート電極直上に絶縁膜を形成する工程と、上記絶縁膜お
よびゲート電極をマスクとしてイオン注入し半導体基板
中に低濃度不純物領域を形成する工程と、上記ゲート電
極の側壁にサイドウォールを形成する工程と、上記絶縁
膜とゲート電極とサイドウォールとをマスクとしてイオ
ン注入し半導体基板中に高濃度不純物領域を形成する工
程と、全面に上記サイドウォールと同じ材料の層間絶縁
膜を形成する工程と、上記層間絶縁膜をエッチバックし
て上記絶縁膜表面を露出する工程と、上記絶縁膜を除去
して上記層間絶縁膜に凹部を形成する工程と、上記凹部
よりゲート電極を通して上記半導体基板にイオン注入し
てチャネルドープ層を形成する工程と、を備えたもので
ある。
【００２２】また、この発明の請求項６に係る半導体装
置の製造方法は、ゲート電極直上の絶縁膜がゲート電極
側壁のサイドウォールに対して、エッチング選択比の高
い材料で形成されているようにしたものである。
置の製造方法は、ゲート電極直上の絶縁膜がゲート電極
側壁のサイドウォールに対して、エッチング選択比の高
い材料で形成されているようにしたものである。
【００２３】また、この発明の請求項７に係る半導体装
置の製造方法は、絶縁膜が熱酸化膜に対して、エッチン
グ選択比の高い材料で形成されているようにしたもので
ある。
置の製造方法は、絶縁膜が熱酸化膜に対して、エッチン
グ選択比の高い材料で形成されているようにしたもので
ある。
【００２４】
【作用】この発明における半導体装置は、ゲート電極の
厚みを１０００オングストローム以下に形成したので、
ゲート電極部の段差が低減できる。
厚みを１０００オングストローム以下に形成したので、
ゲート電極部の段差が低減できる。
【００２５】また、この発明の半導体装置の製造方法
は、半導体基板を熱酸化することにより分離酸化膜、さ
らにゲート酸化膜を形成する工程と、上記ゲート酸化膜
上にゲート電極を形成する工程と、上記ゲート電極直上
に絶縁膜を形成する工程と、上記絶縁膜とゲート電極と
をマスクとしてイオン注入し半導体基板中に高濃度不純
物領域を形成する工程と、上記絶縁膜を除去する工程
と、を備えるようにしたので、不純物イオンのゲート電
極への侵入を防止できるとともにゲート電極部の段差が
低減できる。
は、半導体基板を熱酸化することにより分離酸化膜、さ
らにゲート酸化膜を形成する工程と、上記ゲート酸化膜
上にゲート電極を形成する工程と、上記ゲート電極直上
に絶縁膜を形成する工程と、上記絶縁膜とゲート電極と
をマスクとしてイオン注入し半導体基板中に高濃度不純
物領域を形成する工程と、上記絶縁膜を除去する工程
と、を備えるようにしたので、不純物イオンのゲート電
極への侵入を防止できるとともにゲート電極部の段差が
低減できる。
【００２６】また、半導体基板を熱酸化することにより
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、上記絶縁膜およびサイドウォールを除去する工
程と、を備えるようにしたので、ゲート電極部におい
て、不純物イオンのゲート電極への侵入を防止できると
ともに段差を低減することができる。
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、上記絶縁膜およびサイドウォールを除去する工
程と、を備えるようにしたので、ゲート電極部におい
て、不純物イオンのゲート電極への侵入を防止できると
ともに段差を低減することができる。
【００２７】また、絶縁膜およびサイドウォールが同じ
材料で形成されているようにしたので、絶縁膜およびサ
イドウォールを同時に除去することができる。
材料で形成されているようにしたので、絶縁膜およびサ
イドウォールを同時に除去することができる。
【００２８】また、半導体基板を熱酸化することにより
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、全面に上記サイドウォールと同じ材料の層間絶
縁膜を形成する工程と、上記層間絶縁膜をエッチバック
して上記絶縁膜表面を露出する工程と、上記絶縁膜を除
去して上記層間絶縁膜に凹部を形成する工程と、上記凹
部よりゲート電極を通して上記半導体基板にイオン注入
してチャネルドープ層を形成する工程と、を備えるよう
にしたので、不純物イオンのゲート電極への侵入を防止
できるとともにゲート電極直下のチャネル領域にのみチ
ャネルドープ層を形成できる。
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、全面に上記サイドウォールと同じ材料の層間絶
縁膜を形成する工程と、上記層間絶縁膜をエッチバック
して上記絶縁膜表面を露出する工程と、上記絶縁膜を除
去して上記層間絶縁膜に凹部を形成する工程と、上記凹
部よりゲート電極を通して上記半導体基板にイオン注入
してチャネルドープ層を形成する工程と、を備えるよう
にしたので、不純物イオンのゲート電極への侵入を防止
できるとともにゲート電極直下のチャネル領域にのみチ
ャネルドープ層を形成できる。
【００２９】また、ゲート電極直上の絶縁膜がゲート電
極側壁のサイドウォールに対して、エッチング選択比の
高い材料で形成されているようにしたので、ゲート電極
側壁のサイドウォールの形状を変えることなく、ゲート
電極直上の絶縁膜を除去することができる。
極側壁のサイドウォールに対して、エッチング選択比の
高い材料で形成されているようにしたので、ゲート電極
側壁のサイドウォールの形状を変えることなく、ゲート
電極直上の絶縁膜を除去することができる。
【００３０】また、ゲート電極直上の絶縁膜が熱酸化膜
に対して、エッチング選択比の高い材料で形成されてい
るようにしたので、分離酸化膜およびゲート酸化膜の形
状を変えることなくゲート電極直上の絶縁膜を除去する
ことができる。
に対して、エッチング選択比の高い材料で形成されてい
るようにしたので、分離酸化膜およびゲート酸化膜の形
状を変えることなくゲート電極直上の絶縁膜を除去する
ことができる。
【００３１】
【実施例】以下、この発明の実施例を図を用いて説明す
る。なお、従来の技術と同等のものについては同じ番号
を付して詳細な説明は省略する。 実施例１．図１はこの発明のＭＯＳトランジスタの製造
方法を示す工程断面図である。図１（ａ）〜（ｅ）にし
たがって順次説明を行う。まず、図１（ａ）に示すよう
に、Ｐ型半導体基板１にＬＯＣＯＳ法により分離酸化膜
２を形成した後、全面にゲート酸化膜３を形成し、チャ
ネル領域にＢＦ2，Ｂ等をイオン注入してチャネルドー
プ層５を形成する。
る。なお、従来の技術と同等のものについては同じ番号
を付して詳細な説明は省略する。 実施例１．図１はこの発明のＭＯＳトランジスタの製造
方法を示す工程断面図である。図１（ａ）〜（ｅ）にし
たがって順次説明を行う。まず、図１（ａ）に示すよう
に、Ｐ型半導体基板１にＬＯＣＯＳ法により分離酸化膜
２を形成した後、全面にゲート酸化膜３を形成し、チャ
ネル領域にＢＦ2，Ｂ等をイオン注入してチャネルドー
プ層５を形成する。
【００３２】次に、図１（ｂ）に示すように、全面にＰ
等のＮ型不純物をドーピングした多結晶シリコン膜４を
形成し、さらに、減圧ＣＶＤ法やプラズマＣＶＤ法によ
ってシリコン窒化膜１７を形成する。プラズマＣＶＤ法
で形成したシリコン窒化膜はｉ線光やエキシマ光に対す
る低反射膜としても知られている。その後、ゲート電極
用レジストパターン（図示なし）を形成した後、レジス
トパターンをマスクとしてシリコン窒化膜１７をエッチ
ングして上敷シリコン窒化膜１７ａを形成し、レジスト
パターンを除去する。上敷シリコン窒化膜１７ａをマス
クとして、多結晶シリコン膜を異方的にエッチングし、
ゲート電極４ａを形成する。一般に、この上敷シリコン
窒化膜１７ａをマスクとしてのエッチングはレジストを
マスクとしてのエッチングよりも下地であるゲート酸化
膜３に対して高い選択比が得られ、半導体基板１を損傷
することがない。この時、ゲート電極４ａは多結晶シリ
コン膜の上部にＷ，Ｍｏ等の高融点金属のシリサイド膜
を重ねた、いわゆるポリサイド構造のものを用いること
もある。その後、上敷シリコン窒化膜１７ａとゲート電
極４ａをマスクとしてイオン注入しＮ-型ソース・ドレ
イン７を形成する。
等のＮ型不純物をドーピングした多結晶シリコン膜４を
形成し、さらに、減圧ＣＶＤ法やプラズマＣＶＤ法によ
ってシリコン窒化膜１７を形成する。プラズマＣＶＤ法
で形成したシリコン窒化膜はｉ線光やエキシマ光に対す
る低反射膜としても知られている。その後、ゲート電極
用レジストパターン（図示なし）を形成した後、レジス
トパターンをマスクとしてシリコン窒化膜１７をエッチ
ングして上敷シリコン窒化膜１７ａを形成し、レジスト
パターンを除去する。上敷シリコン窒化膜１７ａをマス
クとして、多結晶シリコン膜を異方的にエッチングし、
ゲート電極４ａを形成する。一般に、この上敷シリコン
窒化膜１７ａをマスクとしてのエッチングはレジストを
マスクとしてのエッチングよりも下地であるゲート酸化
膜３に対して高い選択比が得られ、半導体基板１を損傷
することがない。この時、ゲート電極４ａは多結晶シリ
コン膜の上部にＷ，Ｍｏ等の高融点金属のシリサイド膜
を重ねた、いわゆるポリサイド構造のものを用いること
もある。その後、上敷シリコン窒化膜１７ａとゲート電
極４ａをマスクとしてイオン注入しＮ-型ソース・ドレ
イン７を形成する。
【００３３】次に、図１（ｃ）に示すように、全面にＴ
ＥＯＳ系やシラン系の減圧ＣＶＤ法で形成したシリコン
酸化膜１８を形成し、異方性エッチングを施してサイド
ウォール１８ａを形成した後、ゲート電極４ａおよびサ
イドウォール１８ａをマスクとしてイオン注入し、Ｎ+
型ソース・ドレイン９を形成する。次に、図１（ｄ）に
示すように、熱リン酸溶液によりゲート電極４ａ直上の
上敷シリコン窒化膜１７ａのみ除去する。この様にすれ
ば、分離酸化膜２およびサイドウォール１８ａを変化さ
せることなく上敷シリコン窒化膜１７ａのみ除去でき
る。
ＥＯＳ系やシラン系の減圧ＣＶＤ法で形成したシリコン
酸化膜１８を形成し、異方性エッチングを施してサイド
ウォール１８ａを形成した後、ゲート電極４ａおよびサ
イドウォール１８ａをマスクとしてイオン注入し、Ｎ+
型ソース・ドレイン９を形成する。次に、図１（ｄ）に
示すように、熱リン酸溶液によりゲート電極４ａ直上の
上敷シリコン窒化膜１７ａのみ除去する。この様にすれ
ば、分離酸化膜２およびサイドウォール１８ａを変化さ
せることなく上敷シリコン窒化膜１７ａのみ除去でき
る。
【００３４】次に、図１（ｅ）に示すように、層間絶縁
膜１０を全面に形成する。この層間絶縁膜１０は平坦化
を目的として、数種の絶縁膜を使用している。図２は図
１のＭＯＳトランジスタのゲート電極４ａ部の拡大断面
図である。図からわかるように、ゲート電極４ａ部は半
導体基板１に対しての段差はＢとなり、１０００オング
ストローム以下とすることができる。さらに、ゲ−ト電
極４ａ側壁にはゲート電極４ａの上面より高く形成され
たサイドウォール１８ａが残っている。
膜１０を全面に形成する。この層間絶縁膜１０は平坦化
を目的として、数種の絶縁膜を使用している。図２は図
１のＭＯＳトランジスタのゲート電極４ａ部の拡大断面
図である。図からわかるように、ゲート電極４ａ部は半
導体基板１に対しての段差はＢとなり、１０００オング
ストローム以下とすることができる。さらに、ゲ−ト電
極４ａ側壁にはゲート電極４ａの上面より高く形成され
たサイドウォール１８ａが残っている。
【００３５】従って、このようにして、ＭＯＳトランジ
スタを形成すれば、ソース・ドレイン７，９の形成時に
おいて不純物イオンのゲート電極４ａへの侵入を防止で
き、かつ、ゲート電極４ａ部を１０００オングストロー
ム以下に形成でき、段差の低減も図ることができる。
スタを形成すれば、ソース・ドレイン７，９の形成時に
おいて不純物イオンのゲート電極４ａへの侵入を防止で
き、かつ、ゲート電極４ａ部を１０００オングストロー
ム以下に形成でき、段差の低減も図ることができる。
【００３６】実施例２．上記実施例１では図１（ｂ）に
おいて、ゲート電極４ａ直上の上敷膜として、減圧ＣＶ
Ｄ法やプラズマＣＶＤ法によって形成されたシリコン窒
化膜１７ａを用いた場合について説明したが、ゲート電
極４ａ直上の上敷膜として、ＴｉおよびＴｉＮやＴｉＳ
ｉ2等のＴｉ系の膜をスパッタやＣＶＤ法で形成したも
のを用いても良い。この場合、ゲート電極４ａ側壁のサ
イドウォール１８ａは上記実施例１の図１（ｃ）と同様
にして、ＴＥＯＳ系やシラン系の減圧ＣＶＤ法で形成し
たシリコン酸化膜を用いる。
おいて、ゲート電極４ａ直上の上敷膜として、減圧ＣＶ
Ｄ法やプラズマＣＶＤ法によって形成されたシリコン窒
化膜１７ａを用いた場合について説明したが、ゲート電
極４ａ直上の上敷膜として、ＴｉおよびＴｉＮやＴｉＳ
ｉ2等のＴｉ系の膜をスパッタやＣＶＤ法で形成したも
のを用いても良い。この場合、ゲート電極４ａ側壁のサ
イドウォール１８ａは上記実施例１の図１（ｃ）と同様
にして、ＴＥＯＳ系やシラン系の減圧ＣＶＤ法で形成し
たシリコン酸化膜を用いる。
【００３７】次に、図１（ｄ）に示すように、ゲート電
極４ａ直上の上敷膜を除去するのであるが、ＴｉＮやＴ
ｉＳｉ2の場合、アンモニアと過酸化水素水との混合水
溶液を用いて行い、Ｔｉの場合、硫酸と過酸化水素水と
の混合水溶液を用いる。その後、図１（ｅ）と同様にし
てＭＯＳトランジスタを形成すると上記実施例１と同様
の効果を奏する。
極４ａ直上の上敷膜を除去するのであるが、ＴｉＮやＴ
ｉＳｉ2の場合、アンモニアと過酸化水素水との混合水
溶液を用いて行い、Ｔｉの場合、硫酸と過酸化水素水と
の混合水溶液を用いる。その後、図１（ｅ）と同様にし
てＭＯＳトランジスタを形成すると上記実施例１と同様
の効果を奏する。
【００３８】実施例３．上記実施例１，２では図１
（ｂ）において、ゲート電極４ａ直上の上敷膜として、
減圧ＣＶＤ法やプラズマＣＶＤ法によって形成されたシ
リコン窒化膜１７ａやＴｉおよびＴｉＮやＴｉＳｉ2等
のＴｉ系の膜をスパッタやＣＶＤ法で形成したものを用
いた場合について説明したが、ゲート電極４ａ直上の上
敷膜として、ボロン，リンをドーピングしたシラン系の
常圧酸化膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）や、ボロン、
リンをドーピングしたＴＥＯＳ系の常圧酸化膜（ＢＰＴ
ＥＯＳ，ＢＴＥＯＳ，ＰＴＥＯＳ）、あるいは、不純物
をドーピングしない常圧酸化膜を用いても良い。この場
合、ゲート電極４ａ側壁のサイドウォール１８ａは上記
実施例１の図１（ｃ）と同様にして、ＴＥＯＳ系やシラ
ン系の減圧ＣＶＤ法で形成したシリコン酸化膜を用い
る。
（ｂ）において、ゲート電極４ａ直上の上敷膜として、
減圧ＣＶＤ法やプラズマＣＶＤ法によって形成されたシ
リコン窒化膜１７ａやＴｉおよびＴｉＮやＴｉＳｉ2等
のＴｉ系の膜をスパッタやＣＶＤ法で形成したものを用
いた場合について説明したが、ゲート電極４ａ直上の上
敷膜として、ボロン，リンをドーピングしたシラン系の
常圧酸化膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）や、ボロン、
リンをドーピングしたＴＥＯＳ系の常圧酸化膜（ＢＰＴ
ＥＯＳ，ＢＴＥＯＳ，ＰＴＥＯＳ）、あるいは、不純物
をドーピングしない常圧酸化膜を用いても良い。この場
合、ゲート電極４ａ側壁のサイドウォール１８ａは上記
実施例１の図１（ｃ）と同様にして、ＴＥＯＳ系やシラ
ン系の減圧ＣＶＤ法で形成したシリコン酸化膜を用い
る。
【００３９】次に、図１（ｄ）に示すように、ゲート電
極４ａ直上の上敷膜を除去するのであるが、この場合、
気相ＨＦを用いて行う。リン、ボロンをドーピングした
シラン系およびＴＥＯＳ系の常圧酸化膜はゲート酸化膜
３や分離酸化膜２を構成している熱酸化膜に比べて、気
相ＨＦによるエッチング速度が数百倍もある。従って、
熱酸化膜から成るゲート酸化膜３、分離酸化膜２の形を
変化させることなくゲート電極４ａ直上の上敷膜を除去
することができる。その後、図１（ｅ）と同様にしてＭ
ＯＳトランジスタを形成すると上記実施例１と同様の効
果を奏する。
極４ａ直上の上敷膜を除去するのであるが、この場合、
気相ＨＦを用いて行う。リン、ボロンをドーピングした
シラン系およびＴＥＯＳ系の常圧酸化膜はゲート酸化膜
３や分離酸化膜２を構成している熱酸化膜に比べて、気
相ＨＦによるエッチング速度が数百倍もある。従って、
熱酸化膜から成るゲート酸化膜３、分離酸化膜２の形を
変化させることなくゲート電極４ａ直上の上敷膜を除去
することができる。その後、図１（ｅ）と同様にしてＭ
ＯＳトランジスタを形成すると上記実施例１と同様の効
果を奏する。
【００４０】実施例４．上記実施例１，２，３はゲート
電極４ａ直上の上敷膜のみを除去する場合について説明
したが、上敷膜とサイドウォールとの両方を除去する場
合についての製造方法を図３（ａ）〜（ｅ）にしたがっ
て順次説明を行う。まず、図３（ａ）に示すように、Ｐ
型半導体基板１にＬＯＣＯＳ法により分離酸化膜２を形
成した後、全面にゲート酸化膜３を形成し、チャネル領
域にＢＦ2，Ｂ等をイオン注入してチャネルドープ層５
を形成する。
電極４ａ直上の上敷膜のみを除去する場合について説明
したが、上敷膜とサイドウォールとの両方を除去する場
合についての製造方法を図３（ａ）〜（ｅ）にしたがっ
て順次説明を行う。まず、図３（ａ）に示すように、Ｐ
型半導体基板１にＬＯＣＯＳ法により分離酸化膜２を形
成した後、全面にゲート酸化膜３を形成し、チャネル領
域にＢＦ2，Ｂ等をイオン注入してチャネルドープ層５
を形成する。
【００４１】次に、図３（ｂ）に示すように、全面にＰ
等のＮ型不純物をドーピングした多結晶シリコン膜４を
形成し、さらに、ボロン，リンをドーピングしたシラン
系の常圧酸化膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）や、ボロ
ン、リンをドーピングしたＴＥＯＳ系の常圧酸化膜（Ｂ
ＰＴＥＯＳ，ＢＴＥＯＳ，ＰＴＥＯＳ）、あるいは、不
純物をドーピングしない常圧酸化膜１９を形成する。そ
の後、ゲート電極用レジストパターン（図示なし）を形
成した後、レジストパターンをマスクとして常圧酸化膜
１９をエッチングして上敷常圧酸化膜１９ａを形成し、
レジストパターンを除去する。上敷常圧酸化膜１９ａを
マスクとして、多結晶シリコン膜を異方的にエッチング
し、ゲート電極４ａを形成する。一般に、この上敷常圧
酸化膜１９ａをマスクとしてのエッチングはレジストを
マスクとしてのエッチングよりも下地であるゲート酸化
膜３に対して高い選択比が得られ、半導体基板１を損傷
することがない。この時、ゲート電極４ａは多結晶シリ
コン膜の上部にＷ，Ｍｏ等の高融点金属のシリサイド膜
を重ねた、いわゆるポリサイド構造のものを用いること
もある。その後、上敷常圧酸化膜１９ａとゲート電極４
ａをマスクとしてイオン注入しＮ-型ソース・ドレイン
７を形成する。
等のＮ型不純物をドーピングした多結晶シリコン膜４を
形成し、さらに、ボロン，リンをドーピングしたシラン
系の常圧酸化膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）や、ボロ
ン、リンをドーピングしたＴＥＯＳ系の常圧酸化膜（Ｂ
ＰＴＥＯＳ，ＢＴＥＯＳ，ＰＴＥＯＳ）、あるいは、不
純物をドーピングしない常圧酸化膜１９を形成する。そ
の後、ゲート電極用レジストパターン（図示なし）を形
成した後、レジストパターンをマスクとして常圧酸化膜
１９をエッチングして上敷常圧酸化膜１９ａを形成し、
レジストパターンを除去する。上敷常圧酸化膜１９ａを
マスクとして、多結晶シリコン膜を異方的にエッチング
し、ゲート電極４ａを形成する。一般に、この上敷常圧
酸化膜１９ａをマスクとしてのエッチングはレジストを
マスクとしてのエッチングよりも下地であるゲート酸化
膜３に対して高い選択比が得られ、半導体基板１を損傷
することがない。この時、ゲート電極４ａは多結晶シリ
コン膜の上部にＷ，Ｍｏ等の高融点金属のシリサイド膜
を重ねた、いわゆるポリサイド構造のものを用いること
もある。その後、上敷常圧酸化膜１９ａとゲート電極４
ａをマスクとしてイオン注入しＮ-型ソース・ドレイン
７を形成する。
【００４２】次に、図３（ｃ）に示すように、全面に上
敷常圧酸化膜１９ａと同質の常圧酸化膜を形成し、異方
性エッチングを施してサイドウォール１９ｂを形成した
後、ゲート電極４ａおよびサイドウォール１９ｂをマス
クとしてイオン注入し、Ｎ+型ソース・ドレイン９を形
成する。
敷常圧酸化膜１９ａと同質の常圧酸化膜を形成し、異方
性エッチングを施してサイドウォール１９ｂを形成した
後、ゲート電極４ａおよびサイドウォール１９ｂをマス
クとしてイオン注入し、Ｎ+型ソース・ドレイン９を形
成する。
【００４３】次に、図３（ｄ）に示すように、ゲート電
極４ａ直上の上敷常圧酸化膜１９ａおよびゲート電極４
ａの側壁のサイドウォール１９ｂを気相ＨＦによって除
去する。この場合、これらの常圧酸化膜はゲート酸化膜
３や分離酸化膜２を構成している熱酸化膜に比べて、気
相ＨＦによるエッチング速度が数百倍もある。従って、
ゲート酸化膜３、分離酸化膜２の形を変化させることな
くゲート電極４ａ直上および側壁の常圧酸化膜１９ａ，
１９ｂを除去することができる。
極４ａ直上の上敷常圧酸化膜１９ａおよびゲート電極４
ａの側壁のサイドウォール１９ｂを気相ＨＦによって除
去する。この場合、これらの常圧酸化膜はゲート酸化膜
３や分離酸化膜２を構成している熱酸化膜に比べて、気
相ＨＦによるエッチング速度が数百倍もある。従って、
ゲート酸化膜３、分離酸化膜２の形を変化させることな
くゲート電極４ａ直上および側壁の常圧酸化膜１９ａ，
１９ｂを除去することができる。
【００４４】次に、図３（ｅ）に示すように、層間絶縁
膜１０を全面に形成する。この層間絶縁膜１０は平坦化
を目的として、数種の絶縁膜を使用している。図４は図
３のＭＯＳトランジスタのゲート電極４ａ部の拡大断面
図である。図からわかるように、ゲート電極４ａ部は半
導体基板１に対しての段差はＢとなり、１０００オング
ストローム以下とすることができる。さらに、ゲート電
極４ａの側壁部はサイドウォール１９ｂが除去され、ゲ
ート酸化膜３が残った状態となっている。
膜１０を全面に形成する。この層間絶縁膜１０は平坦化
を目的として、数種の絶縁膜を使用している。図４は図
３のＭＯＳトランジスタのゲート電極４ａ部の拡大断面
図である。図からわかるように、ゲート電極４ａ部は半
導体基板１に対しての段差はＢとなり、１０００オング
ストローム以下とすることができる。さらに、ゲート電
極４ａの側壁部はサイドウォール１９ｂが除去され、ゲ
ート酸化膜３が残った状態となっている。
【００４５】従って、このようにして、ＭＯＳトランジ
スタを形成すれば、上記実施例１，２，３と同様にソー
ス・ドレイン７，９の形成時において不純物イオンのゲ
ート電極４ａへの侵入を防止でき、かつ、ゲート電極４
ａ部を１０００オングストローム以下に形成でき、段差
の低減が図れる。
スタを形成すれば、上記実施例１，２，３と同様にソー
ス・ドレイン７，９の形成時において不純物イオンのゲ
ート電極４ａへの侵入を防止でき、かつ、ゲート電極４
ａ部を１０００オングストローム以下に形成でき、段差
の低減が図れる。
【００４６】実施例５．上記実施例４ではゲート電極４
ａ直上の上敷膜および側壁のサイドウォールを常圧酸化
膜１９ａ，１９ｂを用いて形成した場合について示した
が、ゲート電極４ａ直上の上敷膜および側壁のサイドウ
ォールをシリコン窒化膜を用いて形成しても良い。この
場合、図３（ｄ）に示すゲート電極４ａ直上の上敷膜お
よび側壁のサイドウォール除去工程においては、熱リン
酸溶液を用いる。この様にしてＭＯＳトランジスタを形
成すればゲート電極部４ａの拡大断面図は図４と同様と
なり、上記実施例４と同様の効果を奏する。
ａ直上の上敷膜および側壁のサイドウォールを常圧酸化
膜１９ａ，１９ｂを用いて形成した場合について示した
が、ゲート電極４ａ直上の上敷膜および側壁のサイドウ
ォールをシリコン窒化膜を用いて形成しても良い。この
場合、図３（ｄ）に示すゲート電極４ａ直上の上敷膜お
よび側壁のサイドウォール除去工程においては、熱リン
酸溶液を用いる。この様にしてＭＯＳトランジスタを形
成すればゲート電極部４ａの拡大断面図は図４と同様と
なり、上記実施例４と同様の効果を奏する。
【００４７】実施例６．上記実施例１，２，３のゲート
電極構造を用いることにより、チャネルドープ層を自己
整合的に形成することができる。図５はこの発明のＭＯ
Ｓトランジスタのチャネルドープ層の形成方法を示す工
程断面図である。図５（ａ）〜（ｅ）に従って順次説明
を行う。
電極構造を用いることにより、チャネルドープ層を自己
整合的に形成することができる。図５はこの発明のＭＯ
Ｓトランジスタのチャネルドープ層の形成方法を示す工
程断面図である。図５（ａ）〜（ｅ）に従って順次説明
を行う。
【００４８】まず、図５（ａ）に示すように、Ｐ型半導
体基板１にＬＯＣＯＳ法により分離酸化膜２を形成した
後、全面にゲート酸化膜３を形成し、全面にＰ等のＮ型
不純物をドーピングした多結晶シリコン膜４を形成し、
さらに、ボロン，リンをドーピングしたシラン系の常圧
酸化膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）や、ボロン、リン
をドーピングしたＴＥＯＳ系の常圧酸化膜（ＢＰＴＥＯ
Ｓ，ＢＴＥＯＳ，ＰＴＥＯＳ）、あるいは、不純物をド
ーピングしない常圧酸化膜を形成する。その後、ゲート
電極用レジストパターン（図示なし）を形成した後、レ
ジストパターンをマスクとして常圧酸化膜をエッチング
して上敷常圧酸化膜１９ａを形成し、レジストパターン
を除去する。上敷常圧酸化膜１９ａをマスクとして、多
結晶シリコン膜を異方的にエッチングし、ゲート電極４
ａを形成する。その後、上敷常圧酸化膜１９ａとゲート
電極４ａをマスクとしてイオン注入しＮ-型ソース・ド
レイン７を形成する。
体基板１にＬＯＣＯＳ法により分離酸化膜２を形成した
後、全面にゲート酸化膜３を形成し、全面にＰ等のＮ型
不純物をドーピングした多結晶シリコン膜４を形成し、
さらに、ボロン，リンをドーピングしたシラン系の常圧
酸化膜（ＰＳＧ，ＢＳＧ，ＢＰＳＧ）や、ボロン、リン
をドーピングしたＴＥＯＳ系の常圧酸化膜（ＢＰＴＥＯ
Ｓ，ＢＴＥＯＳ，ＰＴＥＯＳ）、あるいは、不純物をド
ーピングしない常圧酸化膜を形成する。その後、ゲート
電極用レジストパターン（図示なし）を形成した後、レ
ジストパターンをマスクとして常圧酸化膜をエッチング
して上敷常圧酸化膜１９ａを形成し、レジストパターン
を除去する。上敷常圧酸化膜１９ａをマスクとして、多
結晶シリコン膜を異方的にエッチングし、ゲート電極４
ａを形成する。その後、上敷常圧酸化膜１９ａとゲート
電極４ａをマスクとしてイオン注入しＮ-型ソース・ド
レイン７を形成する。
【００４９】次に、図５（ｂ）に示すように、全面にＴ
ＥＯＳ系やシラン系の減圧ＣＶＤ法で形成したシリコン
酸化膜１８を形成し、異方性エッチングを施してサイド
ウォール１８ａを形成した後、ゲート電極４ａおよびサ
イドウォール１８ａをマスクとしてイオン注入し、Ｎ+
型ソース・ドレイン９を形成する。次に、図５（ｃ）に
示すように、層間絶縁膜１０としてサイドウォール１８
ａと同質のシリコン酸化膜を堆積する。
ＥＯＳ系やシラン系の減圧ＣＶＤ法で形成したシリコン
酸化膜１８を形成し、異方性エッチングを施してサイド
ウォール１８ａを形成した後、ゲート電極４ａおよびサ
イドウォール１８ａをマスクとしてイオン注入し、Ｎ+
型ソース・ドレイン９を形成する。次に、図５（ｃ）に
示すように、層間絶縁膜１０としてサイドウォール１８
ａと同質のシリコン酸化膜を堆積する。
【００５０】次に、図５（ｄ）に示すように、ＲＩＥ法
などの異方性エッチングで全面をエッチバックしゲート
電極４ａ直上の上敷常圧酸化膜１９ａを露出させると共
に平坦化を図る。この場合、層間絶縁膜１０であるシリ
コン酸化膜の上にＳＯＧ膜を塗布した後エッチバックす
れば平坦性がより向上する。
などの異方性エッチングで全面をエッチバックしゲート
電極４ａ直上の上敷常圧酸化膜１９ａを露出させると共
に平坦化を図る。この場合、層間絶縁膜１０であるシリ
コン酸化膜の上にＳＯＧ膜を塗布した後エッチバックす
れば平坦性がより向上する。
【００５１】次に、図５（ｅ）に示すように、減圧ＣＶ
Ｄ法で形成した不純物をドーピングしないシリコン酸化
膜が常圧酸化膜に比べて気相ＨＦによるエッチングレー
トが数百分の一であることを利用して、露出したゲート
電極４ａ直上の上敷常圧酸化膜１９ａを気相ＨＦで除去
する。その結果、層間絶縁膜１０にゲート電極４ａの表
面が露出した凹部２０が形成される。その後、Ｂ，ＢＦ
2などのイオン注入を行うと、凹部２０からゲート電極
４ａを通してゲート電極４ａ直下のチャネル部のみに自
己整合的にチャネルドープ層５を形成することができ
る。このようにしてＭＯＳトランジスタを形成すれば、
上記実施例１，２，３と同様の効果を有するとともに、
トランジスタの寄生容量を減少させ、低消費電力かつ高
速なトランジスタを製造することができる。
Ｄ法で形成した不純物をドーピングしないシリコン酸化
膜が常圧酸化膜に比べて気相ＨＦによるエッチングレー
トが数百分の一であることを利用して、露出したゲート
電極４ａ直上の上敷常圧酸化膜１９ａを気相ＨＦで除去
する。その結果、層間絶縁膜１０にゲート電極４ａの表
面が露出した凹部２０が形成される。その後、Ｂ，ＢＦ
2などのイオン注入を行うと、凹部２０からゲート電極
４ａを通してゲート電極４ａ直下のチャネル部のみに自
己整合的にチャネルドープ層５を形成することができ
る。このようにしてＭＯＳトランジスタを形成すれば、
上記実施例１，２，３と同様の効果を有するとともに、
トランジスタの寄生容量を減少させ、低消費電力かつ高
速なトランジスタを製造することができる。
【００５２】図５では上記実施例３で示したゲート電極
４ａ部の構造を用いた場合について示したが、上記実施
例１，２で示したゲート電極４ａ部の構造を用いても同
様にしてチャネルドープ層５が形成でき、同様の効果を
奏することはいうまでもない。
４ａ部の構造を用いた場合について示したが、上記実施
例１，２で示したゲート電極４ａ部の構造を用いても同
様にしてチャネルドープ層５が形成でき、同様の効果を
奏することはいうまでもない。
【００５３】実施例７．上記実施例４をビット線シール
ドタイプのスタックトＤＲＡＭメモリセルに適用した場
合について図６を用いて説明する。
ドタイプのスタックトＤＲＡＭメモリセルに適用した場
合について図６を用いて説明する。
【００５４】図６（ａ）〜（ｇ）にしたがって順次説明
する。まず、図６（ａ）に示すように、上記実施例４の
図３（ａ）〜（ｃ）と同様にしてゲート電極４ａ部およ
びＮ-型ソース・ドレイン７を形成した後、レジストパ
ターン２１をマスクとして高濃度不純物をイオン注入し
てＮ+層９を形成する。
する。まず、図６（ａ）に示すように、上記実施例４の
図３（ａ）〜（ｃ）と同様にしてゲート電極４ａ部およ
びＮ-型ソース・ドレイン７を形成した後、レジストパ
ターン２１をマスクとして高濃度不純物をイオン注入し
てＮ+層９を形成する。
【００５５】次に、図６（ｂ）に示すように、図３
（ｄ）（ｅ）と同様にして、ゲート電極４ａ直上および
側壁の常圧酸化膜１９ａ，１９ｂを除去した後、層間絶
縁膜１０を全面に形成する。このとき、上記実施例４と
同様にゲート電極４ａ部を１０００オングストローム以
下に形成でき、段差が低減できる。
（ｄ）（ｅ）と同様にして、ゲート電極４ａ直上および
側壁の常圧酸化膜１９ａ，１９ｂを除去した後、層間絶
縁膜１０を全面に形成する。このとき、上記実施例４と
同様にゲート電極４ａ部を１０００オングストローム以
下に形成でき、段差が低減できる。
【００５６】次に、図６（ｃ）に示すように、ビット線
コンタクト孔２２用のレジストパターン２３を形成す
る。その後、レジストパターン２３をマスクとして層間
絶縁膜１０をエッチングし、ビット線コンタクト孔２２
を形成する。
コンタクト孔２２用のレジストパターン２３を形成す
る。その後、レジストパターン２３をマスクとして層間
絶縁膜１０をエッチングし、ビット線コンタクト孔２２
を形成する。
【００５７】次に、図６（ｄ）に示すように、全面に導
電膜を形成してパターニングすることによりビット線１
２を形成する。従来例である図１５と比較すれば、ゲー
ト電極４ａ部の段差がＡからＢへと低減されていること
が判る。
電膜を形成してパターニングすることによりビット線１
２を形成する。従来例である図１５と比較すれば、ゲー
ト電極４ａ部の段差がＡからＢへと低減されていること
が判る。
【００５８】次に、図６（ｅ）に示すように、全面に層
間絶縁膜２４を形成する。次に、図６（ｆ）に示すよう
に、キャパシタ下部電極コンタクト孔２５用のレジスト
パターン２６を形成する。その後、レジストパターン２
６をマスクとして層間絶縁膜２４、１０をエッチング
し、キャパシタ下部電極コンタクト孔２５を形成する。
間絶縁膜２４を形成する。次に、図６（ｆ）に示すよう
に、キャパシタ下部電極コンタクト孔２５用のレジスト
パターン２６を形成する。その後、レジストパターン２
６をマスクとして層間絶縁膜２４、１０をエッチング
し、キャパシタ下部電極コンタクト孔２５を形成する。
【００５９】最後に、図６（ｇ）に示すように、キャパ
シタを形成する下部電極１４、誘電体膜１５、上部電極
１６を順次形成してビット線シールドタイプのスタック
トＤＲＡＭメモリセルが完成する。この様にすれば、ビ
ット線１２直下の層間絶縁膜１０の膜厚を減らすことが
できる。従って、ビット線１２の加工を容易にし、か
つ、ビット線１２の抵抗および容量を減少させることが
できる。
シタを形成する下部電極１４、誘電体膜１５、上部電極
１６を順次形成してビット線シールドタイプのスタック
トＤＲＡＭメモリセルが完成する。この様にすれば、ビ
ット線１２直下の層間絶縁膜１０の膜厚を減らすことが
できる。従って、ビット線１２の加工を容易にし、か
つ、ビット線１２の抵抗および容量を減少させることが
できる。
【００６０】実施例８．図７はこの発明の円筒型キャパ
シタを有するビット線シールドタイプのスタックトＤＲ
ＡＭメモリセルを示す断面図である。図７示すように、
上記実施例７において、キャパシタ構造を円筒型として
も良い。この場合も上記実施例７と同様の効果を奏す
る。
シタを有するビット線シールドタイプのスタックトＤＲ
ＡＭメモリセルを示す断面図である。図７示すように、
上記実施例７において、キャパシタ構造を円筒型として
も良い。この場合も上記実施例７と同様の効果を奏す
る。
【００６１】実施例９．図８は上記実施例１，２，３を
ビット線シールドタイプのスタックトＤＲＡＭメモリセ
ルに適用した例である。図８（ａ）は一般的なキャパシ
タへの適用例であり、図８（ｂ）は円筒型キャパシタへ
の適用例である。この場合も上記実施例７と同様の効果
を奏する。
ビット線シールドタイプのスタックトＤＲＡＭメモリセ
ルに適用した例である。図８（ａ）は一般的なキャパシ
タへの適用例であり、図８（ｂ）は円筒型キャパシタへ
の適用例である。この場合も上記実施例７と同様の効果
を奏する。
【００６２】実施例１０．図９は上記実施例６をビット
線シールドタイプのスタックトＤＲＡＭメモリセルに適
用した場合の工程断面図である。まず、図９（ａ）を参
照して、図６（ａ）と同様に、ゲート電極４ａ部および
Ｎ=型ソース・ドレイン７を形成した後、高濃度不純物
をイオン注入してＮ+層９を形成する。その後、層間絶
縁膜１０としてサイドウォールと同質のシリコン酸化膜
を堆積し、ＲＩＥ法などの異方性エッチングで全面をエ
ッチバックしゲート電極４ａ直上の上敷常圧酸化膜を露
出させると共に平坦化を図る。露出したゲート電極４ａ
直上の上敷常圧酸化膜を気相ＨＦで除去して、層間絶縁
膜１０にゲート電極４ａの表面が露出した凹部２０をが
形成する。その後、Ｂ，ＢＦ2などのイオン注入を行
い、凹部２０からゲート電極４ａを通してゲート電極４
ａ直下のチャネル部のみに自己整合的にチャネルドープ
層５を形成する。
線シールドタイプのスタックトＤＲＡＭメモリセルに適
用した場合の工程断面図である。まず、図９（ａ）を参
照して、図６（ａ）と同様に、ゲート電極４ａ部および
Ｎ=型ソース・ドレイン７を形成した後、高濃度不純物
をイオン注入してＮ+層９を形成する。その後、層間絶
縁膜１０としてサイドウォールと同質のシリコン酸化膜
を堆積し、ＲＩＥ法などの異方性エッチングで全面をエ
ッチバックしゲート電極４ａ直上の上敷常圧酸化膜を露
出させると共に平坦化を図る。露出したゲート電極４ａ
直上の上敷常圧酸化膜を気相ＨＦで除去して、層間絶縁
膜１０にゲート電極４ａの表面が露出した凹部２０をが
形成する。その後、Ｂ，ＢＦ2などのイオン注入を行
い、凹部２０からゲート電極４ａを通してゲート電極４
ａ直下のチャネル部のみに自己整合的にチャネルドープ
層５を形成する。
【００６３】次に、図９（ｂ）を参照して、図６（ｃ）
〜（ｆ）と同様に、ビット線１２、キャパシタ下部電極
１４を形成する。この場合、上記実施例６と同様の効果
を奏する。
〜（ｆ）と同様に、ビット線１２、キャパシタ下部電極
１４を形成する。この場合、上記実施例６と同様の効果
を奏する。
【００６４】実施例１１．上記実施例４，５をＣＭＯＳ
トランジスタに適用した場合について説明する。図１０
はＮウエル上のトランジスタはシングルソース・ドレイ
ン構造を有し、Ｐウエル上のトランジスタはＬＤＤ構造
を有するＣＭＯＳトランジスタの製造方法を示す工程断
面図である。まず、図１０（ａ）に示すように、Ｎウエ
ルおよびＰウエル上に上記実施例４または５に示したゲ
ート電極４ａ部を形成する。その後、レジスト３０をマ
スクとしてＮウエルへＰ型の高濃度不純物イオンを注入
してソース・ドレイン３１を形成する。
トランジスタに適用した場合について説明する。図１０
はＮウエル上のトランジスタはシングルソース・ドレイ
ン構造を有し、Ｐウエル上のトランジスタはＬＤＤ構造
を有するＣＭＯＳトランジスタの製造方法を示す工程断
面図である。まず、図１０（ａ）に示すように、Ｎウエ
ルおよびＰウエル上に上記実施例４または５に示したゲ
ート電極４ａ部を形成する。その後、レジスト３０をマ
スクとしてＮウエルへＰ型の高濃度不純物イオンを注入
してソース・ドレイン３１を形成する。
【００６５】次に、図１０（ｂ）に示すように、レジス
ト３２をマスクとしてＰウエルへＮ型の高濃度不純物イ
オンを注入してソース・ドレイン９を形成する。次に、
図１０（ｃ）に示すように、図１０（ｂ）と同じマスク
（レジスト３２）を用いて、ゲート電極４ａ直上の上敷
膜１９ａおよび側壁のサイドウォール１９ｂを除去した
後、ＰウエルへＮ型の低濃度不純物イオンを注入してソ
ース・ドレイン７を形成する。
ト３２をマスクとしてＰウエルへＮ型の高濃度不純物イ
オンを注入してソース・ドレイン９を形成する。次に、
図１０（ｃ）に示すように、図１０（ｂ）と同じマスク
（レジスト３２）を用いて、ゲート電極４ａ直上の上敷
膜１９ａおよび側壁のサイドウォール１９ｂを除去した
後、ＰウエルへＮ型の低濃度不純物イオンを注入してソ
ース・ドレイン７を形成する。
【００６６】その後、図１０（ｄ）に示すように、レジ
スト３２を除去して、全面に層間絶縁膜１０を形成す
る。この様にしてＣＭＯＳトランジスタを形成すれば、
図１０（ｂ）（ｃ）の工程を同一マスクで形成でき、マ
スク合わせ工程を減らせるとともに、上記実施例４，５
と同様に、ゲート電極４ａ部において段差の低減も図れ
る。
スト３２を除去して、全面に層間絶縁膜１０を形成す
る。この様にしてＣＭＯＳトランジスタを形成すれば、
図１０（ｂ）（ｃ）の工程を同一マスクで形成でき、マ
スク合わせ工程を減らせるとともに、上記実施例４，５
と同様に、ゲート電極４ａ部において段差の低減も図れ
る。
【００６７】実施例１２．上記実施例１〜１１ではＬＤ
Ｄ構造のＭＯＳトランジスタについて説明を行ったが、
これに限らずシングルドレイン構造やＤＤＤ構造のＭＯ
Ｓトランジスタにおいても同様に形成でき、いずれの場
合も同様の効果を奏する。
Ｄ構造のＭＯＳトランジスタについて説明を行ったが、
これに限らずシングルドレイン構造やＤＤＤ構造のＭＯ
Ｓトランジスタにおいても同様に形成でき、いずれの場
合も同様の効果を奏する。
【００６８】
【発明の効果】以上のようにこの発明によれば、ゲート
電極の厚みを１０００オングストローム以下に形成した
ので、ゲート電極部の段差が低減でき、後工程が容易に
形成でき、良好な半導体装置を製造することのできる効
果がある。
電極の厚みを１０００オングストローム以下に形成した
ので、ゲート電極部の段差が低減でき、後工程が容易に
形成でき、良好な半導体装置を製造することのできる効
果がある。
【００６９】また、半導体基板を熱酸化することにより
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に高濃度不純物領域を形成する工程と、上記絶縁膜
を除去する工程と、を備えるようにしたので、不純物イ
オンのゲート電極への侵入を防止できるとともにゲート
電極部の段差が低減でき後工程が容易に形成でき、良好
な半導体装置を製造することのできる効果がある。
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に高濃度不純物領域を形成する工程と、上記絶縁膜
を除去する工程と、を備えるようにしたので、不純物イ
オンのゲート電極への侵入を防止できるとともにゲート
電極部の段差が低減でき後工程が容易に形成でき、良好
な半導体装置を製造することのできる効果がある。
【００７０】また、半導体基板を熱酸化することにより
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、上記絶縁膜およびサイドウォールを除去する工
程と、を備えるようにしたので、不純物イオンのゲート
電極への侵入を防止できるとともにゲート電極部の段差
が低減でき、後工程が容易に形成でき、良好な半導体装
置を製造することのできる効果がある。
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、上記絶縁膜およびサイドウォールを除去する工
程と、を備えるようにしたので、不純物イオンのゲート
電極への侵入を防止できるとともにゲート電極部の段差
が低減でき、後工程が容易に形成でき、良好な半導体装
置を製造することのできる効果がある。
【００７１】また、絶縁膜およびサイドウォールが同じ
材料で形成されているようにしたので、絶縁膜およびサ
イドウォールを同時に除去することができ、不純物イオ
ンのゲート電極への侵入を防止できるとともにゲート電
極部の段差が低減でき、後工程が容易に形成でき、良好
な半導体装置を製造することのできる効果がある。
材料で形成されているようにしたので、絶縁膜およびサ
イドウォールを同時に除去することができ、不純物イオ
ンのゲート電極への侵入を防止できるとともにゲート電
極部の段差が低減でき、後工程が容易に形成でき、良好
な半導体装置を製造することのできる効果がある。
【００７２】また、半導体基板を熱酸化することにより
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、全面に上記サイドウォールと同じ材料の層間絶
縁膜を形成する工程と、上記層間絶縁膜をエッチバック
して上記絶縁膜表面を露出する工程と、上記絶縁膜を除
去して上記層間絶縁膜に凹部を形成する工程と、上記凹
部よりゲート電極を通して上記半導体基板にイオン注入
する工程とを備えるようにしたので、不純物イオンのゲ
ート電極への侵入を防止できるとともにゲート電極直下
のチャネル領域にのみチャネルドープ層を形成でき、ト
ランジスタの寄生容量を減少させ、低消費電力かつ高速
なトランジスタを製造することができる効果がある。
分離酸化膜、さらにゲート酸化膜を形成する工程と、上
記ゲート酸化膜上にゲート電極を形成する工程と、上記
ゲート電極直上に絶縁膜を形成する工程と、上記絶縁膜
およびゲート電極をマスクとしてイオン注入し半導体基
板中に低濃度不純物領域を形成する工程と、上記ゲート
電極の側壁にサイドウォールを形成する工程と、上記絶
縁膜とゲート電極とサイドウォールとをマスクとしてイ
オン注入し半導体基板中に高濃度不純物領域を形成する
工程と、全面に上記サイドウォールと同じ材料の層間絶
縁膜を形成する工程と、上記層間絶縁膜をエッチバック
して上記絶縁膜表面を露出する工程と、上記絶縁膜を除
去して上記層間絶縁膜に凹部を形成する工程と、上記凹
部よりゲート電極を通して上記半導体基板にイオン注入
する工程とを備えるようにしたので、不純物イオンのゲ
ート電極への侵入を防止できるとともにゲート電極直下
のチャネル領域にのみチャネルドープ層を形成でき、ト
ランジスタの寄生容量を減少させ、低消費電力かつ高速
なトランジスタを製造することができる効果がある。
【００７３】また、ゲート電極直上の絶縁膜がゲート電
極側壁のサイドウォールに対して、エッチング選択比の
高い材料で形成されているようにしたので、ゲート電極
側壁のサイドウォールの形状を変えることなく、ゲート
電極直上の絶縁膜を除去することができゲート電極部の
段差が低減できるので、後工程が容易に形成でき、良好
な半導体装置を製造することのできる効果がある。
極側壁のサイドウォールに対して、エッチング選択比の
高い材料で形成されているようにしたので、ゲート電極
側壁のサイドウォールの形状を変えることなく、ゲート
電極直上の絶縁膜を除去することができゲート電極部の
段差が低減できるので、後工程が容易に形成でき、良好
な半導体装置を製造することのできる効果がある。
【００７４】また、ゲート電極直上の絶縁膜が熱酸化膜
に対して、エッチング選択比の高い材料で形成されてい
るようにしたので、分離酸化膜およびゲート酸化膜の形
状を変えることなくゲート電極直上の絶縁膜を除去する
ことができ、ゲート電極部の段差が低減できるので、後
工程が容易に形成でき、良好な半導体装置を製造するこ
とのできる効果がある。
に対して、エッチング選択比の高い材料で形成されてい
るようにしたので、分離酸化膜およびゲート酸化膜の形
状を変えることなくゲート電極直上の絶縁膜を除去する
ことができ、ゲート電極部の段差が低減できるので、後
工程が容易に形成でき、良好な半導体装置を製造するこ
とのできる効果がある。
【図１】 この発明の実施例１のＭＯＳトランジスタの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図２】 図１のＭＯＳトランジスタのゲート電極部の
拡大断面図である。
拡大断面図である。
【図３】 この発明の実施例４のＭＯＳトランジスタの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図４】 図３のＭＯＳトランジスタのゲート電極部の
拡大断面図である。
拡大断面図である。
【図５】 この発明の実施例６のＭＯＳトランジスタの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図６】 この発明の実施例７の半導体装置の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図７】 この発明の実施例８の半導体装置を示す断面
図である。
図である。
【図８】 この発明の実施例９の半導体装置を示す断面
図である。
図である。
【図９】 この発明の実施例１０の半導体装置の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図１０】 この発明の実施例１１の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１１】 従来のＭＯＳトランジスタの製造方法を示
す工程断面図である。
す工程断面図である。
【図１２】 図１１のＭＯＳトランジスタのゲート電極
部の拡大断面図である。
部の拡大断面図である。
【図１３】 従来のＭＯＳトランジスタの製造方法を示
す工程断面図である。
す工程断面図である。
【図１４】 図１３のＭＯＳトランジスタのゲート電極
部の拡大断面図である。
部の拡大断面図である。
【図１５】 従来のビット線シールドタイプのスタック
トＤＲＡＭメモリセルを示す断面図である。
トＤＲＡＭメモリセルを示す断面図である。
１ 半導体基板、２ 分離酸化膜、３ ゲート酸化膜、
４ａ ゲート電極、５ チャネルドープ層、７ Ｎ-型
ソース・ドレイン、９ Ｎ+型ソース・ドレイン、１０
層間絶縁膜、１７ａ 上敷シリコン窒化膜、１８ａ，
１９ｂ サイドウォール、１９ａ 上敷常圧酸化膜、２
０ 凹部。
４ａ ゲート電極、５ チャネルドープ層、７ Ｎ-型
ソース・ドレイン、９ Ｎ+型ソース・ドレイン、１０
層間絶縁膜、１７ａ 上敷シリコン窒化膜、１８ａ，
１９ｂ サイドウォール、１９ａ 上敷常圧酸化膜、２
０ 凹部。
Claims (7)
- 【請求項１】 半導体基板上に熱酸化膜よりなる分離酸
化膜およびゲート酸化膜を備え、上記ゲート酸化膜上に
ゲート電極を備えた半導体装置において、 上記ゲート電極の厚みを１０００オングストローム以下
に形成したことを特徴とする半導体装置。 - 【請求項２】 半導体基板を熱酸化することにより分離
酸化膜、さらにゲート酸化膜を形成する工程と、上記ゲ
ート酸化膜上にゲート電極を形成する工程と、上記ゲー
ト電極直上に絶縁膜を形成する工程と、上記絶縁膜とゲ
ート電極とをマスクとしてイオン注入し半導体基板中に
高濃度不純物領域を形成する工程と、上記絶縁膜を除去
する工程と、を備えた半導体装置の製造方法。 - 【請求項３】 半導体基板を熱酸化することにより分離
酸化膜、さらにゲート酸化膜を形成する工程と、上記ゲ
ート酸化膜上にゲート電極を形成する工程と、上記ゲー
ト電極直上に絶縁膜を形成する工程と、上記絶縁膜およ
びゲート電極をマスクとしてイオン注入し半導体基板中
に低濃度不純物領域を形成する工程と、上記ゲート電極
の側壁にサイドウォールを形成する工程と、上記絶縁膜
とゲート電極とサイドウォールとをマスクとしてイオン
注入し半導体基板中に高濃度不純物領域を形成する工程
と、上記絶縁膜およびサイドウォールを除去する工程
と、を備えた半導体装置の製造方法。 - 【請求項４】 絶縁膜およびサイドウォールが同じ材料
で形成されていることを特徴とする請求項３記載の半導
体装置の製造方法。 - 【請求項５】 半導体基板を熱酸化することにより分離
酸化膜、さらにゲート酸化膜を形成する工程と、上記ゲ
ート酸化膜上にゲート電極を形成する工程と、上記ゲー
ト電極直上に絶縁膜を形成する工程と、上記絶縁膜およ
びゲート電極をマスクとしてイオン注入し半導体基板中
に低濃度不純物領域を形成する工程と、上記ゲート電極
の側壁にサイドウォールを形成する工程と、上記絶縁膜
とゲート電極とサイドウォールとをマスクとしてイオン
注入し半導体基板中に高濃度不純物領域を形成する工程
と、全面に上記サイドウォールと同じ材料の層間絶縁膜
を形成する工程と、上記層間絶縁膜をエッチバックして
上記絶縁膜表面を露出する工程と、上記絶縁膜を除去し
て上記層間絶縁膜に凹部を形成する工程と、上記凹部よ
りゲート電極を通して上記半導体基板にイオン注入して
チャネルドープ層を形成する工程と、を備えた半導体装
置の製造方法。 - 【請求項６】 ゲート電極直上の絶縁膜がゲート電極側
壁のサイドウォールに対して、エッチング選択比の高い
材料で形成されていることを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】 絶縁膜が熱酸化膜に対して、エッチング
選択比の高い材料で形成されていることを特徴とする請
求項２ないし６のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25510894A JP3373954B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288817B2 (en) | 2002-08-29 | 2007-10-30 | Micron Technology, Inc. | Reverse metal process for creating a metal silicide transistor gate structure |
| US7601598B2 (en) | 2002-08-29 | 2009-10-13 | Micron Technology, Inc. | Reverse metal process for creating a metal silicide transistor gate structure |
| EP1665334A2 (en) * | 2003-08-26 | 2006-06-07 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| JP2007513489A (ja) * | 2003-08-26 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 減少されたゲート高さを有するトランジスタを製造する方法 |
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