JP2002151526A - 電界効果トランジスタの製造方法および電子装置 - Google Patents

電界効果トランジスタの製造方法および電子装置

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JP2002151526A JP2001263559A JP2001263559A JP2002151526A JP 2002151526 A JP2002151526 A JP 2002151526A JP 2001263559 A JP2001263559 A JP 2001263559A JP 2001263559 A JP2001263559 A JP 2001263559A JP 2002151526 A JP2002151526 A JP 2002151526A
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gate insulating
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清一郎 東
Daisuke Abe
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Abstract

(57)【要約】 【課題】 低いプロセス温度で高品質のＭＯＳ界面とバ
ルク絶縁特性を得ること。 【解決手段】 本発明の電界効果トランジスタの製造方
法は、能動層となる半導体層を形成した後に、（１）基
板温度を１００℃以下に設定してゲート絶縁膜を形成
し、さらに（２）水を含んだ雰囲気中にてゲート絶縁膜
を熱処理するものである。熱処理を、水を含んだ雰囲気
下で行うことによって、絶縁膜の界面近傍におけるＯＨ
結合が低減され、ＣＶ特性を向上させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は単結晶半導体基板上
に形成される素子、例えば、電界効果トランジスタ、絶
縁体上に形成される薄膜トランジスタおよびこれにより
形成したロジック回路、メモリ回路、液晶表示装置およ
び有機ＥＬ表示装置等の電子装置に用いられる表示画素
または表示装置駆動回路の構成素子として利用される薄
膜トランジスタ等の製造方法に関するものである。
【０００２】
【従来の技術】多結晶シリコン等の半導体膜は、薄膜ト
ランジスタ（以下、「ＴＦＴ」と称する。）や太陽電池
に広く利用されている。とりわけ多結晶シリコン（poly
-Si）ＴＦＴは、高移動度化が可能でありながら、ガラ
ス基板のように透明で絶縁性の基板上に作成できる。こ
の特長を生かして多結晶シリコンＴＦＴは、液晶表示装
置（ＬＣＤ）や液晶プロジェクター等の光変調素子ある
いは液晶駆動用内蔵ドライバーの構成素子として広く用
いられ、新しい市場の創出に成功している。
【０００３】ガラス基板上に高性能なＴＦＴを作成する
方法としては、高温プロセスと呼ばれる製造方法がすで
に実用化されている。高温プロセスとは、工程最高温度
が１０００℃程度の高温を用いるＴＦＴの製造方法中の
一プロセスである。高温プロセスの特長は、シリコンの
固相成長により比較的良質の多結晶シリコンを作成する
事ができること、熱酸化により良質のゲート絶縁膜（一
般的に二酸化珪素）および清浄な多結晶シリコン−ゲー
ト絶縁膜間の界面を形成できること等である。高温プロ
セスのこれらの特長により、高移動度を有し、しかも信
頼性の高い高性能ＴＦＴを安定的に製造することができ
る。
【０００４】しかし、高温プロセスを用いるためにはＴ
ＦＴを作成する基板が１０００℃以上の高温の熱工程に
耐え得る必要がある。この条件を満たす透明な基板は現
在のところ石英ガラスが適当である。このため昨今の多
結晶シリコンＴＦＴは、高価で小さい石英ガラス基板上
に作成されており、コストの問題上大型化には向かない
と考えられている。また、固相成長法は、十数時間とい
う長時間の熱処理が必要であるため、一般に生産性が極
めて低いという課題がある。さらに、この方法では、基
板全体が長時間加熱されている事に起因して基板の熱変
形が大きな問題となるため、安価な大型ガラス基板を使
用し得ないと考えられており、これもまた低コスト化の
妨げとなっている。
【０００５】一方、高温プロセスが持つ上記欠点を解消
し、尚且つ高移動度の多結晶シリコンＴＦＴの製造を可
能するのが、低温プロセスと呼ばれる技術である。低温
プロセスとは、一般に、比較的安価な耐熱性ガラス基板
を使うために、工程最高温度がおおむね６００℃以下に
設定される多結晶シリコンＴＦＴの製造プロセスであ
る。低温プロセスでは、発振時間が極短時間のパルスレ
ーザーを用いてシリコン膜の結晶化をおこなうレーザー
結晶化技術が広く使われている。レーザー結晶化とは、
ガラス基板上のアモルファスシリコン膜に高出力のパル
スレーザー光を照射することによって瞬時に溶融させ、
これが凝固する過程で結晶化するという性質を利用する
技術をいう。最近では、ガラス基板上のアモルファスシ
リコン膜にエキシマレーザービームをくり返し照射しな
がらスキャンすることによって、大面積の多結晶シリコ
ン膜を作成する技術が広く使われるようになった。ま
た、ゲート絶縁膜としては、プラズマＣＶＤをもちいた
成膜方法により二酸化珪素（ＳｉＯ２）膜が成膜可能と
なり、実用化への見通しが得られるほどになった。これ
らの技術によって、現在では一辺が数十センチほどもあ
る大型のガラス基板上に多結晶シリコンＴＦＴが作成可
能となっている。
【０００６】
【発明が解決しようとする課題】しかし、この低温プロ
セスで問題となるのは、能動層となる半導体表面とゲー
ト絶縁膜との界面（以下、「ＭＯＳ界面」という。）に
高い密度の界面準位が発生し、これがＴＦＴの移動度や
閾値電圧を大きく左右する要因となることである。１０
００℃以上の熱酸化によって形成される良好なＭＯＳ界
面における界面準位密度は、２×１０１０（ｃｍ−２ｅ
Ｖ−１）程度に低減することができるが、プラズマＣＶ
Ｄなどにより４００℃以下の低温で絶縁膜を形成した場
合、ＭＯＳ界面準位密度は１０１１〜１０１２（ｃｍ
−２ｅＶ−１）という高い値になる。これら界面準位の
エネルギーは、半導体のバンドギャップ中に位置するた
め、容易にキャリアを捕獲する。
【０００７】電界効果トランジスタの場合、ゲート電極
に電圧を印加するとＭＯＳキャパシタ容量によって決ま
るキャリアが半導体側に誘起される。しかし半導体側、
すなわちＭＯＳ界面に欠陥があると、誘起されたキャリ
アがこれら欠陥に捕獲され伝導に寄与できない。結果と
して、より高いゲート電圧を印加し、欠陥よりも多くの
キャリアを誘起してやらないとドレイン電流が得られな
いことになる。これがＴＦＴの閾値電圧を高くしている
原因である。現状では上記欠陥を積極的に制御する有効
な手段がないため、ＴＦＴの閾値電圧が高い、あるいは
ロット間でのばらつきが大きいという結果を招き、これ
が現在の製造プロセスでの最大の問題となっている。
【０００８】現状として低温プロセスで製造された多結
晶シリコンＴＦＴの閾値電圧はおおむね３〜４Ｖ程度で
ある。閾値電圧を例えば１Ｖ程度に下げることができれ
ば、ＴＦＴで作製した回路の駆動電圧を現在の３分の１
以下に下げることができる。回路の消費電力は駆動電圧
の２乗に比例するので、駆動電圧を３分の１以下に下げ
ることができれば消費電力を現在の１０分の１近くに飛
躍的に下げることが可能となるのである。こうすること
によって、例えば携帯情報機器向けのディスプレイに適
した超低消費電力の液晶ディスプレイが実現できるので
ある。このような目的を達成するためには、ｐｏｌｙ−
ＳｉおよびＭＯＳ界面の欠陥面密度を共に１０１０（ｃ
ｍ−２ｅＶ−１）程度にまで低減することが求められ
る。
【０００９】そこで本発明は上述の諸課題を鑑み、低温
プロセスで形成したＭＯＳ界面の欠陥を低減させ、多結
晶シリコンＴＦＴおよび回路の特性向上を実現する電界
効果トランジスタの製造方法を与えるものである。
【００１０】
【課題を解決するための手段】上記課題を解決する為に
下記発明が提供される。
【００１１】本発明は、基板上に能動層となる半導体層
を形成する工程と、半導体層上に、基板温度を１００℃
以下に設定してゲート絶縁膜を形成する工程と、水を含
んだ雰囲気中にてゲート絶縁膜を熱処理する工程と、を
備える電界効果トランジスタの製造方法である。
【００１２】ここで「基板上に能動層となる半導体層を
形成する工程」とは、結晶引き上げ等によって単結晶基
板を形成するような場合も含む。
【００１３】例えば、ゲート絶縁膜を熱処理する工程
は、１００℃以上の温度で実施される。例えば、ゲート
絶縁膜を形成する工程は、基板への加熱を禁止して実施
される。例えば、ゲート絶縁膜を形成する工程は、基板
を室温以下に冷却しながら実施される。例えば、ゲート
絶縁膜は、プラズマＣＶＤ法にて形成される。例えば、
ゲート絶縁膜は、マイクロ波プラズマＣＶＤ法にて形成
される。
【００１４】もう一つの発明は、基板上に能動層となる
半導体層を形成する工程と、半導体層上に、基板温度を
１００℃以下に設定して第１段階ゲート絶縁膜を形成す
る工程と、基板温度を１００℃以上に設定して第２段階
ゲート絶縁膜を形成する工程と、を備える電界効果トラ
ンジスタの製造方法である。
【００１５】ここで、第１段階ゲート絶縁膜および第２
段階ゲート絶縁膜は、形成条件あるいは成膜方法が異な
る成膜工程によって形成されるものである。例えば成膜
中に温度や放電パワーを変更するような成膜方法によっ
て形成されたゲート絶縁膜は、その前後で第１段階およ
び第２段階のゲート絶縁膜と区別される。
【００１６】例えば、第１段階ゲート絶縁膜を形成後、
水を含んだ雰囲気中にて当該第１段階ゲート絶縁膜を熱
処理する工程をさらに備える。例えば、ゲート絶縁膜を
熱処理する工程は、１００℃以上の温度で実施される。
例えば、第１段階ゲート絶縁膜を形成する工程は、基板
への加熱を禁止して実施される。例えば、第１段階ゲー
ト絶縁膜を形成する工程は、基板を室温以下に冷却しな
がら実施される。例えば、第１段階ゲート絶縁膜を形成
する工程は、プラズマＣＶＤ法にて実施される。例え
ば、第１段階ゲート絶縁膜を形成する工程は、マイクロ
波プラズマＣＶＤ法にて実施される。例えば、第２段階
ゲート絶縁膜を形成する工程は、ＴＥＯＳガスを用いた
プラズマＣＶＤ法にて実施される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づいて詳述する。図１および図２に多結晶シ
リコンＴＦＴの製造工程断面図を示す。
【００１８】＜半導体薄膜の形成＞（図１：ＳＴ１）本
願発明の実施のためには通常、基板１０１の上に下地保
護層１０２を形成し、その上に半導体層１０３を形成す
るので、この一連の形成方法について説明する。
【００１９】本発明を適応し得る基板１０１としては、
金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）
やアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（Ａｌ
Ｎ）等のセラミック材料、溶融石英やガラス等の透明ま
たは非透明絶縁性物質、シリコンウェーハー等の半導体
物質、およびそれを加工したＬＳＩ基板等が使用可能で
ある。半導体層１０３は、基板上に直接又は下地保護層
１０２や下部電極（図示せず）等を介して堆積される。
またシリコンウェハなどの単結晶基板は、そのまま能動
層となる半導体層１０３として使用可能である。
【００２０】下地保護層１０２としては、酸化硅素膜
（ＳｉＯｘ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ３Ｎｘ：
０＜ｘ≦４）等の絶縁性物質が使用可能である。ＴＦＴ
等の薄膜半導体装置を通常のガラス基板上に作成する場
合には、半導体層への不純物制御が重要である。このよ
うな場合、ガラス基板中に含まれているナトリウム（Ｎ
ａ）等の可動イオンが半導体層中に混入しない様に下地
保護層を形成した後に半導体層を堆積する事が好まし
い。同じ事情は各種セラミック材料を基板として用いる
場合にも通ずる。下地保護膜は、セラミック中に添加さ
れている焼結助材原料等の不純物が半導体部に拡散及び
混入するのを防止するものである。金属材料などの導電
性材料を基板として用い、かつ半導体層が金属基板と電
気的に絶縁されていなければならない場合には、絶縁性
を確保する為に下地保護層は必要不可欠である。さら
に、半導体基板やＬＳＩ素子上に半導体膜を形成する時
にはトランジスタ間や配線間の層間絶縁膜が同時に下地
保護層ともなる。
【００２１】下地保護層は、まず基板を純水やアルコー
ルなどの有機溶剤で洗浄した後、基板上に常圧化学気相
堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣ
ＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等
のＣＶＤ法或いはスパッター法等を適用して形成され
る。 下地保護層として酸化硅素膜を用いる場合、常圧化
学気相堆積法では、例えば基板温度を２５０℃程度から
４５０℃程度としてモノシラン（ＳｉＨ４）や酸素を原
料として堆積し得る。プラズマ化学気相堆積法やスパッ
ター法では、例えば基板温度は室温から４００℃程度で
ある。下地保護層の膜厚は基板からの不純物元素の拡散
と混入を防ぐのに十分な厚さが必要で、例えば最小で１
００ｎｍ程度以上が必要である。ロット間や基板間のば
らつきを考慮すると、下地保護層の膜厚は、２００ｎｍ
程度以上が好ましく、３００ｎｍ程度あれば保護膜とし
ての機能を十分に果たし得る。下地保護層がＩＣ素子間
やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、
通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁
膜が余りにも厚くなると絶縁膜のストレスに起因するク
ラックが生ずる。そのため、最大膜厚は２μｍ程度が好
ましい。生産性を考慮する必要が強い場合、絶縁膜厚は
１μｍ程度が上限である。
【００２２】次に半導体層１０３について説明する。本
発明が適用される半導体層としてはシリコン（Ｓｉ）や
ゲルマニウム（Ｇｅ）等の四族単体の半導体膜の他に、
シリコン・ゲルマニウム（ＳｉｘＧｅ１−ｘ ：０＜ｘ
＜１）やシリコン・カーバイド（ＳｉｘＣ１−ｘ ：０
＜ｘ＜１）やゲルマニウム・カーバイド（ＧｅｘＣ１
−ｘ ：０＜ｘ＜１）等の四族元素複合体の半導体膜、
ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン
（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物
半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の
二族元素と六族元素との複合体化合物半導体膜等があ
る。あるいはシリコン・ゲルマニウム・ガリウム・ヒ素
（ＳｉｘＧｅｙＧａｚＡｓｚ：ｘ＋ｙ＋ｚ＝１）と云っ
た更なる複合化合物半導体膜やこれらの半導体膜にリン
（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナ
ー元素を添加したＮ型半導体膜、あるいはホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イ
ンジウム（Ｉｎ）等のアクセプター元素を添加したＰ型
半導体膜に対しても本発明は適応可能である。これら半
導体膜はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等
のＣＶＤ法、或いはスパッター法等や蒸着法等のＰＶＤ
法で形成する。半導体膜としてシリコン膜を用いる場
合、ＬＰＣＶＤ法では基板温度を４００℃程度から７０
０℃程度としてジシラン（Ｓｉ２Ｈ６）などを原料とし
て堆積し得る。ＰＥＣＶＤ法ではモノシラン（Ｓｉ
Ｈ４）などを原料として基板温度が１００℃程度から５
００℃程度で堆積可能である。スパッター法を用いる時
には、基板温度は室温から４００℃程度である。この様
に堆積された半導体膜の初期状態（as-deposited）に
は、非晶質や混晶質、微結晶質、あるいは多結晶質等様
々な状態があるが、本願発明にあっては初期状態はいず
れの状態であっても構わない。なお本願明細書中では非
晶質の結晶化のみならず、多結晶質や微結晶質の再結晶
化をも含めて、総て結晶化と呼ぶ。半導体膜の膜厚はそ
れをＴＦＴに用いる時には２０ｎｍ程度から１００ｎｍ
程度が適している。
【００２３】＜半導体薄膜のレーザー結晶化＞（図１：
ＳＴ２、図３、図４） 基板１０１上に下地保護層と半導体層を形成した後、こ
の半導体層をレーザー照射（レーザ光１０４）によって
結晶化する。通常、 ＬＰＣＶＤ法、ＰＥＣＶＤ法等の
ＣＶＤ法で堆積させたシリコン膜表面は自然酸化膜で覆
われていることが多い。従って、レーザー光を照射する
前にこの自然酸化膜を除去する必要がある。このために
は、例えば、弗酸溶液に浸してウエットエッチングする
方法や、フッ素を含んだプラズマ中でのドライエッチン
グ等がある。
【００２４】次に、半導体層１０３が形成された基板１
０１をレーザー照射チャンバーにセットする。レーザー
照射チャンバーは一部分が石英の窓によってできてお
り、チャンバーを真空に排気した後この石英窓からレー
ザー光１０４を照射する。
【００２５】ここでレーザー光について説明する。レー
ザー光１０４は半導体層１０３の表面で強く吸収され、
その直下の下地保護層１０２や基板１０１にはほとんど
吸収されないことが望まれる。従って、レーザー光とし
ては紫外域またはその近傍の波長を持つエキシマレーザ
ー、アルゴンイオンレーザー、ＹＡＧレーザー高調波等
が好ましい。また、半導体薄膜を高温に加熱すると同時
に基板へのダメージを防ぐためには大出力でしかも極短
時間のパルス発振であることが必要となる。従って、上
記レーザー光の中でも、特にキセノン・クロライド（Ｘ
ｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトンフロ
ライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等のエキ
シマ・レーザーが最も適している。
【００２６】次に、レーザー光の照射方法について図３
を参照して述べる。図３は、レーザー光の照射対象とな
る基板２００の平面図である。
【００２７】レーザーパルスの強度半値幅は、例えば１
０ｎｓ程度から５００ｎｓ程度の極短時間である。レー
ザー照射は、基板２００の温度を室温（例えば２５℃）
程度から４００℃程度の間とした場合、背景真空度が１
０−４Ｔｏｒｒ程度から１０ −９Ｔｏｒｒ程度の真空中
にて行う。レーザー照射の一回の照射面形状は、対角５
ｍｍ程度から６０ｍｍ程度の正方形または長方形状であ
る。
【００２８】以下、レーザー照射の一回の照射で、例え
ば８ｍｍの正方形面積が結晶化できるビームを用いた場
合について説明する。一個所に１発のレーザーを位置２
０１で照射した後、レーザーを基板２００に対し相対的
に水平方向（Ｘ方向）に一定量２０３ずらす。この位置
２０２で、再び１発のレーザー照射をおこなう。このシ
ョットアンドスキャンを連続的に繰り返していくことに
よって、大面積の基板にも対応できる。移動させる距離
は、各照射毎に照射領域の１％程度から９９％程度にす
る（例えば５０％：先の例では４ｍｍ）。最初に水平方
向（Ｘ方向）に走査した後、垂直方向（Ｙ方向）に適当
量２０４ずらせて、再び水平方向（−Ｘ方向）に所定量
２０３ずつずらせて走査し、以後この走査を繰り返し基
板全面に及ぶ第一回目のレーザー照射を行う。この第一
回目のレーザー照射のエネルギー密度は、５０ｍＪ／ｃ
ｍ２程度から６００ｍＪ／ｃｍ２程度の間が好ましい。
第一回目のレーザー照射が終了した後、必要に応じて第
二回目のレーザー照射を基板全面に施す。第二回目のレ
ーザー照射を行う場合、そのエネルギー密度は一回目よ
り高い値が好ましく、１００ｍＪ／ｃｍ２程度から１０
００ｍＪ／ｃｍ２程度の間としてもよい。走査方法は第
一回目のレーザー照射と同じで正方形状の照射領域をＹ
方向とＸ方向に適当量ずらせて走査する。さらに、必要
に応じてエネルギー密度をより高くした第三回目あるい
は第四回目のレーザー照射を行うことも可能である。こ
うした多段階レーザー照射法を用いるとレーザー照射領
域端部に起因するばらつきを完全に消失させる事が可能
になる。一段階の照射において、レーザー照射は総て、
半導体膜に損傷が入らぬ程度のエネルギー密度で行う。
【００２９】図３による走査以外にも、例えば図４に示
すように、レーザー３０１の基板３００に対する照射領
域形状３０２を幅１００μｍ程度以上で長さが数１０ｃ
ｍ以上のライン状とし、このライン状レーザー光を走査
して結晶化を進めてもよい。この場合、各照射毎におけ
るビームの幅方向の重なりは、例えばビーム幅の５％程
度から９５％程度とする。ビーム幅が１００μｍでビー
ム毎の重なり量が９０％である場合、一回の照射毎にビ
ームは１０μｍ進むので、基板３００上の同一点は１０
回のレーザー照射を受けることとなる。通常、半導体膜
を基板全体で均一に結晶化させるには少なくとも５回程
度以上のレーザー照射が望まれるので、照射毎のビーム
の重なり量は８０％程度以上が求められる。高い結晶性
の多結晶膜を確実に得るには、同一点が１０回程度から
３０回程度の照射が行われる様に重なり量を９０％程度
から９７％程度へと調整することが好ましい。ラインビ
ームを用いることによって１方向のスキャニングで広い
面積の結晶化ができるので、前述の正方形ビームに比べ
てスループットを高められるというメリットがえられ
る。
【００３０】＜半導体薄膜のプラズマ処理＞（図１：Ｓ
Ｔ３） レーザー結晶化直後の多結晶シリコン膜中には１０１８
（ｃｍ−３）程度の高い密度で欠陥が存在する。これは
レーザー結晶化が極めて高速の結晶成長であるためで、
特に結晶粒界に多くの欠陥が局在する。これら欠陥の正
体はシリコンの未結合手（ダングリングボンド）であ
る。未結合手は、通常は中性であるがキャリアを捕獲し
て電荷を帯びる性質がある。これら欠陥が高密度で多結
晶シリコン膜中に存在すると、ＴＦＴを動作させようと
したとき電界効果によって誘起されたキャリアがことご
とく欠陥に捕獲されてしまうので、ソース−ドレイン電
極間に電流が流れないことになってしまう。結果とし
て、より高いゲート電圧をかける必要が生じ、閾値電圧
の上昇を招くのである。これを防ぐために、上記レーザ
ー結晶化工程（図３、図４参照）によって全面結晶化が
終了した後、基板を真空ロボットによりプラズマ処理チ
ャンバーに移送し、このチャンバーに水素や酸素、窒素
ガスを、マスフローコントローラを経て導入し、平行平
板ＲＦ電極により試料全面にてプラズマ放電１０５をお
こなう。ここでガス圧力は、例えば１Ｔｏｒｒ程度にな
るように調整する。プラズマ発生は、他にも誘導結合型
ＲＦ放電やＥＣＲ放電、直流放電あるいは熱フィラメン
トによる熱電子をもちいた電離によって発生させること
ができる。レーザー結晶化直後の多結晶シリコン膜に基
板温度２５０℃で水素プラズマ処理を５秒から３００秒
施すことによって膜中の欠陥は１０１６（ｃｍ−２ｅＶ
−１）程度の密度に劇的に減少し、電気的に優れた多結
晶シリコン膜を得ることが出来る。
【００３１】水素はシリコン膜中での拡散速度が極めて
大きいので、例えば５０ｎｍ程度の膜厚の多結晶シリコ
ンならば処理時間は１６０秒程度で十分である。水素は
原子半径が小さく多結晶シリコン膜の深い位置、すなわ
ち下地層との界面まで効率的に欠陥パッシベーションが
短時間で可能となる。水素プラズマは基板温度に依存し
てシリコンエッチングモードの効果が生じる。これを回
避するためには基板温度をおおむね１００℃〜４００℃
に保つ必要がある。なお、工程のタクトタイムを短縮す
るためには、例えば、レーザー結晶化を行った後、基板
を真空ロボットアームによって別の真空チャンバーに移
動させ、前記水素、酸素、窒素プラズマ処理を行うこと
が有効である。
【００３２】欠陥を低減させるプロセスとしては上記の
理由により水素プラズマが適しているが、他にも酸素プ
ラズマ、窒素プラズマ、フッ素プラズマなどのプラズマ
処理によって欠陥を低減することも可能である。
【００３３】＜第１段階絶縁膜形成＞（図１：ＳＴ４） 上記工程により多結晶シリコン膜の高品質化を達成する
ことが可能であるが、更に重要なプロセスは高品質なＭ
ＯＳ界面を形成する工程である。この工程は、多結晶シ
リコン表面に存在するシリコン原子にうまく酸素原子を
結合させて界面準位密度を低減させる工程である。
【００３４】シリコン膜表面にはおよそ１０１５（ｃｍ
−２）の結合手が存在するので、これらのほとんどがＳ
ｉＯ２と純粋な化学結合を形成することが重要となる。
ＴＦＴのトランジスタ特性を良好なものにするには、界
面準位密度を、例えば１０１ ０（ｃｍ−２）程度に抑え
る必要がある。すなわち、１０万個のシリコン結合手に
対して１個程度の欠陥しか許容されず、あとの結合手は
酸素原子と秩序正しく結合をしていなければならないと
いう大変厳しいものである。従来のプラズマＣＶＤプロ
セスにおいて、この界面準位密度はせいぜい１０
１２（ｃｍ−２ｅＶ− １）程度にしか制御することがで
きなかった。
【００３５】本発明では、半導体層上にゲート絶縁膜を
形成する工程において、基板温度を１００℃以下で処理
する。プラズマＣＶＤによって、プラズマ中の活性酸素
ラジカルによってＳｉＨ４ガスが分解され、気相でＳｉ
Ｏ２が形成されこれが基板上に堆積する。このような反
応性にとんだ雰囲気下で堆積されたＳｉＯ２は半導体表
面でシリコンと化学結合を形成し良好な界面を作りう
る。しかしながら、成膜雰囲気中に存在する酸素の活性
種によりＳｉＯ２の堆積と同時に半導体表面の酸化が進
行するのである。ここで酸化というのは原子層１層レベ
ル以下での現象である。シリコンは酸化されると体積が
１．５倍に増加するため、酸化されたＳｉ−ＳｉＯ２結
合には局所的な応力発生がともなう。これが界面準位の
主たる原因である。よって、ＳｉＯ２の堆積により良好
なＳｉ−ＳｉＯ２結合が形成される割合に対して、酸化
によって形成されたＳｉ−ＳｉＯ２結合の割合が増加す
ると結果的に高い界面準位を有するＭＯＳ界面が形成さ
れるのである。定量的に説明すると、界面に存在するシ
リコン結合手およそ１０１５（ｃｍ−２）のうちほとん
どがＳｉＯ２の堆積により良好な結合を形成する。しか
しこのうちの１０１０（ｃｍ−２）以上のＳｉ−ＳｉＯ
２結合がシリコンの酸化によって形成されると、これが
そっくり界面準位となるのである。すなわち、１０５分
の１の確率、すなわち１０万個に１個のＳｉ−ＳｉＯ２
結合であっても酸化が起こると無視できない程度の界面
準位を発生するということである。このような界面形成
機構は当然の事ながら成膜初期段階で起こる。すなわ
ち、半導体上にＳｉＯ２が堆積開始すると同時に、前記
酸化過程が起こっているのである。本発明はこの界面形
成機構を開示すると同時に、先に述べた酸化によって形
成される界面準位密度の活性化エネルギーが極めて大き
いことを開示するものである。言い換えると、基板温度
によって界面準位密度を制御できるということである。
【００３６】図５は、絶縁膜形成時の基板温度Ｔｓと界
面準位密度Ｄｉｔ（ｃｍ−２ｅＶ− １）の水雰囲気中で
の熱アニール時間依存性の実験結果を示すものである。
この結果からわかるように、水雰囲気中熱アニールで相
当量の界面準位が低減できるのだが、この処理は一旦酸
化された結合を修復することはできない。ところが、成
膜時の基板温度を低くすることによって、シリコン表面
においておこる酸化の確率を劇的に低減することができ
るのである。これは界面で起こる酸化が基板温度に強く
依存する、すなわち基板温度が高いほど酸化が起こりや
すいということを示している。図５から判るように、基
板温度を１００℃以下（例えば、室温Ｒ．Ｔ．）にする
ことによって界面準位密度を１×１０１１（ｃｍ−２ｅ
Ｖ−１）程度に低減できる。また基板温度を１００℃程
度にしておけば、プラズマＣＶＤの反応副生成物である
ＯＨ結合が絶縁膜中で発生するのを低減することができ
るためフラットバンド電圧のシフトや絶縁膜の信頼性を
確保することができるので実用上良好な条件を与える。
また、基板加熱をしない条件下で成膜をおこなってもよ
い。この方法によれば、装置構造が簡単になるため製造
コストの面で非常に有利であり、基板温度の調整が不要
なためプロセスのスループットが高い。なおかつ、この
方法では、８×１０１０（ｃｍ−２ｅＶ−１）の良好な
界面準位密度を与えるものである。プラズマＣＶＤによ
る成膜ではプラズマから基板への熱輸送が起こり基板温
度は自然に上昇するため、基板を積極的に低い温度に制
御することも有効である。すなわち基板温度を室温程度
または室温以下に冷却することによって、さらに良好な
界面準位密度をえることができる。図５に見られるよう
に、室温で３×１０１０（ｃｍ−２ｅＶ−１）の界面準
位密度が、さらに基板を−５０℃に冷却することで１×
１０１０（ｃｍ−２ｅＶ−１）の界面準位密度をえるこ
とができるのである。これらの界面準位の値は熱酸化膜
で絶縁膜を形成した際にえられる界面準位密度と同じ値
である。すなわち、絶縁膜形成時の基板温度を下げるこ
とによって、低温でも極めて優れたＭＯＳ界面を形成す
ることができるのである。このような超高品質ＭＯＳ界
面を用いることによって、電界効果トランジスタの閾値
電圧を１Ｖ程度に下げることが可能である。これによ
り、超低消費電力の回路を実現することができる。
【００３７】以上のような界面制御技術は、特にプラズ
マにより絶縁膜を形成する場合に重要である。それは減
圧下で大量の酸素活性種が発生されるためである。すな
わちこれら酸素活性種による半導体表面における極わず
かな確率で起こる酸化過程を制御することがプラズマを
用いたＭＯＳ界面形成では本質的となるのである。
【００３８】さらに、マイクロ波放電を用いたプラズマ
ＣＶＤでは界面準位密度低減の効果は顕著である。これ
は一般的にマイクロ波放電プラズマはプラズマ密度が高
いという利点がある反面、１０−３Ｔｏｒｒ程度の比較
的低圧力下で生成されるためプラズマ中の電子の平均自
由行程が長く、より高次の分解が促進されるからであ
る。すなわち、酸素分子ラジカルよりも、原子状酸素、
酸素ラジカルが反応の主体であり、これらは界面の酸化
に関して極めて活性である。従ってマイクロ波放電プラ
ズマを用いた絶縁膜形成においては、基板温度を下げて
成膜することによって劇的に界面準位密度を低減できる
のである。
【００３９】具体的な工程としては、例えば、レーザー
結晶化によって形成された多結晶シリコン膜は真空中連
続で水素プラズマ処理され、その後更に真空を破ること
無く絶縁膜形成チャンバへと真空搬送される。真空チャ
ンバー中で基板を１００℃以下に調温し、背景真空度が
１０−６Ｔｏｒｒ台になるまで真空排気する。この状態
で真空チャンバー内に酸素ガスとシランガス（Ｓｉ
Ｈ４）を流す。放電を安定させるためにＨｅガスで希釈
する方法もよくおこなわれる。一般的に、酸素ガス流量
はシランガス流量の５倍以上とする。この状態でプラズ
マ放電をおこない、ＳｉＯ２膜（絶縁膜）１０６形成を
おこなう。放電の形態としては平行平板型ＲＦ放電、Ｉ
ＣＰ放電、ＥＣＲ放電などがあり、電源としてはＲＦ電
源やＶＨＦ、ＵＨＦ電源、マイクロ波源を用いることが
できる。以上が第１段階の絶縁膜形成工程である。
【００４０】＜アニール工程＞（図１：ＳＴ５） 本発明では、さらに、絶縁膜形成行程ＳＴ４を経た後、
基板を真空装置から取り出し、１００℃以上の基板温度
で、水分を含んだ雰囲気中にて加熱処理をおこなう。前
記工程ＳＴ４にて低い基板温度で形成された絶縁膜１０
６は反応副生成物であるＳｉ−ＯＨ結合を多く含み、バ
ルク絶縁膜特性が悪いため、これを改善するのがこの工
程の目的である。特に半導体表面とキャリアのやり取り
ができる程度にＭＯＳ界面近傍に存在する絶縁膜中の欠
陥はＭＯＳ界面準位にも影響を与える。
【００４１】図６に、絶縁膜成膜直後と、前記アニール
を施した後でのＣＶ特性を示す。ＯＨ結合が絶縁膜の界
面近傍に多く存在すると、これが界面特性に悪影響を及
ぼす。またバルク絶縁膜の耐圧低下を招く。しかし、１
００℃以上の水蒸気雰囲気中にて熱処理を施すことによ
って、このＳｉ−ＯＨ結合を劇的に低減することができ
る。この効果が絶大であることは図６から明白である。
これにより、本発明においては、界面準位の劇的な低減
および絶縁耐圧、信頼性の確保が可能となる。
【００４２】＜素子分離工程＞（図２：ＳＴ６） 上述したレーザー結晶化、プラズマ処理、ＭＯＳ界面形
成の真空中連続プロセスにより極めて高品質のＭＯＳ構
造が形成された。次に、ＴＦＴ素子同士を電気的に絶縁
するために素子分離をおこなう。
【００４３】ここでは図２：ＳＴ６に示すように、絶縁
膜１０６と多結晶シリコン層１０３とを連続でエッチン
グする。例えば、絶縁膜１０６上にフォトリソグラフィ
ーによりパターンを形成した後、ウェットまたはドライ
エッチングにより絶縁膜１０６であるＳｉＯ２をエッチ
ングする。引き続き多結晶シリコン層１０３をドライエ
ッチングによりエッチングする。ここではＳｉＯ２とｐ
ｏｌｙ−Ｓｉ膜の２層をエッチングするので、エッチン
グ後のエッジの形状が庇状にならないよう注意する必要
がある。
【００４４】＜第２段階ゲート絶縁膜形成＞（図２：Ｓ
Ｔ７） 島状の絶縁膜１０６および多結晶シリコン層１０３を形
成した後、基板全面にかけてさらにゲート絶縁膜１０７
を形成する。ゲート絶縁膜の成膜方法としては、例え
ば、ＥＣＲプラズマＣＶＤ法、平行平板ＲＦ放電プラズ
マＣＶＤ法などが使用可能である。または再度酸素ラジ
カル中でＳｉＯ蒸着することによって絶縁膜を形成して
もよい。ただし、この第２段階で形成する絶縁膜は、段
差被覆性が良くないと、段差部分での電気的ショートを
引き起こしたり、耐圧低下の原因となる。このため段差
被覆性に優れた成膜方法、例えばＴＥＯＳと酸素を原料
ガスとしたプラズマＣＶＤが有効である。
【００４５】また、第１段階で形成される絶縁膜は低温
で形成するため絶縁耐圧が低くなる傾向が強い。しかし
ながら本発明が開示する２段階絶縁膜形成法を用いれ
ば、第２段階として１００℃以上の基板温度で絶縁膜を
形成することにより絶縁膜全体としての絶縁耐圧を向上
させることができる。
【００４６】図７は、第１段階の絶縁膜の成膜（基板温
度１００℃）のみで絶縁膜の耐圧を調べた場合（single
layer）と、第２段階の絶縁膜成膜（基板温度３００
℃、ＴＥＯＳ＋Ｏ２）もおこなった後で２層構造絶縁膜
（double layer）の耐圧を調べた場合との比較結果であ
る。これから明らかなように、本発明が開示する２段階
での絶縁膜形成法により、絶縁膜の耐圧を実用上十分な
７（ＭＶ/ｃｍ）程度にまで改善することが可能とな
る。このようにＭＯＳ界面形成とバルク絶縁膜形成に異
なる絶縁膜形成法を用いることによって、従来の低温プ
ロセスでは実現し得なかった優れたＭＯＳ界面特性およ
びバルク絶縁膜特性の両立を実現することができるので
ある。
【００４７】＜以降の工程＞引き続いて、図２：ＳＴ８
に示すように、ゲート電極１０８となる薄膜をＰＶＤ法
或いはＣＶＤ法などで堆積する。ゲート電極の材質は電
気抵抗が低く、３５０℃程度の熱工程に対して安定であ
る事が望まれ、例えばタンタル、タングステン、クロム
等の高融点金属がふさわしい。また、イオンドーピング
によってソース、ドレインを形成する場合、水素のチャ
ネリングを防止するためにこのゲート電極の膜厚がおよ
そ７００ｎｍ程度必要になる。前記高融点金属の中で、
７００ｎｍもの膜厚で成膜しても膜ストレスによるクラ
ックが生じない材料となると、例えばタンタルがふさわ
しい。
【００４８】ゲート電極となる薄膜を堆積後、パターニ
ングを行い、引き続いて半導体膜に不純物イオン注入を
行ってソース・ドレイン領域１０９、１１０を形成す
る。この時ゲート電極がイオン注入のマスクとなってい
るので、チャンネルはゲート電極下のみに形成される自
己整合構造となる。不純物イオン注入は質量非分離型イ
オン注入装置を用いて注入不純物元素の水素化物と水素
を注入するイオン・ドーピング法と、質量分離型イオン
注入装置を用いて所望の不純物元素のみを注入するイオ
ン打ち込み法の二種類が適応され得る。イオン・ドーピ
ング法の原料ガスとしては水素中に希釈された濃度０．
１％程度から１０％程度のホスフィン（ＰＨ３）やジボ
ラン（Ｂ２Ｈ６）等の注入不純物元素の水素化物を用い
る。イオン打ち込み法では、所望の不純物元素のみを注
入した後に引き続いて水素イオン（プロトンや水素分子
イオン）を注入する。前述の如くＭＯＳ界面やゲート絶
縁膜を安定に保つ為には、イオン・ドーピング法にしろ
イオン打ち込み法にしろイオン注入時の基板温度は３５
０℃以下であることが好ましい。一方、注入不純物の活
性化を３５０℃以下の低温にて常に安定的に行うには
（本願明細書ではこれを低温活性化と称する）、イオン
注入時の基板温度は２００℃以上であることが望まし
い。トランジスタのしきい値電圧を調整する為にチャン
ネル・ドープ行うとか、あるいはＬＤＤ構造を作成する
といった様に低濃度に注入された不純物イオンを低温で
確実に活性化するには、イオン注入時の基板温度は２５
０℃以上であることが必要となる。この様に基板温度が
高い状態でイオン注入を行うと、半導体膜のイオン注入
に伴う結晶壊破の際に再結晶化も同時に生じ、結果とし
てイオン注入部の非晶質化を防ぐ事が出来るのである。
即ちイオン注入された領域は注入後も依然として結晶質
として残り、その後の活性化温度が３５０℃程度以下と
低温であっても、注入イオンの活性化が可能になる。Ｃ
ＭＯＳ ＴＦＴを作成する場合には、ポリイミド樹脂等
の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方
を交互にマスクで覆い、上述の方法にてそれぞれのイオ
ン注入を行う。
【００４９】また、不純物の効率的な活性化法としてエ
キシマレーザーなどを照射するレーザー活性化がある。
これは絶縁膜を通してレーザー照射することによりソー
ス、ドレイン部のドープ多結晶シリコンを溶融・固化さ
せ、不純物を活性化させる方法である。
【００５０】次に、図２：ＳＴ９に示すように、ソース
・ドレイン上にコンタクトホールを開孔し、ソース・ド
レイン取り出し電極１１１、１１２と配線をＰＶＤ法や
ＣＶＤ法などで形成して薄膜トランジスタを完成させ
る。
【００５１】
【実施例】本発明の実施形態の製法により電界効果トラ
ンジスタを製造した。基板１０１及び下地保護層１０２
に関しては前述の説明に準ずる。ここでは基板１０１の
一例として３００ｍｍ×３００ｍｍの正方形状汎用無ア
ルカリガラスを用いた。
【００５２】まず基板１０１上に絶縁性物質である下地
保護層１０２を形成した。ここでは基板温度を１５０゜
ＣとしてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度の膜
厚を有する酸化硅素膜を堆積した。
【００５３】次に後に薄膜トランジスタの能動層となる
真性シリコン膜等の半導体層１０３を堆積した。半導体
膜の厚みは５０ｎｍ程度とした。本実施例では高真空型
ＬＰＣＶＤ装置を用いて、原料ガスで有るジシラン（Ｓ
ｉ２Ｈ６）を２００ＳＣＣＭ流し、４２５℃の堆積温度
で非晶質シリコン膜１０３を堆積した。まず高真空型Ｌ
ＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の
内部に複数枚（例えば１７枚）の基板を、表側を下向き
として配置した。この後にターボ分子ポンプの運転を開
始した。ターボ分子ポンプが定常回転に達した後、反応
室内の温度を約１時間掛けて２５０℃から４２５℃の堆
積温度に迄上昇させた。昇温開始後の最初の１０分間は
反応室にガスを全く導入せず真空中で昇温を行ない、し
かる後純度が９９．９９９９％以上の窒素ガスを３００
ＳＣＣＭ流し続ける。この時の反応室内における平衡圧
力は、３．０×１０−３Ｔｏｒｒとした。堆積温度に到
達した後、原料ガスであるジシラン（Ｓｉ２Ｈ６）を２
００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上
の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流した。
堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒで
あった。堆積の進行と共に反応室内の圧力は徐々に上昇
し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒとなっ
た。同様に堆積したシリコン膜１０３は基板の周辺部約
７ｍｍを除いた２８６ｍｍ角の領域内において、その膜
厚変動は±５％以内であった。
【００５４】次に、レーザー結晶化に先立って、非晶質
シリコン膜を弗酸溶液に浸し、半導体層１０３上の自然
酸化膜をエッチングした。一般的にシリコン膜が露出し
た表面は非常に不安定で、シリコン薄膜を保持している
雰囲気物質と容易に反応を起こす。従って、レーザー照
射をおこなう前処理では単に自然酸化膜を除去するだけ
でなく、露出したシリコン膜表面を安定化させる必要が
ある。このためには、弗酸溶液による処理が望ましい。
実施例では、弗酸は純水との混合比が１：３０になるよ
うにした。この弗酸溶液中に約２０から３０秒浸した
後、すぐに純水洗浄を１０から２０分おこなった。この
後スピンナーで純水を取り除いた。これによって、シリ
コン膜表面は水素原子でターミネートされた安定化表面
になる。
【００５５】次に、レーザー光照射をおこなった。本実
施例ではキセノン・クロライド（ＸｅＣｌ）のエキシマ
・レーザー（波長：３０８ｎｍ）を照射した。レーザー
パルスの強度半値幅（時間に対する半値幅）は２５ｎｓ
である。基板をレーザー結晶化チャンバーにセットした
後、真空排気をおこなった。真空排気後基板温度を２５
０度℃まで上昇させた。一回のレーザー照射面積は１０
ｍｍ角の正方形状で、照射面でのエネルギー密度は１６
０ｍＪ／ｃｍ２であった。このレーザー光を９０％ずつ
重ねつつ（つまり照射するごとに１ｍｍづつ）相対的に
ずらしながら照射を繰り返した（図３参照）。こうして
一辺３００ｍｍの基板全体のアモルファスシリコンを結
晶化した。同様な照射方法を用いて２回目のレーザー照
射を行った。２回目のレーザー照射は、エネルギー密度
１８０ｍＪ／ｃｍ２で行った。これをくり返し、３回
目、４回目と約２０ｍＪ／ｃｍ２づつ照射エネルギー密
度を上昇させながら最終的にはのエネルギー密度４４０
ｍＪ／ｃｍ２の照射をおこないレーザー照射を終了させ
た。ここで４５０ｍＪ／ｃｍ２の照射レーザーエネルギ
ー密度を超えた高いエネルギーを照射すると、ｐ−Ｓｉ
のグレインが微結晶化を起こすため、これ以上のエネル
ギー照射を避けた。
【００５６】次に、この基板を、真空を保持した状態で
プラズマ処理チャンバーに搬送し、このチャンバー内に
水素ガスを導入した。本例では９９．９９９％水素ガス
をマスフローコントローラから導入し、チャンバー内圧
力が１Ｔｏｒｒになるように調整した。この状態で平行
平板電極に１３．５６ＭＨｚのＲＦを印可することによ
って放電を行い、水素によるレーザー結晶化ｐｏｌｙ−
Ｓｉ膜中の欠陥終端をおこなった。基板温度は２５０
℃、投入したＲＦパワーは３Ｗ／ｃｍ２とした。水素は
十分短時間に膜中に拡散しうるので、１６０秒の処理で
特に多結晶シリコン膜の深い位置および下地層との界面
に存在する欠陥を効率的に終端した。
【００５７】次に、真空を保ったままで基板１００を絶
縁膜形成チャンバーへと搬送した。基板搬送終了後、チ
ャンバー内を１０−６Ｔｏｒｒ台の真空度に排気した。
基板はここで−１００℃に冷却される。
【００５８】この間、チャンバー内にシランガスと酸素
ガスを流量比１：６で導入し、チャンバー圧力を２×１
０−３Ｔｏｒｒに調節した。基板温度が安定したら、Ｅ
ＣＲ放電を開始し、絶縁膜の成膜を開始する。投入した
マイクロ波パワーは１ｋＷで、マイクロ波は磁力線に平
行に導入窓から導入した。導入窓から２０ｃｍの位置に
ＥＣＲポイントがある。成膜は１００（ｎｍ/min.）の
成膜速度でおこなった。これにより、第１層目のゲート
絶縁膜１０６を３０ｎｍ形成した。
【００５９】次に、基板を真空チャンバから取り出し、
これを３３０℃の飽和水蒸気雰囲気中にセットし、９０
分間熱処理をおこなった。さらに多結晶シリコン層１０
３と第１層絶縁膜１０６の連続エッチングをおこなっ
た。引き続き、第２層絶縁膜１０７を、本実施例では平
行平板型ｒｆ放電ＰＥＣＶＤ法で基板温度を３５０℃と
して７０ｎｍ堆積した。原料ガスとしてはＴＥＯＳ（Ｓ
ｉ−（Ｏ−ＣＨ２−ＣＨ ３）４）と酸素（Ｏ２）の混合
ガスをもちいた。引き続いてゲート電極１０８となる薄
膜をＰＶＤ法或いはＣＶＤ法などで堆積した。通常はゲ
ート電極とゲート配線は同一材料にて同一工程で作られ
る為、この材質は電気抵抗が低く、３５０℃程度の熱工
程に対して安定である事が望まれる。本実施例では、膜
厚が６００ｎｍのタンタル薄膜をスパッタ法により形成
した。タンタル薄膜を形成する際の基板温度は１８０℃
であり、スパッタガスとして窒素ガスを６．７％含むア
ルゴンガスを用いた。同様に形成したタンタル薄膜は結
晶構造がα構造と成っており、その比抵抗は凡そ４０μ
Ωｃｍであった。ゲート電極となる薄膜を堆積後、パタ
ーニングを行い、引き続いて半導体膜に不純物イオン注
入を行ってソース・ドレイン領域１０９、１１０及びチ
ャンネル領域を形成した。この時ゲート電極１０８がイ
オン注入のマスクとなっているため、チャンネルはゲー
ト電極下のみに形成される自己整合構造となる。イオン
・ドーピング法の原料ガスとしては水素中に希釈された
濃度０．１％程度から１０％程度のホスフィン（Ｐ
Ｈ３）やジボラン（Ｂ２Ｈ６）等の注入不純物元素の水
素化物を用いる。本実施例ではＮＭＯＳ形成を目指し、
イオン・ドーピング装置を用いて、水素中に希釈された
濃度５％のホスフィン（ＰＨ３）を加速電圧１００ｋｅ
Ｖで注入した。ＰＨ３＋やＨ２ ＋イオンを含むの全イオ
ン注入量量は１×１０１６ｃｍ−２である。
【００６０】次に、ソース・ドレイン上にコンタクトホ
ールを開孔し、ソース・ドレイン取り出し電極１１１、
１１２と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜
トランジスタを完成させた。
【００６１】従来の技術では、高品質なＭＯＳ界面を形
成する有効なプロセスが明確でなかった。しかし、以上
述べて来た様に本発明の電界効果トランジスタの製造方
法を用いることによって、極めて高品質なＭＯＳ界面形
成が可能となる。結果として高移動度、低しきい値電圧
の電界効果トランジスタの製造が可能となり、超低消費
電力回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の電界効果トランジスタの製造方法を示
した工程断面図（その一）。
【図２】本発明の電界効果トランジスタの製造方法を示
した工程断面図（その二）。
【図３】レーザー結晶化時のレーザービーム照射方法を
説明する図。
【図４】レーザー結晶化時のレーザービーム照射方法の
説明図。
【図５】本発明で形成したＭＯＳ界面の界面準位密度の
基板温度依存性を示す図。
【図６】本発明のＭＯＳ界面形成工程によって作製した
ＭＯＳ構造の高周波Ｃ−Ｖ特性を示す線図。
【図７】本発明の２段階絶縁膜形成工程によって作製し
たＭＯＳ構造と単層で形成したＭＯＳ構造の絶縁耐圧特
性を示す線図。
【符号の説明】
１０１…基板、１０２…下地保護層、１０３…多結晶シ
リコン層、１０６…ゲート絶縁膜（第１段階）、１０７
…ゲート絶縁膜（第２段階）
フロントページの続き Ｆターム(参考） 5F058 BA20 BC02 BF08 BF25 BH02 BJ04 BJ10 5F110 AA01 AA08 AA09 AA17 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 EE04 EE42 EE44 EE45 FF02 FF09 FF30 FF31 FF32 FF36 GG01 GG02 GG03 GG04 GG13 GG25 GG32 GG35 GG42 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL22 HL24 PP03 PP04 PP05 PP06 PP29 PP31 QQ09 QQ11 QQ25

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 基板上に能動層となる半導体層を形成す
    る工程と、 前記半導体層上に、基板温度を１００℃以下に設定して
    ゲート絶縁膜を形成する工程と、 水を含んだ雰囲気中にて前記ゲート絶縁膜を熱処理する
    工程と、を備える電界効果トランジスタの製造方法。
  2. 【請求項２】 前記ゲート絶縁膜を熱処理する工程は、
    １００℃以上の温度で実施される請求項１記載の電界効
    果トランジスタの製造方法。
  3. 【請求項３】 前記ゲート絶縁膜を形成する工程は、前
    記基板への加熱を禁止して実施される請求項１記載の電
    界効果トランジスタの製造方法。
  4. 【請求項４】 前記ゲート絶縁膜を形成する工程は、前
    記基板を室温以下に冷却しながら実施される請求項１記
    載の電界効果トランジスタの製造方法。
  5. 【請求項５】 前記ゲート絶縁膜は、プラズマＣＶＤ法
    にて形成される請求項１乃至４のいずれか一項に記載の
    電界効果トランジスタの製造方法。
  6. 【請求項６】 前記ゲート絶縁膜は、マイクロ波プラズ
    マＣＶＤ法にて形成される請求項１乃至４のいずれか一
    項に記載の電界効果トランジスタの製造方法。
  7. 【請求項７】 基板上に能動層となる半導体層を形成す
    る工程と、前記半導体層上に、基板温度を１００℃以下
    に設定して第１段階ゲート絶縁膜を形成する工程と、 前記基板温度を１００℃以上に設定して第２段階ゲート
    絶縁膜を形成する工程と、を備える電界効果トランジス
    タの製造方法。
  8. 【請求項８】 前記第１段階ゲート絶縁膜を形成後、水
    を含んだ雰囲気中にて当該第１段階ゲート絶縁膜を熱処
    理する工程をさらに備える請求項７記載の電界効果トラ
    ンジスタの製造方法。
  9. 【請求項９】 前記ゲート絶縁膜を熱処理する工程は、
    １００℃以上の温度で実施される請求項８記載の電界効
    果トランジスタの製造方法。
  10. 【請求項１０】 前記第１段階ゲート絶縁膜を形成する
    工程は、前記基板への加熱を禁止して実施される請求項
    ７記載の電界効果トランジスタの製造方法。
  11. 【請求項１１】 前記第１段階ゲート絶縁膜を形成する
    工程は、前記基板を室温以下に冷却しながら実施される
    請求項７記載の電界効果トランジスタの製造方法。
  12. 【請求項１２】 前記第１段階ゲート絶縁膜を形成する
    工程は、プラズマＣＶＤ法にて実施される請求項７乃至
    １１のいずれか一項に記載の電界効果トランジスタの製
    造方法。
  13. 【請求項１３】 前記第１段階ゲート絶縁膜を形成する
    工程は、マイクロ波プラズマＣＶＤ法にて実施される請
    求項７乃至１１のいずれか一項に記載の電界効果トラン
    ジスタの製造方法。
  14. 【請求項１４】 前記第２段階ゲート絶縁膜を形成する
    工程は、ＴＥＯＳガスを用いたプラズマＣＶＤ法にて実
    施される請求項７乃至１３のいずれか一項に記載の電界
    効果トランジスタの製造方法。
  15. 【請求項１５】 基板上に能動層となる半導体層を形成
    する工程と、前記半導体層上に、基板温度を１００℃以
    下に設定してゲート絶縁膜を形成する工程と、 水を含んだ雰囲気中にて前記ゲート絶縁膜を熱処理する
    工程と、を備える電界効果トランジスタの製造方法で製
    造された電子装置。
  16. 【請求項１６】 基板上に能動層となる半導体層を形成
    する工程と、 前記半導体層上に、基板温度を１００℃以下に設定して
    第１段階ゲート絶縁膜を形成する工程と、 前記基板温度を１００℃以上に設定して第２段階ゲート
    絶縁膜を形成する工程と、を備える電界効果トランジス
    タの製造方法で製造された電子装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086792A (ja) * 2001-09-10 2003-03-20 National Institute Of Advanced Industrial & Technology 半導体装置の作製法
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US7374981B2 (en) 2003-04-11 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, electronic device having the same, and method for manufacturing the same
KR20050054788A (ko) * 2003-12-06 2005-06-10 삼성전자주식회사 다결정 실리콘 박막 제조 방법 및 이를 적용한트랜지스터의 제조방법
US20050237895A1 (en) * 2004-04-23 2005-10-27 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus and method for manufacturing semiconductor device
WO2006030522A1 (ja) * 2004-09-17 2006-03-23 Sharp Kabushiki Kaisha 薄膜半導体装置及びその製造方法
TWI257175B (en) * 2004-11-25 2006-06-21 Chunghwa Picture Tubes Ltd Production of lightly doped drain of low-temperature poly-silicon thin film transistor
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
JP2007049128A (ja) * 2005-07-12 2007-02-22 Seiko Epson Corp 製膜装置
JP5098229B2 (ja) * 2006-06-21 2012-12-12 ソニー株式会社 表面改質方法
KR100974610B1 (ko) * 2007-12-28 2010-08-06 주식회사 비아트론 박막 트랜지스터 제조방법
US7932138B2 (en) * 2007-12-28 2011-04-26 Viatron Technologies Inc. Method for manufacturing thin film transistor
US20100053817A1 (en) * 2008-09-04 2010-03-04 Robert Glenn Biskeborn Coated magnetic head and methods for fabrication thereof
KR101880721B1 (ko) * 2011-06-21 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 유기 발광 디스플레이 장치의 제조 방법, 및 상기 방법에 의해 제조된 유기 발광 디스플레이 장치
JP5917861B2 (ja) 2011-08-30 2016-05-18 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
CN102437238A (zh) * 2011-11-30 2012-05-02 晶澳（扬州）太阳能科技有限公司 一种用于晶体硅太阳电池硼掺杂的方法
JP5865751B2 (ja) * 2012-03-27 2016-02-17 株式会社東芝 半導体装置及びその製造方法
US9059212B2 (en) 2012-10-31 2015-06-16 International Business Machines Corporation Back-end transistors with highly doped low-temperature contacts
CN103915508B (zh) * 2013-01-17 2017-05-17 上海天马微电子有限公司 一种底栅结构的氧化物薄膜晶体管及其制作方法
CN103137497A (zh) * 2013-02-26 2013-06-05 深圳市华星光电技术有限公司 低温多晶硅晶体管的制作方法
CN105621347A (zh) * 2014-10-31 2016-06-01 无锡华润上华半导体有限公司 二氧化硅薄膜的制备方法
US11097942B2 (en) * 2016-10-26 2021-08-24 Analog Devices, Inc. Through silicon via (TSV) formation in integrated circuits

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4889817A (en) * 1985-08-08 1989-12-26 Oki Electric Industry Co., Ltd. Method of manufacturing schottky gate field transistor by ion implantation method
TW237562B (ja) * 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
US5424244A (en) * 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
KR940006273A (ko) * 1992-06-20 1994-03-23 오가 노리오 스태틱램(sram) 장치 및 그 제조방법
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JP3494304B2 (ja) 1993-02-01 2004-02-09 富士ゼロックス株式会社 薄膜半導体装置の製造方法
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light
JPH11274489A (ja) * 1998-03-26 1999-10-08 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP4352473B2 (ja) * 1998-06-26 2009-10-28 ソニー株式会社 半導体装置の製造方法
JP2000114522A (ja) * 1998-10-08 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP3199114B2 (ja) * 1998-11-06 2001-08-13 日本電気株式会社 半導体装置の製造方法
JP2000183295A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体記憶装置及びその製造方法
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6245618B1 (en) * 1999-02-03 2001-06-12 Advanced Micro Devices, Inc. Mosfet with localized amorphous region with retrograde implantation
WO2000063956A1 (fr) * 1999-04-20 2000-10-26 Sony Corporation Procede et dispositif pour realiser un depot de couches minces, et procede pour la production d'un dispositif a semiconducteur a couches minces
US6312793B1 (en) * 1999-05-26 2001-11-06 International Business Machines Corporation Multiphase low dielectric constant material
US6617226B1 (en) * 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6519197B2 (en) * 2000-08-30 2003-02-11 Micron Technology, Inc. Sense amplifier with improved read access

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