JP2003347303A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 プラズマ処理により生じた過剰な電荷に起因
する絶縁膜へのダメージを防止することにより、信頼性
の高い半導体装置を製造することを可能にする半導体装
置の製造方法を提供する。 【解決手段】 基板１１上に絶縁膜１２を介して導体膜
２１Ａ（１３）が形成されて成る素子２１を有する半導
体装置を製造する際に、導体膜２１Ａを、この導体膜２
１Ａの電荷を放電することが可能な電位（例えば半導体
基板１１の電位）に、電気的に接続されるように形成す
る。そして、プラズマ処理を行った後に、導体膜２１Ａ
と上記電位との電気的接続を切断する。
する絶縁膜へのダメージを防止することにより、信頼性
の高い半導体装置を製造することを可能にする半導体装
置の製造方法を提供する。 【解決手段】 基板１１上に絶縁膜１２を介して導体膜
２１Ａ（１３）が形成されて成る素子２１を有する半導
体装置を製造する際に、導体膜２１Ａを、この導体膜２
１Ａの電荷を放電することが可能な電位（例えば半導体
基板１１の電位）に、電気的に接続されるように形成す
る。そして、プラズマ処理を行った後に、導体膜２１Ａ
と上記電位との電気的接続を切断する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わる。
方法に係わる。
【０００２】
【従来の技術】半導体装置を製造する工程において、特
に配線工程において、高密度プラズマＣＶＤ法等の高密
度のプラズマ処理を用いた作業は必要不可欠となってお
り、集積回路の世代が進むにつれて、さらにその重要度
を増している。
に配線工程において、高密度プラズマＣＶＤ法等の高密
度のプラズマ処理を用いた作業は必要不可欠となってお
り、集積回路の世代が進むにつれて、さらにその重要度
を増している。
【０００３】
【発明が解決しようとする課題】しかしながら、その一
方で、プラズマ処理による弊害として、特にＭＩＳ容量
素子、ＭＩＭ容量素子といった容量素子の誘電体膜とな
る絶縁膜へのプラズマ処理によるダメージ、即ち所謂プ
ラズマインデューストダメージ（ＰＩＤ）の影響があ
る。
方で、プラズマ処理による弊害として、特にＭＩＳ容量
素子、ＭＩＭ容量素子といった容量素子の誘電体膜とな
る絶縁膜へのプラズマ処理によるダメージ、即ち所謂プ
ラズマインデューストダメージ（ＰＩＤ）の影響があ
る。
【０００４】例を挙げると、ＭＩＳ容量素子の上部電極
は、少なくとも配線工程の過程では一時的に半導体基板
に対して電気的にフローティング状態となっている。こ
のため、プラズマ処理中において、フローティング状態
である上部電極に電荷がチャージされて、さらにこの電
荷が容量素子の誘電体膜となる絶縁膜を介して放電され
てしまう可能性が高くなる。このとき、容量素子の誘電
体膜となる絶縁膜にダメージを与えてしまい、ＭＩＳ容
量素子の信頼性に重大な影響を与えてしまう。ＭＩＭ容
量素子についても同様のことが言える。
は、少なくとも配線工程の過程では一時的に半導体基板
に対して電気的にフローティング状態となっている。こ
のため、プラズマ処理中において、フローティング状態
である上部電極に電荷がチャージされて、さらにこの電
荷が容量素子の誘電体膜となる絶縁膜を介して放電され
てしまう可能性が高くなる。このとき、容量素子の誘電
体膜となる絶縁膜にダメージを与えてしまい、ＭＩＳ容
量素子の信頼性に重大な影響を与えてしまう。ＭＩＭ容
量素子についても同様のことが言える。
【０００５】特に配線工程において、金属配線の加工工
程例えば反応性イオンエッチング（ＲＩＥ）や層間絶縁
膜を形成するＨＤＰ（高密度プラズマ）ＣＶＤ法等の工
程による、ＰＩＤの影響即ち絶縁膜への信頼性への影響
が問題となっている。
程例えば反応性イオンエッチング（ＲＩＥ）や層間絶縁
膜を形成するＨＤＰ（高密度プラズマ）ＣＶＤ法等の工
程による、ＰＩＤの影響即ち絶縁膜への信頼性への影響
が問題となっている。
【０００６】さらに、上部電極は、各配線（多層配線の
場合、第１層の金属配線層、第２層の金属配線層等）と
短絡される。このことから、図６Ａに示すように、アン
テナ効果も誘発される。即ち第１層の金属配線層（１Ｍ
ｅｔａｌ）５３に接続して形成される第２層以降の金属
配線層（２Ｍｅｔａｌ〜）５７の配線工程において、プ
ラズマ処理により第２層以降の金属配線層５７に過剰な
電荷６１が発生する。そして、この過剰な電荷６１が、
第２層以降の金属配線層５７から第１層の金属配線層５
３から成るＭＩＳ容量素子６０の上部電極６０Ａに流れ
込んでしまう。これにより、図６Ａの誘電体膜５２付近
（例えば図６Ａの丸で囲った部分）の拡大断面図を図６
Ｂに示すように、上部電極６０Ａを構成する第１層の金
属配線層５３から、電荷６１が誘電体膜５２を介して基
板５１側に放電されてしまうことになる。この放電によ
り誘電体膜５２がダメージを受けてしまい、ＭＩＳ容量
素子６０の信頼性が低下することになる。
場合、第１層の金属配線層、第２層の金属配線層等）と
短絡される。このことから、図６Ａに示すように、アン
テナ効果も誘発される。即ち第１層の金属配線層（１Ｍ
ｅｔａｌ）５３に接続して形成される第２層以降の金属
配線層（２Ｍｅｔａｌ〜）５７の配線工程において、プ
ラズマ処理により第２層以降の金属配線層５７に過剰な
電荷６１が発生する。そして、この過剰な電荷６１が、
第２層以降の金属配線層５７から第１層の金属配線層５
３から成るＭＩＳ容量素子６０の上部電極６０Ａに流れ
込んでしまう。これにより、図６Ａの誘電体膜５２付近
（例えば図６Ａの丸で囲った部分）の拡大断面図を図６
Ｂに示すように、上部電極６０Ａを構成する第１層の金
属配線層５３から、電荷６１が誘電体膜５２を介して基
板５１側に放電されてしまうことになる。この放電によ
り誘電体膜５２がダメージを受けてしまい、ＭＩＳ容量
素子６０の信頼性が低下することになる。
【０００７】尚、上述した問題は、容量素子に限らず、
例えばＭＯＳトランジスタのゲート電極や、メモリ素子
等でゲート電極上にさらに設けられるフローティングゲ
ート電極等、製造工程の途中で一時的に半導体基板に対
して電気的にフローティング状態となるその他の回路素
子の導体膜についても起こりうるものである。
例えばＭＯＳトランジスタのゲート電極や、メモリ素子
等でゲート電極上にさらに設けられるフローティングゲ
ート電極等、製造工程の途中で一時的に半導体基板に対
して電気的にフローティング状態となるその他の回路素
子の導体膜についても起こりうるものである。
【０００８】これらの回路素子においても、回路素子の
微細化により絶縁膜の膜厚が薄くなることから、プラズ
マ処理により発生した過剰電荷によるダメージを防止す
る対策が必要になると考えられる。
微細化により絶縁膜の膜厚が薄くなることから、プラズ
マ処理により発生した過剰電荷によるダメージを防止す
る対策が必要になると考えられる。
【０００９】上述した問題の解決のために、本発明にお
いては、プラズマ処理により生じた過剰な電荷に起因す
る絶縁膜へのダメージを防止することにより、信頼性の
高い半導体装置を製造することを可能にする半導体装置
の製造方法を提供するものである。
いては、プラズマ処理により生じた過剰な電荷に起因す
る絶縁膜へのダメージを防止することにより、信頼性の
高い半導体装置を製造することを可能にする半導体装置
の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板上に絶縁膜を介して導体膜が形成される
素子を形成する半導体装置の製造方法であって、導体膜
がこの導体膜の電荷を放電することが可能な電位に電気
的に接続されるよう形成する工程と、この工程後基板に
プラズマ処理を行う工程と、この工程後導体膜と電位と
の電気的接続を切断する工程とを有するものである。
造方法は、基板上に絶縁膜を介して導体膜が形成される
素子を形成する半導体装置の製造方法であって、導体膜
がこの導体膜の電荷を放電することが可能な電位に電気
的に接続されるよう形成する工程と、この工程後基板に
プラズマ処理を行う工程と、この工程後導体膜と電位と
の電気的接続を切断する工程とを有するものである。
【００１１】上述の本発明の半導体装置の製造方法によ
れば、導体膜をこの導体膜の電荷を放電することが可能
な電位に電気的に接続されるよう形成することにより、
その後のプラズマ処理を行う工程において発生した過剰
な電荷を導体膜から上記電位に排出して放電させること
が可能になる。これにより、過剰な電荷が導体膜から絶
縁膜を通じて流れることによる絶縁膜へのダメージを回
避することができる。そして、プラズマ処理を行う工程
の後に、上記電位との電気的接続を切断する工程を行う
ことにより、導体膜を上記電位に対して電気的にフロー
ティング状態とすることができ、導体膜に上記電位とは
異なる電位を与えることが可能となるため、この導体膜
を有する回路素子において所定の動作を可能にする。
れば、導体膜をこの導体膜の電荷を放電することが可能
な電位に電気的に接続されるよう形成することにより、
その後のプラズマ処理を行う工程において発生した過剰
な電荷を導体膜から上記電位に排出して放電させること
が可能になる。これにより、過剰な電荷が導体膜から絶
縁膜を通じて流れることによる絶縁膜へのダメージを回
避することができる。そして、プラズマ処理を行う工程
の後に、上記電位との電気的接続を切断する工程を行う
ことにより、導体膜を上記電位に対して電気的にフロー
ティング状態とすることができ、導体膜に上記電位とは
異なる電位を与えることが可能となるため、この導体膜
を有する回路素子において所定の動作を可能にする。
【００１２】
【発明の実施の形態】本発明は、基板上に絶縁膜を介し
て導体膜が形成される素子を形成する半導体装置の製造
方法であって、導体膜がこの導体膜の電荷を放電するこ
とが可能な電位に電気的に接続されるよう形成する工程
と、この工程後基板にプラズマ処理を行う工程と、この
工程後導体膜と電位との電気的接続を切断する工程とを
有する半導体装置の製造方法である。
て導体膜が形成される素子を形成する半導体装置の製造
方法であって、導体膜がこの導体膜の電荷を放電するこ
とが可能な電位に電気的に接続されるよう形成する工程
と、この工程後基板にプラズマ処理を行う工程と、この
工程後導体膜と電位との電気的接続を切断する工程とを
有する半導体装置の製造方法である。
【００１３】また本発明は、上記半導体装置の製造方法
において、導体膜と上記電位との間を抵抗を介して接続
する。
において、導体膜と上記電位との間を抵抗を介して接続
する。
【００１４】また本発明は、上記半導体装置の製造方法
において、プラズマ処理を行った後、さらに抵抗のうち
回路的に不要な部分を切断する。
において、プラズマ処理を行った後、さらに抵抗のうち
回路的に不要な部分を切断する。
【００１５】また本発明は、上記半導体装置の製造方法
において、回路素子が容量素子であり、導体膜が該容量
素子の上部電極である構成とする。
において、回路素子が容量素子であり、導体膜が該容量
素子の上部電極である構成とする。
【００１６】また本発明は、上記半導体装置の製造方法
において、さらに容量素子の下部電極を半導体層により
形成し、上記容量素子の上部電極を配線層により形成す
る。
において、さらに容量素子の下部電極を半導体層により
形成し、上記容量素子の上部電極を配線層により形成す
る。
【００１７】また本発明は、上記半導体装置の製造方法
において、さらに容量素子の上部電極と下部電極とをそ
れぞれ金属膜により形成する。
において、さらに容量素子の上部電極と下部電極とをそ
れぞれ金属膜により形成する。
【００１８】また本発明は、上記半導体装置の製造方法
において、回路素子がＭＯＳトランジスタであり、導体
膜がＭＯＳトランジスタのゲート電極である構成とす
る。
において、回路素子がＭＯＳトランジスタであり、導体
膜がＭＯＳトランジスタのゲート電極である構成とす
る。
【００１９】本発明の半導体装置の製造方法は、半導体
基板上に回路素子を形成して成る半導体装置、特に従来
の製法では製造工程の途中で回路素子の導体膜がフロー
ティング状態となる半導体装置の製造に適用して好適な
ものである。
基板上に回路素子を形成して成る半導体装置、特に従来
の製法では製造工程の途中で回路素子の導体膜がフロー
ティング状態となる半導体装置の製造に適用して好適な
ものである。
【００２０】以下、本発明の一実施の形態として、半導
体装置を製造する製造工程を示す。本実施の形態では、
半導体基板上に回路素子として、ＭＩＳ構造の容量素子
（ＭＩＳ容量素子）を形成した半導体装置の製造に適用
した場合を示している。また、本実施の形態では、半導
体基板としてシリコン基板を用い、かつヒューズ素子と
して多結晶シリコン膜を用いている。
体装置を製造する製造工程を示す。本実施の形態では、
半導体基板上に回路素子として、ＭＩＳ構造の容量素子
（ＭＩＳ容量素子）を形成した半導体装置の製造に適用
した場合を示している。また、本実施の形態では、半導
体基板としてシリコン基板を用い、かつヒューズ素子と
して多結晶シリコン膜を用いている。
【００２１】まず、通常の製造工程により、図１に示す
ように、ＭＩＳ容量素子２１及びヒューズ素子２２を形
成する。
ように、ＭＩＳ容量素子２１及びヒューズ素子２２を形
成する。
【００２２】即ち例えば厚い素子分離膜１５の間におい
て、基板１１の表面に接するように誘電体膜１２を形成
する。また、素子分離膜１５上に多結晶シリコン膜１７
から成るヒューズ素子２２を形成する。誘電体膜１２と
しては、例えばシリコン窒化膜（Ｓｉ3 Ｎ4 ）や酸化タ
ンタル膜（Ｔａ2 Ｏ5 ）を用いることができる。次に、
これら誘電体膜１２及び多結晶シリコン膜１７を覆っ
て、全面的に絶縁膜１６を形成する。そして、この絶縁
膜１６に対して、誘電体膜１２と基板１１とが接する部
分、基板１１に接する部分、ヒューズ素子２２の多結晶
シリコン膜１７の両端部付近にそれぞれ開口が形成され
るようにパターニングする。
て、基板１１の表面に接するように誘電体膜１２を形成
する。また、素子分離膜１５上に多結晶シリコン膜１７
から成るヒューズ素子２２を形成する。誘電体膜１２と
しては、例えばシリコン窒化膜（Ｓｉ3 Ｎ4 ）や酸化タ
ンタル膜（Ｔａ2 Ｏ5 ）を用いることができる。次に、
これら誘電体膜１２及び多結晶シリコン膜１７を覆っ
て、全面的に絶縁膜１６を形成する。そして、この絶縁
膜１６に対して、誘電体膜１２と基板１１とが接する部
分、基板１１に接する部分、ヒューズ素子２２の多結晶
シリコン膜１７の両端部付近にそれぞれ開口が形成され
るようにパターニングする。
【００２３】次に、全面的に、例えばＡｌから成る第１
層の金属配線層（１Ｍｅｔａｌ）を成膜する。さらに、
反応性イオンエッチング（ＲＩＥ）等により第１層の金
属配線層をパターニングして、金属配線層１３，１４，
１８を形成する。金属配線層１３は、ＭＩＳ容量素子２
１の上部電極２１Ａとなると共に、ヒューズ素子２２の
多結晶シリコン膜１７に接続される。金属配線層１４
は、ＭＩＳ容量素子２１の下部電極２１Ｂとなる。一
方、金属配線層１８は、一端がヒューズ素子２２の多結
晶シリコン膜１７に接続されると共に、他端が基板１１
に直接接続され、基板１１からの電極取り出し部２３と
なる。
層の金属配線層（１Ｍｅｔａｌ）を成膜する。さらに、
反応性イオンエッチング（ＲＩＥ）等により第１層の金
属配線層をパターニングして、金属配線層１３，１４，
１８を形成する。金属配線層１３は、ＭＩＳ容量素子２
１の上部電極２１Ａとなると共に、ヒューズ素子２２の
多結晶シリコン膜１７に接続される。金属配線層１４
は、ＭＩＳ容量素子２１の下部電極２１Ｂとなる。一
方、金属配線層１８は、一端がヒューズ素子２２の多結
晶シリコン膜１７に接続されると共に、他端が基板１１
に直接接続され、基板１１からの電極取り出し部２３と
なる。
【００２４】これにより、ＭＩＳ容量素子２１の上部電
極２１Ａを構成する金属配線層１３は、多結晶シリコン
膜１７から成るヒューズ素子２２及び金属配線層１８を
介して、基板１１へ電気的に接続される。
極２１Ａを構成する金属配線層１３は、多結晶シリコン
膜１７から成るヒューズ素子２２及び金属配線層１８を
介して、基板１１へ電気的に接続される。
【００２５】また、その前の第１層の金属配線層に対す
るパターニング工程即ち反応性イオンエッチング（ＲＩ
Ｅ）等の段階で、既に第１層の金属配線層が直接（基板
取り出し部２３及び下部電極２１Ｂとなる部分）又はヒ
ューズ素子２２を介して（上部電極２１Ａとなる部分）
基板１１と電気的に接続されていることになる。
るパターニング工程即ち反応性イオンエッチング（ＲＩ
Ｅ）等の段階で、既に第１層の金属配線層が直接（基板
取り出し部２３及び下部電極２１Ｂとなる部分）又はヒ
ューズ素子２２を介して（上部電極２１Ａとなる部分）
基板１１と電気的に接続されていることになる。
【００２６】つまり、これ以降の製造工程全てにおい
て、上部電極２１Ａは基板１１に対して電気的にフロー
ティング状態にはならず、プラズマ処理により上部電極
２１Ａに発生した過剰な電荷は、ヒューズ素子２２を介
して基板１１に流れるようになる。従って、過剰な電荷
が上部電極２１Ａにチャージされにくくなり、ＭＩＳ容
量素子２１の誘電体膜１２を介して基板１１中に放電さ
れる可能性が低くなる。
て、上部電極２１Ａは基板１１に対して電気的にフロー
ティング状態にはならず、プラズマ処理により上部電極
２１Ａに発生した過剰な電荷は、ヒューズ素子２２を介
して基板１１に流れるようになる。従って、過剰な電荷
が上部電極２１Ａにチャージされにくくなり、ＭＩＳ容
量素子２１の誘電体膜１２を介して基板１１中に放電さ
れる可能性が低くなる。
【００２７】続いて、通常と同様にして多層配線工程を
行う。即ち、例えば図２に示すように、上部電極２１Ａ
及び下部電極２１Ｂを構成する第１層の金属配線層（１
Ｍｅｔａｌ）１３及び１４にそれぞれ接続するように、
第２層以降の金属配線層（２Ｍｅｔａｌ〜）２６及び２
７を形成し、さらにこれら第２層以降の金属配線２６，
２７を他の素子／回路に接続する。
行う。即ち、例えば図２に示すように、上部電極２１Ａ
及び下部電極２１Ｂを構成する第１層の金属配線層（１
Ｍｅｔａｌ）１３及び１４にそれぞれ接続するように、
第２層以降の金属配線層（２Ｍｅｔａｌ〜）２６及び２
７を形成し、さらにこれら第２層以降の金属配線２６，
２７を他の素子／回路に接続する。
【００２８】この配線工程の間、前述の通り、ＭＩＳ容
量素子２１の上部電極２１Ａを構成する金属配線層１３
はヒューズ素子２２を介して基板１１に電気的に接続さ
れていて、基板１１に対して電気的にフローティング状
態とはなっておらず、第２層以降の配線工程において、
プラズマ処理によってチャージされた電荷はヒューズ素
子２２を介して基板１１中へ放電される。従って、図６
Ａ及び図６Ｂに示したアンテナ効果による誘電体膜への
ダメージが回避される。
量素子２１の上部電極２１Ａを構成する金属配線層１３
はヒューズ素子２２を介して基板１１に電気的に接続さ
れていて、基板１１に対して電気的にフローティング状
態とはなっておらず、第２層以降の配線工程において、
プラズマ処理によってチャージされた電荷はヒューズ素
子２２を介して基板１１中へ放電される。従って、図６
Ａ及び図６Ｂに示したアンテナ効果による誘電体膜への
ダメージが回避される。
【００２９】ここで、図２に示すように、ＭＩＳ容量素
子２１の上部電極２１Ａを構成する第１層の金属配線層
１３に接続された第２層以降の金属配線層２６に、最終
的にヒューズ素子２２を切断するためのヒューズトリミ
ング用パッド２５を設ける。
子２１の上部電極２１Ａを構成する第１層の金属配線層
１３に接続された第２層以降の金属配線層２６に、最終
的にヒューズ素子２２を切断するためのヒューズトリミ
ング用パッド２５を設ける。
【００３０】尚、ヒューズトリミング用パッドの位置は
図２の位置に限定されるものではない。ヒューズトリミ
ング用パッドは、第２層以降のいずれかの層の金属配線
層に設ける。
図２の位置に限定されるものではない。ヒューズトリミ
ング用パッドは、第２層以降のいずれかの層の金属配線
層に設ける。
【００３１】次に、製造工程が完了した段階、少なくと
も所謂前工程が完了した段階で、ヒューズトリミング用
パッド２５と基板１１との間に、図３に示すようにヒュ
ーズ素子２２を切断するのに必要な電位差Ｖｔを与える
ことにより、或いは図示しないが強制電流を流すことに
より、ヒューズ素子２２の多結晶シリコン膜１７を切断
する。
も所謂前工程が完了した段階で、ヒューズトリミング用
パッド２５と基板１１との間に、図３に示すようにヒュ
ーズ素子２２を切断するのに必要な電位差Ｖｔを与える
ことにより、或いは図示しないが強制電流を流すことに
より、ヒューズ素子２２の多結晶シリコン膜１７を切断
する。
【００３２】このようにヒューズ素子２２が切断される
ことにより、ＭＩＳ容量素子２１の上部電極２１Ａと基
板１１との間が電気的にオープンになる。これにより、
ＭＩＳ容量素子２１を、本来使用する目的での回路素子
即ち容量素子として使用することが可能になる。金属配
線層１３から成る上部電極２１Ａと、誘電体膜１２と、
下部電極２１Ｂに接続された基板１１表面の半導体領域
とによりＭＩＳ構造の容量素子が構成される。
ことにより、ＭＩＳ容量素子２１の上部電極２１Ａと基
板１１との間が電気的にオープンになる。これにより、
ＭＩＳ容量素子２１を、本来使用する目的での回路素子
即ち容量素子として使用することが可能になる。金属配
線層１３から成る上部電極２１Ａと、誘電体膜１２と、
下部電極２１Ｂに接続された基板１１表面の半導体領域
とによりＭＩＳ構造の容量素子が構成される。
【００３３】尚、ヒューズ素子２２は、回路内で当該ヒ
ューズが接続する容量素子を使用する必要がなく、また
回路的に問題が生じないならば、基板１１と電気的に繋
がっていても問題はない。
ューズが接続する容量素子を使用する必要がなく、また
回路的に問題が生じないならば、基板１１と電気的に繋
がっていても問題はない。
【００３４】尚、本実施の形態において、図示した基板
１１は、シリコン基板等の半導体基板の他、半導体基板
上に半導体エピタキシャル層を積層形成して成る半導体
基体であってもよい。その場合も、半導体エピタキシャ
ル層の表面にヒューズ素子２２に接続された配線層１８
を接続することにより、ヒューズ素子２２と半導体基体
とを導通させることができる。
１１は、シリコン基板等の半導体基板の他、半導体基板
上に半導体エピタキシャル層を積層形成して成る半導体
基体であってもよい。その場合も、半導体エピタキシャ
ル層の表面にヒューズ素子２２に接続された配線層１８
を接続することにより、ヒューズ素子２２と半導体基体
とを導通させることができる。
【００３５】また、本実施の形態では、ＭＩＳ容量素子
２１の上部電極２１Ａを第１層の金属配線層１３により
形成し、ヒューズ素子２２に直接接続しているが、上部
電極とヒューズ素子とを配線層を介して間接的に接続す
るようにしてもよい。その場合、上部電極をヒューズ素
子と同じ多結晶シリコン膜により形成して、それらの多
結晶シリコン膜を金属配線層を介して接続する構成とす
ることも可能である。
２１の上部電極２１Ａを第１層の金属配線層１３により
形成し、ヒューズ素子２２に直接接続しているが、上部
電極とヒューズ素子とを配線層を介して間接的に接続す
るようにしてもよい。その場合、上部電極をヒューズ素
子と同じ多結晶シリコン膜により形成して、それらの多
結晶シリコン膜を金属配線層を介して接続する構成とす
ることも可能である。
【００３６】上述の本実施の形態によれば、ＭＩＳ容量
素子２１の上部電極２１Ａを構成する金属配線層１３
を、ヒューズ素子２２を介して基板１１と電気的に接続
させることにより、その後の製造工程（配線工程等）に
おける反応性イオンエッチング（ＲＩＥ）や高密度プラ
ズマＣＶＤ法等のプラズマ処理によって過剰な電荷が発
生しても、過剰な電荷が上部電極２１Ａからヒューズ素
子２２を介して基板１１に流れていく。
素子２１の上部電極２１Ａを構成する金属配線層１３
を、ヒューズ素子２２を介して基板１１と電気的に接続
させることにより、その後の製造工程（配線工程等）に
おける反応性イオンエッチング（ＲＩＥ）や高密度プラ
ズマＣＶＤ法等のプラズマ処理によって過剰な電荷が発
生しても、過剰な電荷が上部電極２１Ａからヒューズ素
子２２を介して基板１１に流れていく。
【００３７】従って、過剰な電荷がＭＩＳ容量素子２１
の誘電体膜１２を流れることに起因する、誘電体膜１２
に対するＰＩＤ（プラズマインデューストダメージ）の
影響を回避することが可能になる。これにより、高信頼
性のＭＩＳ容量素子２１を形成することができる。
の誘電体膜１２を流れることに起因する、誘電体膜１２
に対するＰＩＤ（プラズマインデューストダメージ）の
影響を回避することが可能になる。これにより、高信頼
性のＭＩＳ容量素子２１を形成することができる。
【００３８】さらに、製造工程終了後にヒューズ素子２
２をトリミングして開放することにより、ＭＩＳ容量素
子２１を回路素子として動作させることが可能になる。
２をトリミングして開放することにより、ＭＩＳ容量素
子２１を回路素子として動作させることが可能になる。
【００３９】また、製造工程における条件を変更又は追
加したりデバイス構造を大幅に変更したりする必要がな
く、製造コストをあまり増やさずに、信頼性の高い半導
体装置を製造することが可能になる。
加したりデバイス構造を大幅に変更したりする必要がな
く、製造コストをあまり増やさずに、信頼性の高い半導
体装置を製造することが可能になる。
【００４０】尚、上述の実施の形態では、単体の導体膜
（多結晶シリコン膜）１７から成るヒューズ素子２２を
介して基板１１へ短絡する構成となっているが、ヒュー
ズ素子の構成をその他の構成、例えば複数の導体膜によ
る積層膜や他の材料から成る導体膜とすることも可能で
ある。
（多結晶シリコン膜）１７から成るヒューズ素子２２を
介して基板１１へ短絡する構成となっているが、ヒュー
ズ素子の構成をその他の構成、例えば複数の導体膜によ
る積層膜や他の材料から成る導体膜とすることも可能で
ある。
【００４１】また、上述の実施の形態では、容量素子２
１の上部電極２１Ａを、ヒューズ素子２２を介して半導
体基板１１に電気的に接続して過剰な電荷を排出して放
電させるようにしているが、上部電極２１Ａの過剰な電
荷を放電することが可能な電位であれば、基板電位以外
の電位に電気的に接続してもよい。
１の上部電極２１Ａを、ヒューズ素子２２を介して半導
体基板１１に電気的に接続して過剰な電荷を排出して放
電させるようにしているが、上部電極２１Ａの過剰な電
荷を放電することが可能な電位であれば、基板電位以外
の電位に電気的に接続してもよい。
【００４２】また、例えばヒューズ素子と他の回路素子
（例えばトランジスタ）とを組み合わせてトリミング回
路を構成することにより、上述の実施の形態と同様の効
果をもたらすことも可能である。特に、先端の回路技術
では、集積回路の高精度化への要求に対応するため、集
積回路内へのトリミング回路の搭載が不可欠となる傾向
があり、これらのトリミング回路をそのまま半導体装置
の回路素子として併用することができる。その場合、ト
リミング（基板上或いはパッケージング後）時に、併せ
てトリミング回路と基板との間に電位差を与えてヒュー
ズ素子の切断を行うこととすれば、製造の負荷は全く変
化しない。
（例えばトランジスタ）とを組み合わせてトリミング回
路を構成することにより、上述の実施の形態と同様の効
果をもたらすことも可能である。特に、先端の回路技術
では、集積回路の高精度化への要求に対応するため、集
積回路内へのトリミング回路の搭載が不可欠となる傾向
があり、これらのトリミング回路をそのまま半導体装置
の回路素子として併用することができる。その場合、ト
リミング（基板上或いはパッケージング後）時に、併せ
てトリミング回路と基板との間に電位差を与えてヒュー
ズ素子の切断を行うこととすれば、製造の負荷は全く変
化しない。
【００４３】さらに、ヒューズトリミング用パッドと他
の回路素子との間に保護抵抗を挿入してもよい。
の回路素子との間に保護抵抗を挿入してもよい。
【００４４】また、上述の実施の形態では、回路素子と
してＭＩＳ容量素子を形成する場合を示したが、従来の
製造過程で回路素子の導体膜が半導体基板に対して電気
的にフローティング状態となる可能性のある構成であれ
ば、同様の効果が得られることは明らかである。その場
合を以下に示す。
してＭＩＳ容量素子を形成する場合を示したが、従来の
製造過程で回路素子の導体膜が半導体基板に対して電気
的にフローティング状態となる可能性のある構成であれ
ば、同様の効果が得られることは明らかである。その場
合を以下に示す。
【００４５】図４は、本発明の他の実施の形態として、
ＭＩＭ容量素子、即ち上部電極及び下部電極を金属膜に
より形成したＭＩＭ構造の容量素子を形成する場合を示
す模式断面図である。この場合は、下部電極は半導体基
体とは別に形成された金属膜により構成される。
ＭＩＭ容量素子、即ち上部電極及び下部電極を金属膜に
より形成したＭＩＭ構造の容量素子を形成する場合を示
す模式断面図である。この場合は、下部電極は半導体基
体とは別に形成された金属膜により構成される。
【００４６】図４に示すように、絶縁層３１上に、金属
膜（金属配線層或いはその他の金属膜）から成る下部電
極３２が形成され、この下部電極３２上に誘電体膜３３
を介して金属膜（金属配線層或いはその他の金属膜）か
ら成る上部電極３４が形成されて、ＭＩＭ構造のＭＩＭ
容量素子３５が構成されている。図中３６は層間絶縁
膜、３７は下部電極３２用の引き出し配線層を示す。
尚、下部電極３２と上部電極３４がいずれも金属配線層
から構成される場合には、それぞれ互いに層が異なる金
属配線層（例えば第２層の金属配線層と第３層の金属配
線層）により構成される。
膜（金属配線層或いはその他の金属膜）から成る下部電
極３２が形成され、この下部電極３２上に誘電体膜３３
を介して金属膜（金属配線層或いはその他の金属膜）か
ら成る上部電極３４が形成されて、ＭＩＭ構造のＭＩＭ
容量素子３５が構成されている。図中３６は層間絶縁
膜、３７は下部電極３２用の引き出し配線層を示す。
尚、下部電極３２と上部電極３４がいずれも金属配線層
から構成される場合には、それぞれ互いに層が異なる金
属配線層（例えば第２層の金属配線層と第３層の金属配
線層）により構成される。
【００４７】そして、ＭＩＭ容量素子３５の上部電極３
４を、ヒューズ素子３８を介して電荷を放電することが
可能な電位Ｖ０に電気的に接続する。これにより、プラ
ズマ工程において上部電極３４に発生した過剰な電荷
を、ヒューズ素子３８を介して電位Ｖ０側に排出して放
電させることができる。その後、ヒューズ素子３８を切
断することにより、容量素子３５が形成される。
４を、ヒューズ素子３８を介して電荷を放電することが
可能な電位Ｖ０に電気的に接続する。これにより、プラ
ズマ工程において上部電極３４に発生した過剰な電荷
を、ヒューズ素子３８を介して電位Ｖ０側に排出して放
電させることができる。その後、ヒューズ素子３８を切
断することにより、容量素子３５が形成される。
【００４８】尚、本実施の形態において、ヒューズ素子
３８と上部電極３４との具体的な接続は、特に限定され
ず、図３と同様にヒューズ素子３８上に上部電極３４を
形成して接続してもよく、また上部電極３４より上にヒ
ューズ素子３８を形成して接続してもよく、またヒュー
ズ素子３８と上部電極３４をそれぞれ形成した後に他の
導電膜により接続することも可能である。ＭＩＭ容量素
子３５を形成する半導体装置の全体構成から、最適な接
続方法を選定すればよい。
３８と上部電極３４との具体的な接続は、特に限定され
ず、図３と同様にヒューズ素子３８上に上部電極３４を
形成して接続してもよく、また上部電極３４より上にヒ
ューズ素子３８を形成して接続してもよく、またヒュー
ズ素子３８と上部電極３４をそれぞれ形成した後に他の
導電膜により接続することも可能である。ＭＩＭ容量素
子３５を形成する半導体装置の全体構成から、最適な接
続方法を選定すればよい。
【００４９】また、本発明製法は、例えばＭＯＳトラン
ジスタのゲート電極や、メモリ素子等でゲート電極上に
さらに設けられるフローティングゲート電極を有する半
導体装置等を製造する場合にも適用することができる。
このうち、本発明のさらに他の実施の形態として、ＭＯ
Ｓトランジスタを形成する場合の模式断面図を図５に示
す。
ジスタのゲート電極や、メモリ素子等でゲート電極上に
さらに設けられるフローティングゲート電極を有する半
導体装置等を製造する場合にも適用することができる。
このうち、本発明のさらに他の実施の形態として、ＭＯ
Ｓトランジスタを形成する場合の模式断面図を図５に示
す。
【００５０】図５に示すように、半導体領域内にソース
領域４２及びドレイン領域４３が形成され、半導体領域
上にゲート絶縁膜４４を介してゲート４５が形成され
て、ＭＯＳトランジスタ４１が構成されている。そし
て、ＭＯＳトランジスタ４１のゲート４５を、ヒューズ
素子４６を介して電荷を放電することが可能な電位Ｖ０
に電気的に接続する。このヒューズ素子４６を介した電
位Ｖ０への電気的接続は、基板全体例えば半導体ウエハ
又は半導体チップ全体の全ての同種のＭＯＳトランジス
タ４１に対して行うようにする。これにより、プラズマ
工程においてゲート４５に発生した過剰な電荷を、ヒュ
ーズ素子４６を介して電位Ｖ０側に排出して放電させる
ことができる。その後、ヒューズ素子４６を切断するこ
とにより、ゲート４５に対して、ＭＯＳトランジスタ４
１が動作するような電位（上記電位Ｖ０とは異なる電
位）が与えられるようにすることができる。
領域４２及びドレイン領域４３が形成され、半導体領域
上にゲート絶縁膜４４を介してゲート４５が形成され
て、ＭＯＳトランジスタ４１が構成されている。そし
て、ＭＯＳトランジスタ４１のゲート４５を、ヒューズ
素子４６を介して電荷を放電することが可能な電位Ｖ０
に電気的に接続する。このヒューズ素子４６を介した電
位Ｖ０への電気的接続は、基板全体例えば半導体ウエハ
又は半導体チップ全体の全ての同種のＭＯＳトランジス
タ４１に対して行うようにする。これにより、プラズマ
工程においてゲート４５に発生した過剰な電荷を、ヒュ
ーズ素子４６を介して電位Ｖ０側に排出して放電させる
ことができる。その後、ヒューズ素子４６を切断するこ
とにより、ゲート４５に対して、ＭＯＳトランジスタ４
１が動作するような電位（上記電位Ｖ０とは異なる電
位）が与えられるようにすることができる。
【００５１】本実施の形態においても、ヒューズ素子４
６とゲート４５との具体的な接続は、特に限定されるも
のではなく、ＭＯＳトランジスタ４１を形成する半導体
装置の全体構成から、最適な接続方法を選定すればよ
い。
６とゲート４５との具体的な接続は、特に限定されるも
のではなく、ＭＯＳトランジスタ４１を形成する半導体
装置の全体構成から、最適な接続方法を選定すればよ
い。
【００５２】尚、上述した各実施の形態のようにヒュー
ズ素子２２，３８，４６を用いる以外にも、他の構成例
えば金属膜や配線を用いて、容量素子２１，３５の上部
電極２１Ａ，３４やＭＯＳトランジスタ４１のゲート４
５等の導体膜と電荷を放電することが可能な電位とを電
気的に接続することも可能である。
ズ素子２２，３８，４６を用いる以外にも、他の構成例
えば金属膜や配線を用いて、容量素子２１，３５の上部
電極２１Ａ，３４やＭＯＳトランジスタ４１のゲート４
５等の導体膜と電荷を放電することが可能な電位とを電
気的に接続することも可能である。
【００５３】また、プラズマを使用する工程の後の、導
体膜と電荷を放電することが可能な電位との電気的接続
の切断工程は、エッチング等の加工により切断する方法
を用いてもよい。ただし、例えばエッチングにプラズマ
を使用する場合には、加工の際に導体膜にプラズマによ
る帯電が発生しないように、例えば導体膜を絶縁層で覆
って保護する工程を加工の前に行うようにする。
体膜と電荷を放電することが可能な電位との電気的接続
の切断工程は、エッチング等の加工により切断する方法
を用いてもよい。ただし、例えばエッチングにプラズマ
を使用する場合には、加工の際に導体膜にプラズマによ
る帯電が発生しないように、例えば導体膜を絶縁層で覆
って保護する工程を加工の前に行うようにする。
【００５４】また、ヒューズ素子２２等の電気的接続を
行っている部分の少なくとも一部分を、プラズマを使用
する工程の後にも切断せずに残して、半導体装置の抵抗
や配線として利用することも可能である。このような構
成とした場合には、上述の電気的接続を行っている部分
のうち、回路的に不要な箇所だけを切断すればよい。
行っている部分の少なくとも一部分を、プラズマを使用
する工程の後にも切断せずに残して、半導体装置の抵抗
や配線として利用することも可能である。このような構
成とした場合には、上述の電気的接続を行っている部分
のうち、回路的に不要な箇所だけを切断すればよい。
【００５５】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。
【００５６】
【発明の効果】上述の本発明によれば、例えば容量素子
の誘電体膜となる絶縁膜等への、プラズマ処理によるＰ
ＩＤ（プラズマインデューストダメージ）の影響を受け
にくくすることができ、信頼性の高い半導体装置を製造
することができる。そして、今後は、使用用途の広がる
ＨＤＰ−ＣＶＤ法を始めとして、特に配線工程で高密度
プラズマを用いる場合が増えていくことから、本発明に
よる効果がより大きくなることが期待できる。
の誘電体膜となる絶縁膜等への、プラズマ処理によるＰ
ＩＤ（プラズマインデューストダメージ）の影響を受け
にくくすることができ、信頼性の高い半導体装置を製造
することができる。そして、今後は、使用用途の広がる
ＨＤＰ−ＣＶＤ法を始めとして、特に配線工程で高密度
プラズマを用いる場合が増えていくことから、本発明に
よる効果がより大きくなることが期待できる。
【００５７】また、本発明によれば、特に製造工程にお
ける条件を変更又は追加したりデバイス構造を大幅に変
更したりする必要がなく、従来技術をそのまま用いるこ
とができる。従って、製造コストをあまり増やさずに、
信頼性の高い半導体装置を製造することが可能になる。
ける条件を変更又は追加したりデバイス構造を大幅に変
更したりする必要がなく、従来技術をそのまま用いるこ
とができる。従って、製造コストをあまり増やさずに、
信頼性の高い半導体装置を製造することが可能になる。
【図１】本発明の一実施の形態の半導体装置の製造工程
を示す工程図である。
を示す工程図である。
【図２】本発明の一実施の形態の半導体装置の製造工程
を示す工程図である。
を示す工程図である。
【図３】本発明の一実施の形態の半導体装置の製造工程
を示す工程図である。
を示す工程図である。
【図４】本発明の他の実施の形態を示す模式断面図であ
る。
る。
【図５】本発明のさらに他の実施の形態を示す模式断面
図である。
図である。
【図６】Ａ アンテナ効果を説明する断面図である。Ｂ
図６Ａの誘電体膜付近の拡大断面図である。
図６Ａの誘電体膜付近の拡大断面図である。
１１ 基板、１２，３３ 誘電体膜、１３，１４，１８
第１層の金属配線層、１５ 素子分離膜、１７ 多結
晶シリコン膜、２１ ＭＩＳ容量素子、２１Ａ，３４
上部電極、２１Ｂ，３２ 下部電極、２２，３８，４６
ヒューズ素子、２５ ヒューズトリミング用パッド、
３５ ＭＩＭ容量素子、４１ ＭＯＳトランジスタ、４
５ ゲート
第１層の金属配線層、１５ 素子分離膜、１７ 多結
晶シリコン膜、２１ ＭＩＳ容量素子、２１Ａ，３４
上部電極、２１Ｂ，３２ 下部電極、２２，３８，４６
ヒューズ素子、２５ ヒューズトリミング用パッド、
３５ ＭＩＭ容量素子、４１ ＭＯＳトランジスタ、４
５ ゲート
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 27/08 １０２Ｆ
27/088 29/78 ３０１Ｇ
29/78 21/302 １０６
Ｆターム(参考） 5F004 AA07 FA08
5F033 QQ08 QQ13 UU01 VV11 XX31
5F038 AC03 AC05 AC15 AV02 AV15
CD04 EZ14 EZ15 EZ20
5F048 AA02 AC01 AC10 BA01 BF03
BG12 CC04 CC11 CC15 CC16
CC18
5F140 AA19 AA26 AB00 AC32 BA01
BA16 BC12 BD07 BD12 BF01
BF04 BF58 BG38 BG46 CB01
Claims (7)
- 【請求項１】 基板上に絶縁膜を介して導体膜が形成さ
れる素子を形成する半導体装置の製造方法であって、 上記導体膜が該導体膜の電荷を放電することが可能な電
位に電気的に接続されるよう形成する工程と、 該工程後、上記基板にプラズマ処理を行う工程と、 該工程後、上記導体膜と上記電位との電気的接続を切断
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 上記導体膜と、上記電位との間を、抵抗
を介して接続することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 上記プラズマ処理を行った後、上記抵抗
のうち回路的に不要な部分を切断することを特徴とする
請求項２に記載の半導体装置の製造方法。 - 【請求項４】 上記回路素子が容量素子であり、上記導
体膜が該容量素子の上部電極であることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項５】 上記容量素子の下部電極を半導体層によ
り形成し、上記容量素子の上記上部電極を配線層により
形成することを特徴とする請求項４に記載の半導体装置
の製造方法。 - 【請求項６】 上記容量素子の上記上部電極と下部電極
とをそれぞれ金属膜により形成することを特徴とする請
求項４に記載の半導体装置の製造方法。 - 【請求項７】 上記回路素子がＭＯＳトランジスタであ
り、上記導体膜が該ＭＯＳトランジスタのゲート電極で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002154497A JP2003347303A (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002154497A JP2003347303A (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003347303A true JP2003347303A (ja) | 2003-12-05 |
Family
ID=29771292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002154497A Pending JP2003347303A (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003347303A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173194A (ja) * | 2004-12-13 | 2006-06-29 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| WO2006090618A1 (ja) * | 2005-02-23 | 2006-08-31 | Matsushita Electric Industrial Co., Ltd. | 圧電素子の製造方法 |
| JP2012244046A (ja) * | 2011-05-23 | 2012-12-10 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
2002
- 2002-05-28 JP JP2002154497A patent/JP2003347303A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173194A (ja) * | 2004-12-13 | 2006-06-29 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| JP4507091B2 (ja) * | 2004-12-13 | 2010-07-21 | エルピーダメモリ株式会社 | 半導体装置の製造方法及び半導体装置 |
| WO2006090618A1 (ja) * | 2005-02-23 | 2006-08-31 | Matsushita Electric Industrial Co., Ltd. | 圧電素子の製造方法 |
| US8006357B2 (en) | 2005-02-23 | 2011-08-30 | Panasonic Corporation | Process for fabricating piezoelectric element |
| JP2012244046A (ja) * | 2011-05-23 | 2012-12-10 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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