WO2006090618A1 - 圧電素子の製造方法 - Google Patents

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Yuki Nakamura
Yuji Murashima
Masahiro Yasumi
Kazuki Komaki
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a piezoelectric element using a piezoelectric thin film used for a sensor actuator or the like.
  • a ferroelectric piezoelectric thin film having a perovskite structure has excellent dielectric 'piezoelectricity' and pyroelectricity, and has a wide range of sensors, activators, transducers, etc. Application to is expected.
  • Ferroelectric piezoelectric thin film having a perovskite structure has excellent dielectric 'piezoelectricity' and pyroelectricity, and has a wide range of sensors, activators, transducers, etc. Application to is expected.
  • a piezoelectric element using such a piezoelectric thin film can be configured by sequentially laminating a lower electrode layer, a piezoelectric thin film layer, and an upper electrode layer on a substrate.
  • a voltage is applied between the lower electrode layer and the upper electrode layer of this piezoelectric element, the piezoelectric thin film layer expands and contracts and mechanical displacement is obtained. Therefore, in order to improve the performance of the piezoelectric element, it is important to make the polarization direction of the piezoelectric thin film layer coincide with the voltage application direction, that is, the film thickness direction.
  • FIGS. 22A to 22E are cross-sectional views illustrating a conventional method for manufacturing a piezoelectric element.
  • a lower electrode layer is formed on a first substrate 101 made of a single crystal with a silicon dioxide-silicon film by using a sputtering method in the order of a platinum layer, an iridium layer, and a titanium layer. 102 is formed. Then, the lower electrode layer 102 is patterned by a reactive ion etching method, and further, the piezoelectric thin film layer 103 is patterned by using a sol-gel method to be formed on the lower electrode layer 102. As the piezoelectric thin film layer 103, lead zirconate titanate (PZT) containing lead magnesium niobate is used.
  • PZT lead zirconate titanate
  • An upper electrode layer 104 is formed on the piezoelectric thin film layer 103 in the order of a titanium layer and an iridium layer using a sputtering method, and the upper electrode layer 104 is patterned by a reactive ion etching method.
  • another substrate or sheet 105 is bonded to the upper electrode layer 104 side on the first substrate 101 via the bonding layer 106.
  • a polyester film sheet is used for the adhesive layer 106.
  • the adhesive layer 106 made of a polyester film sheet is irradiated with UV light by an ultraviolet ray (hereinafter referred to as UV) lamp to weaken the adhesive strength, thereby bonding the first substrate 101. Peel from layer 106.
  • UV ultraviolet ray
  • the second electrode 108 is bonded to the lower electrode layer 102 via the adhesive layer 107 on the second substrate 108 that has been processed in advance. Furthermore, as shown in FIG. 22E, the adhesive layer 106 is irradiated with UV light through another substrate or sheet 105 to weaken the adhesive strength between the adhesive layer 106 and the upper electrode layer 104, and the upper electrode. Peel and remove the adhesive layer 106 and another substrate or sheet 105 from the layer 104.
  • the above-described conventional method for manufacturing a piezoelectric element is disclosed in, for example, Japanese Patent Laid-Open No. 2000-91656.
  • an electric field is generated in the piezoelectric thin film layer 103 when the upper electrode layer 104 is charged, and the polarization state of spontaneous polarization may change.
  • the upper electrode layer 104 is charged by static electricity, charge generation in plasma used for processing steps, dry etching, and the like, and a pyroelectric effect of the piezoelectric thin film layer 103 due to a rapid temperature change. If an electric field opposite to the polarization direction is generated before the electric field force polarization process by this charging, it may be difficult to sufficiently align the polarization in a predetermined direction in the polarization process.
  • the present invention provides a method for manufacturing a piezoelectric element that can ensure high piezoelectric characteristics by preventing the generation of an electric field on a piezoelectric thin film layer during the manufacturing process.
  • the method for manufacturing a piezoelectric element of the present invention is a method for manufacturing a piezoelectric element including the first to fourth steps.
  • a lower electrode layer, a piezoelectric thin film layer, and an upper electrode layer are sequentially laminated on a substrate.
  • the second step includes an etching process including dry etching.
  • a polarization process is performed by applying a voltage between the lower electrode layer and the upper electrode layer.
  • each piezoelectric element is singulated. At least when dry etching is performed, the lower electrode layer and the upper electrode layer are short-circuited.
  • FIG. 1 is a flowchart showing a method for manufacturing a piezoelectric element in a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view for explaining a first step of the method for manufacturing a piezoelectric element in the same example.
  • FIG. 3 is a cross-sectional view for explaining a first step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 4 is a cross-sectional view for explaining a first step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 5 is a cross-sectional view for explaining a second step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 6 is a cross-sectional view for explaining a second step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 7 is a cross-sectional view for explaining a second step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 8 is a cross-sectional view for explaining a second step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 9 is a cross-sectional view for explaining a second step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 10 is a cross-sectional view for explaining a second step of the method of manufacturing a piezoelectric element in the same example.
  • FIG. 11 is a cross-sectional view for explaining a third step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 12 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 13 is a view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 14 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 15 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 16 is a flow chart showing a method for manufacturing a piezoelectric element in a second embodiment of the present invention.
  • FIG. 17 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 18 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 19 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 20 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 21 is a cross-sectional view for explaining a fourth step of the method of manufacturing a piezoelectric element in the example.
  • FIG. 22A is a cross-sectional view showing a conventional method of manufacturing a piezoelectric element.
  • FIG. 22B is a cross-sectional view showing a conventional method of manufacturing a piezoelectric element.
  • FIG. 22C is a cross-sectional view showing a conventional method of manufacturing a piezoelectric element.
  • FIG. 22D is a cross-sectional view showing a conventional method for manufacturing a piezoelectric element.
  • FIG. 22E is a cross-sectional view showing a conventional method of manufacturing a piezoelectric element.
  • FIG. 1 is a flowchart showing a method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • 2 to 15 are cross-sectional views for explaining the first to fourth steps of the piezoelectric element manufacturing method according to the embodiment. Each manufacturing process will be explained according to the flowchart in Fig. 1.
  • FIG. 1 to FIG. 15 for example, when multi-piece production is considered as a method of manufacturing a piezoelectric element, the lower electrodes and the upper electrodes of each piezoelectric element are connected so as to be electrically at the same potential. A configuration is preferable.
  • the cross-sectional structure of three of the piezoelectric elements is shown as an example.
  • a lower electrode layer 2 is formed on the surface of the substrate 1 having a silicon force so as to have a crystal orientation in the 111> direction of Pt.
  • the target material is a direct current (hereinafter referred to as DC) by using platinum (Pt) force, alloy force of Pt and titanium (Ti), or force obtained by stacking Pt on Ti. Or high frequency (hereinafter referred to as RF) magnetron sputtering.
  • the piezoelectric thin film layer 3 is formed so that the area of the piezoelectric thin film layer 3 is smaller than the area of the lower electrode layer 2.
  • gold (Au) or the like is formed on the piezoelectric thin film layer 3 so as to be electrically connected to a part of the lower electrode layer 2 on which the piezoelectric thin film layer 3 is not formed.
  • the upper electrode layer 4 is formed by a method such as sputtering or vacuum deposition using the above electrode material.
  • the productivity viewpoint is also efficient.
  • pressure If sufficient adhesion strength cannot be obtained when the Au layer is formed directly on the electrothin film layer 3, a layer of chromium (Cr) or Ti is formed as an underlayer, and an Au layer is formed on the layer. Good.
  • sufficient adhesion was obtained by forming Ti by vacuum deposition so that the film thickness was 20 ⁇ (A) to 500 A.
  • a region where the piezoelectric thin film layer 3 is not formed is provided on the lower electrode layer 2, and the lower electrode layer 2 and the piezoelectric layer are formed on the substrate 1 so that the upper electrode layer 4 covers the region.
  • the thin film layer 3 and the upper electrode layer 4 are sequentially laminated. Thereby, the upper electrode layer 4 and the lower electrode layer 2 can be short-circuited, and the upper electrode layer 4 and the lower electrode layer 2 can be kept at the same potential.
  • the upper electrode layer 4 and the lower electrode are separated from the upper electrode layer 4 using a conductive adhesive. It is also possible to connect the polar layer 2 . In this way, if the upper electrode layer 4 and the lower electrode layer 2 are short-circuited using the conductive adhesive, and the conductive adhesive is mechanically removed immediately before the polarization treatment or is removed using a solvent, a predetermined amount can be obtained. It is possible to realize a method for manufacturing a piezoelectric element that can be uniformly aligned in the direction of polarization.
  • the upper electrode layer 4 and the lower electrode layer 2 can be short-circuit using wire bonding or using conductive tape It is.
  • the method of short-circuiting the upper electrode layer 4 and the lower electrode layer 2 can be appropriately selected from the viewpoint of the use, structure, cost, etc. of the piezoelectric element.
  • the piezoelectric thin film layer 3 is stably polarized by short-circuiting the lower electrode layer 2 and the upper electrode layer 4 before the step of performing the polarization treatment.
  • the force that can be held by the can also be aligned in a predetermined polarization direction in the polarization process!
  • a part of the piezoelectric thin film layer 3 may be damaged by discharge due to the pyroelectric effect.
  • discharge breakdown due to the pyroelectric effect can be prevented by short-circuiting the lower electrode layer 2 and the upper electrode layer 4.
  • a sudden temperature change may cause a breakdown of the piezoelectric thin film layer 3 due to the pyroelectric effect.
  • the lower electrode layer 2 and the upper electrode layer 4 are By short-circuiting, it is possible to prevent discharge breakdown due to this pyroelectric effect.
  • a first resist film 5 is formed.
  • the first resist film 5 is removed as shown in FIG. 6 after the upper electrode layer 4 and the piezoelectric thin film layer 3 are processed by dry etching until they reach the lower electrode layer 2, the first resist film 5 is removed as shown in FIG. The Since dry etching can process a fine pattern with high accuracy, it is suitable for producing a small and highly accurate piezoelectric element.
  • etching gas such as carbon tetrafluoride (CF) gas; 20 standard cubic centimeters per minute (sec
  • the degree of vacuum at this time is preferably 20 to 100 millitorr (m mTorr).
  • a second resist film 6 is formed. Thereafter, as shown in FIG. 9, a part of the upper electrode layer 4 where the upper electrode layer 4 and the lower electrode layer 2 are short-circuited is etched by wet etching using an acid or an alkali solution. To do. Then, as shown in FIG. 10, the second resist film 6 is removed. Etching generally includes dry etching and wet etching.
  • Dry etching is a technique that can precisely etch a workpiece having a fine shape.
  • processing of a material such as a piezoelectric thin film having ferroelectricity may cause processing damage.
  • wet etching is small in processing damage, but side etching occurs due to isotropic etching. Not suitable for.
  • a polarization process is performed by applying a DC voltage to the lower electrode layer 2 and the upper electrode layer 4 as shown in FIG. It is desirable that the polarization treatment is performed by heating to the vicinity of the Curie point of the piezoelectric material. When the temperature rises and falls during the polarization treatment, the lower electrode layer 2 and the upper electrode layer 4 are short-circuited, so that further deterioration of the polarization state due to the pyroelectric effect can be avoided.
  • the upper electrode layer 4, the piezoelectric thin film layer 3, and the third resist film 7 are formed so that the third resist film 7 has a shape of a piezoelectric element to be singulated. It is formed so as to cover a part of the lower electrode layer 2.
  • the third resist film 7 completely covers the upper electrode layer 4 and the piezoelectric thin film layer 3, the damage of discharge breakdown due to dry etching in a later process is relatively small. Furthermore, in order to prevent damage due to this electric discharge breakdown, it is possible to prevent the third resist film 7 by imparting conductivity.
  • the substrate 1 made of silicon is etched by dry etching as shown in FIG. Process into individual pieces.
  • the substrate 1 is dry-etched, it is more preferable to change the etching gas and the gas force when the lower electrode layer 2 is etched.
  • the lower electrode layer 2 may also be side etched from the side.
  • Gases for etching the substrate 1 that also becomes reconquer include sulfur hexafluoride (SF) and octafluoride
  • a gas such as chloropropane (C F) is used. As a result, the lower electrode layer 2 is etched.
  • Only the substrate 1 having silicon force without damaging the lower skirt portion of the formed piezoelectric thin film layer 3 can be precisely etched vertically downward.
  • the fourth step can also be separated by cutting by force dicing, which has been described for the method of separating by etching. Either Whether to divide into individual pieces by this method may be selected as appropriate from the viewpoint of the shape and productivity of the piezoelectric element.
  • the third resist film 7 is removed using a resist remover, UV light, or ozone.
  • the third resist film 7 can be removed while preventing the generation of an electric field on the piezoelectric thin film layer 3 during the manufacturing process.
  • the separated piezoelectric elements are fixed with adhesive or the like in a hermetic knocker (not shown) such as ceramic, and the lower electrode layer 2 and the upper electrode layer 4 are respectively wired by wire bonding or the like.
  • a hermetic knocker such as ceramic
  • the lower electrode layer 2 and the upper electrode layer 4 are respectively wired by wire bonding or the like.
  • piezoelectric devices such as a piezoelectric filter, a piezoelectric actuator, and various sensor elements can be manufactured.
  • a conductive adhesive, carbon As a method of short-circuiting the upper electrode layer 4 and the lower electrode layer 2 after the formation of the piezoelectric thin film layer 3, a conductive adhesive, carbon, It is also possible to use a conductive tape using copper foil or a method of wire connection. It is also possible to avoid the polarization state from changing by short-circuiting the upper electrode layer 4 and the lower electrode layer 2 of a plurality of piezoelectric elements in parallel.
  • the method of manufacturing the piezoelectric element according to the first embodiment of the present invention provides stable polarization by short-circuiting the lower electrode layer 2 and the upper electrode layer 4 before the polarization step. It is possible to provide a method for manufacturing a piezoelectric element that can maintain the state and ensure high piezoelectric characteristics.
  • FIG. 16 is a flowchart showing a method for manufacturing a piezoelectric element according to the second embodiment of the present invention.
  • 17 to 21 are cross-sectional views for explaining a method of manufacturing the piezoelectric element in the same example.
  • This embodiment will be described with reference to the flowchart showing the manufacturing process of FIG.
  • the point that differs greatly from the first embodiment is that the lower electrode layer 2 and the upper electrode layer 4 are short-circuited again after the polarization treatment.
  • the polarization state after polarization can be stably maintained, and the occurrence of electrostatic breakdown, pyroelectric breakdown, and the like can be prevented.
  • a manufacturing method that more reliably maintains the polarization state until the piezoelectric element is completed. Law can be provided.
  • the compositional power in consideration of multi-cavity production Productive viewpoint power The lower electrode layer 2 and the upper electrode layer 4 of each piezoelectric element are preferable.
  • the configuration is based on an electrical short-circuit connection.
  • the manufacturing steps from the first step to the third step can be manufactured by the same manufacturing steps as in the first embodiment. Accordingly, the manufacturing process from the first process power to the third process in this embodiment is the same as that in FIGS. 2 to 11 in the first embodiment, and the description thereof is omitted.
  • the lower electrode layer 2 and the upper electrode layer 4 on the surface of the substrate 1 having silicon force are electrically connected.
  • These methods can be quickly and easily disconnected when a short-circuit portion is disconnected in a later step.
  • a plurality of piezoelectric elements formed on the substrate 1 are connected by connecting the upper electrode layer 4 and the lower electrode layer 2 of the plurality of piezoelectric elements formed on the substrate 1 respectively. The child can be easily short-circuited at once, and the manufacturing process can be simplified.
  • a third resist film 7 is formed so as to cover the surface portion while leaving a part of the lower electrode layer 2.
  • the substrate 1 made of silicon is etched by dry etching as shown in FIG. This etching method can be performed in the same manner as in the first embodiment.
  • the third resist film 7 is removed using a resist stripping solution, UV light or ozone.
  • a resist stripping solution such as UV light or ozone.
  • the piezoelectric element that has been made into an element is fixed to an airtight enclosure (not shown) such as ceramic with an adhesive or the like, and the lower electrode layer 2 and the upper electrode layer 4 are wired by wire bonding or the like.
  • the short-circuit portion between the upper electrode layer 4 and the lower electrode layer 2 is subjected to disconnection processing, whereby each piezoelectric element can be completed.
  • the upper electrode layer is charged. Therefore, it is possible to prevent an electric field from being generated in the piezoelectric thin film layer, so that it is possible to prevent deterioration of a predetermined polarization state and to prevent damage to processing, and a piezoelectric element used for a sensor actuator or the like. It is useful as a method for producing high-performance piezoelectric elements using thin films.

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Abstract

　製造工程の途中における圧電薄膜層への不要な電界の発生を防止することにより高い圧電特性を確保することができる圧電素子の製造方法が開示されていて、この圧電素子の製造方法は、基板の上に下部電極層、圧電薄膜層および上部電極層を順次積層する第１の工程と、エッチングにドライエッチングを含んでエッチング処理する第２の工程と、下部電極層と上部電極層との間に電圧を印加して分極処理する第３の工程と、それぞれの圧電素子に個片化処理する第４の工程と、を含む圧電素子の製造方法であって、少なくともドライエッチングを行うときに下部電極層と上部電極層とを短絡保持する。

Description

明 細 書
圧電素子の製造方法
技術分野
[0001] 本発明は、センサゃァクチユエータなどに用いられる圧電薄膜を用いた圧電素子 の製造方法に関する。
背景技術
[0002] ぺロブスカイト型構造（perovskite structure)を有する強誘電体の圧電薄膜は、 優れた誘電性'圧電性'焦電性を有しており、各種センサ、ァクチユエータ、トランスデ ユーサなど幅広 、圧電デバイスへの応用が期待されて 、る。強誘電体の圧電薄膜は
、内部に自発分極を有しており、これに外圧が加わると、その歪みによって分極電荷 に変化が生じ、電流が検出される。また、圧電薄膜に電圧を印加すると、それに応じ て圧電薄膜は伸縮する。
[0003] このような圧電薄膜を用いた圧電素子は、基板上に下部電極層、圧電薄膜層、上 部電極層を順次積層形成することにより構成することができる。この圧電素子の下部 電極層と上部電極層との間に電圧を印加すると、圧電薄膜層は伸縮し、機械的変位 が得られる。そのため、圧電素子の性能を向上させるためには、圧電薄膜層の分極 方向を、電圧印加方向、つまり膜厚方向に一致させることが重要となる。
[0004] 従来の圧電素子の製造方法としては、図 22A〜図 22Eに示すようなものがある。図 22A〜図 22Eは、従来の圧電素子の製造方法を示す断面図である。
[0005] まず、図 22Aに示すように、二酸ィ匕珪素膜付き単結晶からなる第 1の基板 101の上 に、白金層、イリジウム層、チタン層の順にスパッタリング法を用いて下部電極層 102 を形成する。そして、下部電極層 102を、反応性イオンエッチング法により、パターン ユングし、さらに、ゾルゲル法を用いて圧電薄膜層 103を、パターンユングして、下部 電極層 102の上に、形成する。圧電薄膜層 103としては、マグネシウムニオブ酸鉛を 含むチタン酸ジルコン酸鉛 (PZT)を用いている。圧電薄膜層 103の上に、チタン層 、イリジウム層の順にスパッタリング法を用いて、上部電極層 104を形成し、反応性ィ オンエッチング法により上部電極層 104をパターンユングする。 [0006] 次に、図 22Bに示すように、別の基板またはシート 105を、接着層 106を介して、第 1の基板 101の上の上部電極層 104の側に、接着する。ここで、接着層 106には、ポ リエステルフィルムシートを用いている。そして、図 22Cに示すように、ポリエステルフ イルムシートからなる接着層 106に紫外線 (以下、 UVと記す)ランプにより UV光を照 射して、接着強度を弱めて、第 1の基板 101を接着層 106から剥離する。
[0007] そして、図 22Dに示すように、予め加工してある第 2の基板 108の上に、接着層 10 7を介して、下部電極層 102に接着する。さら〖こ、図 22Eに示すように、別の基板また はシート 105を介して接着層 106に UV光を照射し、接着層 106と上部電極層 104と の間の接着強度を弱め、上部電極層 104から接着層 106および別の基板またはシ ート 105を剥離 '除去する。上記、従来の圧電素子の製造方法は、例えば、特開 200 0— 91656号に開示されている。
[0008] し力しながら、上記従来の構成では、上部電極層 104が帯電することにより圧電薄 膜層 103に電界が生じ、自発分極の分極状態が変化してしまうことがあり得る。上部 電極層 104の帯電は、静電気ならびに加工工程およびドライエッチングなどに使用 するプラズマ中の電荷発生、ならびに、急激な温度変化等による圧電薄膜層 103の 焦電効果 (pyroelectric effect)によって発生する。この帯電による電界力 分極処 理の工程の前に、分極する方向と反対の電界が発生した場合、分極処理の工程に おいて、分極を所定方向に十分揃えることが困難となり得る。
発明の開示
[0009] 本発明は、製造工程の途中における圧電薄膜層への電界の発生を防止することに より高い圧電特性を確保することができる圧電素子の製造方法を提供する。
[0010] 本発明の圧電素子の製造方法は、第 1の工程乃至第 4の工程を含む圧電素子の 製造方法である。第 1の工程は、基板の上に下部電極層、圧電薄膜層および上部電 極層を順次積層する。第 2の工程は、ドライエッチングを含んでエッチング処理する。 第 3の工程は、下部電極層と上部電極層との間に電圧を印加して分極処理する。第 4の工程は、それぞれの圧電素子に個片化処理する。少なくともドライエッチングを行 うときに下部電極層と上部電極層とを短絡保持する。これにより、上部電極層 4が帯 電するのを防止することで圧電薄膜層への電界の発生を回避し、分極処理する工程 にお 、て所定の分極方向に高均質に揃えることができることから、高 、圧電特性を確 保することができる圧電素子の製造方法を提供することができる。
図面の簡単な説明
[図 1]図 1は本発明の第 1実施例における圧電素子の製造方法を示すフローチャート である。
[図 2]図 2は同実施例における圧電素子の製造方法の第 1の工程を説明するための 断面図である。
[図 3]図 3は同実施例における圧電素子の製造方法の第 1の工程を説明するための 断面図である。
[図 4]図 4は同実施例における圧電素子の製造方法の第 1の工程を説明するための 断面図である。
[図 5]図 5は同実施例における圧電素子の製造方法の第 2の工程を説明するための 断面図である。
[図 6]図 6は同実施例における圧電素子の製造方法の第 2の工程を説明するための 断面図である。
[図 7]図 7は同実施例における圧電素子の製造方法の第 2の工程を説明するための 断面図である。
[図 8]図 8は同実施例における圧電素子の製造方法の第 2の工程を説明するための 断面図である。
[図 9]図 9は同実施例における圧電素子の製造方法の第 2の工程を説明するための 断面図である。
[図 10]図 10は同実施例における圧電素子の製造方法の第 2の工程を説明するため の断面図である。
[図 11]図 11は同実施例における圧電素子の製造方法の第 3の工程を説明するため の断面図である。
[図 12]図 12は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 13]図 13は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 14]図 14は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 15]図 15は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 16]図 16は本発明の第 2実施例における圧電素子の製造方法を示すフローチヤ ートである。
[図 17]図 17は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 18]図 18は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 19]図 19は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 20]図 20は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 21]図 21は同実施例における圧電素子の製造方法の第 4の工程を説明するため の断面図である。
[図 22A]図 22Aは従来の圧電素子の製造方法を示す断面図である。
[図 22B]図 22Bは従来の圧電素子の製造方法を示す断面図である。
[図 22C]図 22Cは従来の圧電素子の製造方法を示す断面図である。
[図 22D]図 22Dは従来の圧電素子の製造方法を示す断面図である。
[図 22E]図 22Eは従来の圧電素子の製造方法を示す断面図である。
符号の説明
1 基板
2 下部電極層
3 圧電薄膜層
4 上部電極層
5 第 1のレジスト膜 6 第 2のレジスト膜
7 第 3のレジスト膜
8 導電体
発明を実施するための最良の形態
[0013] 以下、本発明の実施例について、図面を参照しながら説明する。
[0014] (第 1実施例）
図 1は、本発明の第 1実施例における圧電素子の製造方法を示すフローチャートで ある。図 2〜図 15は、同実施例における圧電素子の製造方法の第 1乃至第 4の工程 を説明するための断面図である。図 1のフローチャートに従って、それぞれの製造ェ 程について説明する。図 1〜図 15において、例えば圧電素子の製造方法として多数 個取りの生産を考えた場合には、各圧電素子の下部電極間および上部電極間を電 気的に同電位になるように接続する構成とすることが好ましい。本実施例では、その 中の 3個の圧電素子の断面構造を例として図示している。
[0015] まず第 1の工程として、図 2に示すように、シリコン力もなる基板 1の表面に、下部電 極層 2として、 Ptがく 111 >方向に結晶配向するように形成する。この下部電極層 2 を形成する方法としては、ターゲット材料を、白金 (Pt)力、 Ptとチタン (Ti)の合金力 あるいは、 Tiの上に Ptを積層したもの力 として、直流（以下、 DCと記す)または、高 周波（以下、 RFと記す）のマグネトロンスパッタリングなどの方法が代表的である。
[0016] 次に、図 3に示すように、下部電極層 2の上に、圧電薄膜層 3としてチタン酸鉛—ジ ルコ-ゥム酸鉛 (Pb (Zr Ti ) 0 ) (但し、 0<χ< 1)を、く 001 >方向に結晶配向す
1 3
るようにスパッタリングなどの方法により形成するとともに、圧電薄膜層 3の面積を、下 部電極層 2の面積よりも小さくなるように形成する。
[0017] その後、図 4に示すように、圧電薄膜層 3を形成していない下部電極層 2の一部と 電気的に接続するように、圧電薄膜層 3の上に、金 (Au)などの電極材料を用いてス ノ ッタリング、真空蒸着などの方法により、上部電極層 4を形成する。
[0018] このとき、圧電薄膜層 3の面積を下部電極層 2の面積より小さくするとともに、上部電 極層 4の面積を圧電薄膜層 3の面積よりも大きくすることによって、上部電極層 4と下 部電極層 2とを短絡させるようにすると、生産性の観点力も効率が良い。このとき、圧 電薄膜層 3の上に直接 Auの層を形成すると密着強度が十分得られない場合には、 下地層としてクロム（Cr)や Tiなどの層を形成し、その上に Auの層を形成すれば良い 。ここでは、 Tiを 20オングストローム（A)から 500 Aの膜厚になるように真空蒸着によ り形成することで十分な密着性が得られた。
[0019] 以上のように、下部電極層 2の上に圧電薄膜層 3が形成されない領域を設け、その 領域を、上部電極層 4が覆うように、基板 1の上に下部電極層 2、圧電薄膜層 3および 上部電極層 4を順次積層して形成する。これにより、上部電極層 4と下部電極層 2とを 短絡し、上部電極層 4と下部電極層 2とを同電位に保つことができる。このような構成 とすることによって、上部電極層 4が帯電することによっておこる圧電薄膜層 3の分極 状態の変化を、回避することが可能となる。
[0020] また、上部電極層 4のパターンユングによって下部電極層 2と短絡させることが困難 な場合には、上部電極層 4とは別に、導電性接着剤を用いて上部電極層 4と下部電 極層2とを接続することも可能である。このように導電性接着剤を用いて上部電極層 4 と下部電極層 2とを短絡し、分極処理の直前に導電性接着剤を機械的に除去したり 、溶剤を用いて除去すれば、所定の分極方向に高均質に揃えることができる圧電素 子の製造方法を実現することができる。また、導電性接着剤と同様の効果を発揮する ことができる別の方法として、ワイヤボンディングを用いたり、導電性テープを用いて、 上部電極層 4と下部電極層 2とを短絡することも可能である。上部電極層 4と下部電 極層 2とを短絡する方法は、圧電素子の用途、構造、コストなどの観点から適宜選択 することが可能である。
[0021] 以上の構成により、圧電薄膜層 3を形成した後、分極処理を行う工程の前に下部電 極層 2と上部電極層 4とを短絡させることで圧電薄膜層 3を安定した分極状態で保持 することができること力も、分極処理にお!、て所定の分極方向に揃えることができる。 また、後の工程も含めて電界が圧電薄膜層 3にかかった場合に圧電薄膜層 3の一部 が焦電効果による放電破壊が起こることがある。これに対して、下部電極層 2と上部 電極層 4とを短絡しておくことによって、この焦電効果による放電破壊を防止すること が可能である。さらに、急激な温度変化によっても圧電薄膜層 3の一部が焦電効果 による放電破壊が起こることがあり、これに対しても下部電極層 2と上部電極層 4とを 短絡しておくことによって、この焦電効果による放電破壊を防止することが可能である
[0022] 次に、第 2の工程として、図 5に示すように、第 1のレジスト膜 5を形成する。そして図 6に示すように、ドライエッチングによって、上部電極層 4および圧電薄膜層 3を下部 電極層 2に到達するまで加工した後、図 7に示すように、第 1のレジスト膜 5を除去す る。ドライエッチングは、微細なパターンを高精度に加工することができるので、小型 で高精度な圧電素子を生産するときに、好適である。
[0023] ドライエッチングとしては、平行平板型反応性イオンエッチングが一般的である。こ の方法は、真空にしたチャンバ一内にエッチングをしたい被力卩ェ物を入れ、エツチン グガスとして、例えば四フッ化炭素（CF )ガス； 20標準立方センチメートル毎分 (sec
4
m)、アルゴン (Ar)ガス； 40sccmを導入する。この時の真空度は 20〜100ミリトル（m mTorr)が好ましい。
[0024] そして、ドライエッチング装置（図示せず)の上部電極と平行に置かれた被カ卩ェ物ホ ルダ一に 700Wの高周波電力をカ卩えると、エッチングガスはプラズマ化される。この プラズマ中でエッチング種が膜面に到達すると、被加工物の表面でィ匕学反応が起こ り、その生成物は被カ卩ェ物の表面力 離脱することによってエッチングを行うことがで きる。このとき、下部電極層 2と上部電極層 4とは短絡されているので、上部電極層 4 と下部電極層 2との間には電界は力からず、圧電薄膜層 3の分極状態は安定して保 持されている。
[0025] 次に、図 8に示すように第 2のレジスト膜 6を形成する。その後、図 9に示すように、 酸あるいはアルカリ液を用いて、ウエットエッチングによって、上部電極層 4および下 部電極層 2を短絡している部分の上部電極層 4の一部をエッチングカ卩ェする。そして 、図 10に示すように、第 2のレジスト膜 6を除去する。エッチングには、一般的に、ドラ ィエッチングとウエットエッチングとがある。
[0026] ドライエッチングは、微細形状の被加工物を高精度にエッチング加工できる技術で あるが、強誘電性を有する圧電薄膜などの材料の加工では、加工ダメージを与える 場合があり得る。一方、ウエットエッチングは、加工ダメージは小さいが、エッチングが 等方的に進行することによって、サイドエッチが生じることから、微細パターンの加工 には適さない。このようなそれぞれの特徴を組み合わせることによって、高精度で高 性能な圧電素子の製造方法を実現することができる。なお、上部電極層 4および下 部電極層 2を短絡させる部分を何処に形成するかについては、圧電素子の形状と製 造工程の観点から、所定の任意の位置に形成することが可能である。
[0027] 次に、第 3の工程として、図 11に示すように下部電極層 2と上部電極層 4とに直流 電圧を印加することによって分極処理を行う。分極処理は、圧電材料のキュリー点付 近まで加熱して行うことが望ましい。なお、分極処理での温度上昇および下降の際に は、下部電極層 2と上部電極層 4とを短絡することにより、さらに焦電効果による分極 状態の劣化を回避することができる。
[0028] 次に、第 4の工程として、図 12に示すように、第 3のレジスト膜 7を、個片化する圧電 素子の形状になるように、上部電極層 4と圧電薄膜層 3および下部電極層 2の一部を 覆うように、形成する。このとき、第 3のレジスト膜 7は、上部電極層 4と圧電薄膜層 3と を完全に被覆することになるので、後工程でのドライエッチングによる放電破壊のダメ ージは比較的少ない。更に、この放電破壊によるダメージを防止するには、第 3のレ ジスト膜 7に導電性を付与することによって防止することが可能である。
[0029] その後、図 13に示すように、ドライエッチングにより、表出した下部電極層 2をエッチ ングした後、図 14に示すようにシリコンよりなる基板 1をドライエッチングによりエツチン グして圧電素子の個片に加工する。基板 1をドライエッチングする場合、エッチングガ スを、下部電極層 2をエッチングするときのガス力も変えることがより好ましい。エッチ ングガスを変えな!/、でエッチングを行った場合には、下部電極層 2も横カゝらサイドエツ チングされる場合がある。
[0030] 下部電極層 2をエッチングするガスとしては、例えば、 CFや Arを用いる。一方、シ
4
リコンカもなる基板 1をエッチングするガスとしては、六フッ化硫黄 (SF )、八フッ化シ
6
クロプロパン（C F )等のガスを用いる。これによつて、下部電極層 2をエッチングして
4 8
形成した圧電薄膜層 3の下方の裾野部分を損傷することなぐシリコン力 なる基板 1 のみを垂直下方に高精度にエッチングすることが可能になる。
[0031] なお、第 4の工程を、エッチングによって個片化する方法について説明してきた力 ダイシングによって切断加工することによつても個片化することも可能である。いずれ の方法によって個片化するかは、圧電素子の形状と生産性の観点力 適宜選択す ればよい。
[0032] 次に、図 15に示すように、第 3のレジスト膜 7を、レジスト剥離液を用いたり、 UV光も しくはオゾンを用いて、除去する。これにより、製造工程の途中における圧電薄膜層 3 への電界の発生を防止しながら、第 3のレジスト膜 7を除去できる。これにより、高精 度に加工できるとともに高い圧電特性を確保できる圧電素子を製造することができる 。その後、例えば個片化された圧電素子を、セラミック等の気密ノ ッケージ（図示せ ず）内に、接着剤等により固定し、下部電極層 2および上部電極層 4をワイヤボンディ ング等でそれぞれ配線することにより、圧電フィルタ、圧電ァクチユエータおよび各種 センサ素子などの圧電デバイスを作製することができる。
[0033] なお、圧電薄膜層 3の形成後に上部電極層 4と下部電極層 2とを短絡する方法とし て、後工程でこの短絡部分を除去することが容易な、導電性接着剤、カーボンや銅 箔などを用いた導電性テープ、あるいはワイヤボンディングなどにより結線する方法 を用いることも可能である。また、複数の圧電素子の上部電極層 4と下部電極層 2を 並列に短絡することで、分極状態が変化することを回避することも可能である。
[0034] 以上説明してきたように、本発明の第 1実施例の圧電素子の製造方法は、分極ェ 程の前に下部電極層 2と上部電極層 4とを短絡させることにより、安定した分極状態 を保持することができ、高 ヽ圧電特性を確保することができる圧電素子の製造方法を 提供することができる。
[0035] (第 2実施例）
図 16は、本発明の第 2実施例における圧電素子の製造方法を示すフローチャート である。図 17〜図 21は、同実施例における圧電素子の製造方法を説明するための 断面図である。本実施例について、図 16の製造工程を示すフローチャートに従って 説明する。本実施例の圧電素子の製造方法において、特に第 1実施例と大きく異な つている点は、分極処理の後に下部電極層 2と上部電極層 4とを再度短絡させる点 である。これにより、分極後の分極状態を安定して保持できるとともに、静電破壊、焦 電破壊などの発生を防止するように構成したものである。その結果、分極処理の工程 を通過した後も、圧電素子が完成されるまで、より確実に分極状態を保持する製造方 法を提供することができる。
[0036] 本実施例における圧電素子の製造方法においても、多数個取りの生産を考えた構 成力 生産性の観点力 好ましぐそれぞれの圧電素子の下部電極層 2と上部電極 層 4とを電気的に短絡接続する構成を基本としている。また、第 1の工程から第 3のェ 程までの製造工程は、第 1実施例と同様の製造工程によって製造することができる。 従って、本実施例における第 1の工程力ゝら第 3の工程までの製造工程は、第 1実施例 の図 2〜図 11と同様であるので、その説明を省略する。
[0037] 次に、第 4の工程として、図 17に示すように、シリコン力もなる基板 1の表面の下部 電極層 2と上部電極層 4とを電気的に接続する。具体的には、導電性接着剤、カーボ ンゃ銅箔などを用いた導電性テープある 、はワイヤボンディングなどにより導電体 8 を形成して、上部電極層 4と下部電極層 2とを短絡する。これらの方法は、後工程で 短絡部分を断線処理する場合に、速やか且つ容易に断線させることができる。このよ うな製造方法によって、基板 1の上に形成される複数の圧電素子の上部電極層 4と下 部電極層 2とを、それぞれ結線することにより、基板 1の上に形成した複数の圧電素 子を容易に一括で短絡することが可能となり、製造工程の簡素化が図れる。
[0038] その後、図 18に示すように、第 3のレジスト膜 7を下部電極層 2の一部を残して表面 部分を覆うように形成する。次に、図 19に示すように、ドライエッチングにより下部電 極層 2を基板 1に到達するまでエッチングした後、図 20に示すように、シリコンよりなる 基板 1をドライエッチングによりエッチングする。このエッチング方法は、第 1実施例と 同じ方法で実施可能である。
[0039] 次に、図 21に示すように、第 3のレジスト膜 7を、レジスト剥離液を用いたり、 UV光 あるいはオゾンを用いて、除去する。以上の工程により、素子化された圧電素子をセ ラミック等の気密ノ ッケージ（図示せず）に接着剤等により固定し、下部電極層 2およ び上部電極層 4をワイヤボンディング等でそれぞれ配線した後、最後に上部電極層 4 と下部電極層 2との短絡部分を断線処理することによって、それぞれの圧電素子を完 成することができる。
産業上の利用可能性
[0040] 以上のように、本発明にかかる圧電素子の製造方法は、上部電極層が帯電するこ とにより圧電薄膜層に電界が生じることから回避することができるため、所定の分極状 態の劣化を防止したり、加工のダメージを防止することができ、センサゃァクチユエ一 タなどに用いられる圧電薄膜を用いた高性能な圧電素子の製造方法として有用であ る。

Claims

請求の範囲
[1] 基板の上に下部電極層、圧電薄膜層および上部電極層を順次積層する第 1の工程 と、
エッチングにドライエッチングを含んでエッチング処理する第 2の工程と、
前記下部電極層と前記上部電極層との間に電圧を印加して分極処理する第 3のェ 程と、
それぞれの圧電素子に個片化処理する第 4の工程と、
を含む前記圧電素子の製造方法であって、
少なくとも前記ドライエッチングを行うときに前記下部電極層と前記上部電極層とを短 絡保持する圧電素子の製造方法。
[2] 前記第 1の工程が、前記下部電極層と前記上部電極層との短絡を、薄膜電極で形 成する工程を含む請求項 1に記載の圧電素子の製造方法。
[3] 前記第 1の工程が、前記圧電薄膜層の面積を前記下部電極層の面積より小さくする とともに、前記上部電極層の面積を前記圧電薄膜層の面積よりも大きくすることによ つて、前記上部電極層と前記下部電極層とを短絡する工程を含む請求項 2に記載の 圧電素子の製造方法。
[4] 前記第 1の工程が、前記下部電極層と前記上部電極層との短絡を、導電性接着剤 で形成する工程を含む請求項 1に記載の圧電素子の製造方法。
[5] 前記第 1の工程が、前記下部電極層と前記上部電極層との短絡を、ワイヤボンディン グで形成する工程を含む請求項 1に記載の圧電素子の製造方法。
[6] 前記第 1の工程が、前記下部電極層と前記上部電極層との短絡を、導電性テープで 形成する工程を含む請求項 1に記載の圧電素子の製造方法。
[7] 前記第 2の工程が、前記ドライエッチングによって前記圧電素子の形状にエッチング を行った後、ウエットエッチングによって前記下部電極層と前記上部電極層との短絡 を断線処理する工程を含む請求項 1に記載の圧電素子の製造方法。
[8] 前記第 3の工程が、前記分極処理の直前に前記下部電極層と前記上部電極層との 短絡を断線処理する工程を含む請求項 1に記載の圧電素子の製造方法。
[9] 前記第 3の工程が、分極処理した後、再度、前記上部電極層と前記下部電極層とを 短絡する工程を含み、前記第 4の工程が、前記個片化した後に前記下部電極層と前 記上部電極層との短絡を断線処理する工程を含む請求項 1に記載の圧電素子の製 造方法。
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