JP2014075193A - 電子装置の製造方法 - Google Patents

Abstract

【課題】信頼性を向上し得る電子装置の製造方法を提供する。
【解決手段】第１の電極２２と、第１の電極上に位置する第２の電極３３との間に間隙が形成された電子装置の製造方法であって、貴金属を含み、第１の電極となる第１の導電膜２４を基板１０上に形成する工程と、第１の導電膜上に、二酸化シリコンの第１の密着膜２５を形成する工程と、第１の密着膜上に、二酸化シリコンの犠牲層２７を形成する工程と、犠牲層上に、二酸化シリコンの第２の密着膜２９を形成する工程と、貴金属を含み、第２の電極となる第２の導電膜３０を第２の密着膜上に形成する工程と、犠牲層を第１の密着膜及び第２の密着膜とともにエッチング除去し、第１の電極と第２の電極との間に間隙を形成する工程とを有している。
【選択図】図１７

Description

本発明は、電子装置の製造方法に関する。

近時、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いた電子装置、即ち、ＭＥＭＳデバイスが提案されている。

例えば、ＭＥＭＳ技術を用いたスイッチは、伝送損失が低く、十分な絶縁性も得られるため、大きな注目を集めている。このようなスイッチは、高周波用に用いることが可能であるため、ＲＦ−ＭＥＭＳ（Radio Frequency Micro Electro Mechanical Systems）スイッチとも称される。

背景技術としては以下のようなものがある。

特開平７−２０１７５３号公報 特開平２００３−２１７９８号公報

しかしながら、従来の電子装置の製造方法では、十分に高い信頼性が得られない場合があった。

本発明の目的は、信頼性を向上し得る電子装置の製造方法を提供することにある。

実施形態の一観点によれば、第１の電極と、前記第１の電極上に位置する第２の電極との間に間隙が形成された電子装置の製造方法であって、貴金属を含み、前記第１の電極となる第１の導電膜を基板上に形成する工程と、前記第１の導電膜上に、二酸化シリコンの第１の密着膜を形成する工程と、前記第１の密着膜上に、二酸化シリコンの犠牲層を形成する工程と、前記犠牲層上に、二酸化シリコンの第２の密着膜を形成する工程と、貴金属を含み、前記第２の電極となる第２の導電膜を前記第２の密着膜上に形成する工程と、前記犠牲層を前記第１の密着膜及び前記第２の密着膜とともにエッチング除去し、前記第１の電極と前記第２の電極との間に前記間隙を形成する工程とを有することを特徴とする電子装置の製造方法が提供される。

開示の電子装置の製造方法によれば、貴金属を含む導電膜と犠牲層との間の密着性を確保するための密着膜が、犠牲層と同じ材料である二酸化シリコンにより形成されている。このため、犠牲層をエッチング除去する際に密着膜をも確実にエッチング除去し得る。二酸化シリコンの犠牲層及び密着膜をエッチング除去するためのエッチャントは、確実に除去することが可能である。従って、信頼性の高い電子装置を製造することができる。

図１は、第１実施形態による電子装置を示す断面図である。 図２は、第１実施形態による電子装置を示す平面図である。 図３は、圧電素子の下部駆動電極と上部駆動電極との間に所定の電圧を印加した状態を示す断面図である。 図４は、第１実施形態による電子装置の製造方法を示す工程断面図（その１）である。 図５は、第１実施形態による電子装置の製造方法を示す工程断面図（その２）である。 図６は、第１実施形態による電子装置の製造方法を示す工程断面図（その３）である。 図７は、第１実施形態による電子装置の製造方法を示す工程断面図（その４）である。 図８は、第１実施形態による電子装置の製造方法を示す工程断面図（その５）である。 図９は、第１実施形態による電子装置の製造方法を示す工程断面図（その６）である。 図１０は、第１実施形態による電子装置の製造方法を示す工程断面図（その７）である。 図１１は、第１実施形態による電子装置の製造方法を示す工程断面図（その８）である。 図１２は、第１実施形態による電子装置の製造方法を示す工程断面図（その９）である。 図１３は、第１実施形態による電子装置の製造方法を示す工程断面図（その１０）である。 図１４は、第１実施形態による電子装置の製造方法を示す工程断面図（その１１）である。 図１５は、第１実施形態による電子装置の製造方法を示す工程断面図（その１２）である。 図１６は、第１実施形態による電子装置の製造方法を示す工程断面図（その１３）である。 図１７は、第１実施形態による電子装置の製造方法を示す工程断面図（その１４）である。 図１８は、第１実施形態による電子装置の製造方法を示す工程断面図（その１５）である。 図１９は、第１実施形態の変形例による電子装置を示す断面図である。 図２０は、第１実施形態の変形例による電子装置の製造方法を示す工程断面図（その１）である。 図２１は、第１実施形態の変形例による電子装置の製造方法を示す工程断面図（その２）である。 図２２は、第１実施形態の変形例による電子装置の製造方法を示す工程断面図（その３）である。 図２３は、第２実施形態による電子装置を示す断面図である。 図２４は、第２実施形態による電子装置の製造方法を示す工程断面図（その１）である。 図２５は、第２実施形態による電子装置の製造方法を示す工程断面図（その２）である。 図２６は、第２実施形態による電子装置の製造方法を示す工程断面図（その３）である。 図２７は、第３実施形態による電子装置を示す断面図である。 図２８は、第３実施形態による電子装置の製造方法を示す工程断面図（その１）である。 図２９は、第３実施形態による電子装置の製造方法を示す工程断面図（その２）である。 図３０は、第３実施形態による電子装置の製造方法を示す工程断面図（その３）である。 図３１は、第３実施形態による電子装置の製造方法を示す工程断面図（その４）である。 図３２は、第３実施形態による電子装置の製造方法を示す工程断面図（その５）である。 図３３は、第３実施形態による電子装置の製造方法を示す工程断面図（その６）である。 図３４は、第３実施形態による電子装置の製造方法を示す工程断面図（その７）である。

金（Ａｕ）の下部接点電極上に二酸化シリコンの犠牲層を形成し、かかる犠牲層上にＡｕの上部接点電極を形成し、かかる犠牲層をエッチング除去することにより、互いに対向する下部接点電極及び上部接点電極が得られる。

Ａｕの下部接点電極上に二酸化シリコンの犠牲層を密着性よく直接形成することは困難である、Ａｕの下部接点電極上には例えばモリブデンの密着膜が形成される。また、二酸化シリコンの犠牲層上にＡｕの上部接点電極を密着性よく直接形成することは困難であるため、犠牲層上に例えばモリブデンの密着膜が形成され、かかる密着膜上に上部接点電極が形成される。かかるモリブデンの密着膜は、犠牲層をエッチング除去した後に、例えば、リン酸と酢酸と硝酸とを含むエッチング液を用いて除去される。

しかしながら、モリブデンをエッチング除去するためのこのようなエッチング液は粘度が高い。このため、かかるエッチング液を純水により完全に除去することは困難である。エッチング液を完全に除去できないまま乾燥すると、エッチング液中に混入していた酸化モリブデン等の微粒子（異物）が下部接点電極や上部接点電極の表面に付着し、清浄な接点が得られない。下部接点電極や上部接点電極の表面に付着した異物は、電子装置の信頼性を低下させる要因となる。

［第１実施形態］
第１実施形態による電子装置及びその製造方法を図１乃至図１８を用いて説明する。

（電子装置）
まず、本実施形態による電子装置について図１乃至図３を用いて説明する。図１は、本実施形態による電子装置を示す断面図である。図２は、本実施形態による電子装置を示す平面図である。図１（ａ）は、図２のＡ−Ａ′断面に対応している。図１（ｂ）は、図２のＢ−Ｂ′線断面に対応している。

本実施形態による電子装置は、ＭＥＭＳ技術を用いた電子装置であり、ＭＥＭＳデバイスとも称される。また、本実施形態による電子装置は、高周波信号をスイッチングし得るものであり、ＲＦ−ＭＥＭＳスイッチとも称し得る。

図１及び図２に示すように、ＳＯＩ（Silicon On Insulator）基板１６が用いられている。ＳＯＩ基板１６は、基板（シリコン基板）１０とシリコン層１４との間に絶縁膜１２が形成されているものである。かかるＳＯＩ基板１６としては、例えば貼り合わせＳＯＩ基板が用いられている。基板１０の厚さは、例え５２５μｍ程度とする。絶縁膜１２の厚さは、例えば４μｍ程度とする。シリコン層１４の厚さは、例えば１５μｍ程度とする。シリコン層１４の抵抗率は、例えば１０００Ωｃｍ以上とする。図２の紙面左右方向におけるＳＯＩ基板１６の寸法は、例えば１．５ｍｍ程度とする。図３の紙面上下方向におけるＳＯＩ基板１６の寸法は、例えば１ｍｍ程度とする。

なお、本実施形態においてＳＯＩ基板１６を用いているのは、製造上の便宜によるものであり、必ずしもＳＯＩ基板１６でなくてもよい。

基板（支持基板、シリコン基板）１０には、開口部１８（貫通開口部、貫通穴）が形成されている。かかる貫通開口部１８は、シリコン酸化膜（絶縁層、中間層、境界層）１２をも貫いている。貫通開口部１８は、後述する可動部１４ａの変位を可能とするためのものである。貫通開口部１８の長さ、即ち、図２の紙面左右方向における貫通開口部１８の寸法は、例えば７００μｍ程度とする。貫通開口部１８の幅、図２の紙面上下方向における貫通開口部１８の寸法は、幅狭の部分において例えば１００μｍ程度とし、幅広の部分において例えば２００μｍ程度とする。

シリコン層（半導体層、活性層）１４には、スリット（切り込み）２０が形成されている。シリコン層１４のうちのスリット２０により画定された部分の一部は、可動部（梁）１４ａとなっている。スリット２０は、少なくとも可動部１４ａの外縁を画定している。シリコン層１４のうちの可動部１４ａ以外の部分は、固定部１４ｂとなっている。可動部１４ａの幅、即ち、図２の紙面上下方向における可動部１４ａの寸法は、幅狭の部分において５０μｍ程度とし、幅広の部分において例えば１５０μｍ程度とする。

シリコン層１４上には、下部接点電極（下部接触電極、可動電極）２２が形成されている。下部接点電極２２は、可動部１４ａを変位させた際に、後述する上部接点電極３３に接触可能なものであり、信号線の一部としても機能し得るものである。下部接点電極２２は、例えばチタン（Ｔｉ）の密着膜（図示せず）と、かかる密着膜上に形成された導電膜２４との積層膜により形成されている。導電膜２４とシリコン層１４との間に位置する密着膜（図示せず）の膜厚は、例えば５０ｎｍ程度とする。導電膜２４の膜厚は、例えば５００ｎｍ程度とする。

導電膜２４としては、貴金属を含む導電膜が用いられている。導電膜２４として貴金属を含む導電膜を用いるのは、下部接点電極２２の表面に酸化皮膜等が形成されるのを防止するためである。

貴金属を含む導電膜２４としては、例えば金合金（Ａｕ合金）が用いられている。即ち、貴金属を含む導電膜２４として、金を母材とする合金膜が用いられている。本実施形態において、貴金属を含む導電膜２４として純金を用いずに金合金を用いているのは、以下のような理由によるものである。

即ち、純金は、極めて不活性な金属であるため、二酸化シリコン膜との密着性が悪い。このため、後述する二酸化シリコンの密着膜２５をＡｕ膜上に密着性よく形成することは困難である。

一方、Ａｕ合金は、純金よりもイオン化傾向が大きく、不活性度は純金より低い。このため、二酸化シリコンの密着膜２５（図８参照）をＡｕ合金上に密着性よく形成することは可能である。

このため、本実施形態では、貴金属を含む導電膜２４の材料として、純金を用いずに、Ａｕ合金を用いている。

Ａｕ合金膜２４の材料としては、例えばＡｕ−Ｐｄ合金（金−パラジウム合金）を用いることができる。ここでは、例えば、Ｐｄの濃度が１０ｗｔ％であるＡｕ−１０ｗｔ％Ｐｄを、Ａｕ合金膜２４の材料として用いる。

ＰｄはＡｕよりもイオン化傾向の大きい元素である。このため、Ａｕ−Ｐｄ合金の活性度は、純金よりも高い。このため、密着性の良好な二酸化シリコンの密着膜２５をＡｕ合金膜２４上に形成することは可能である。

下部接点電極２２の一方の端部は、可動部１４ａ上に位置しており、下部接点電極２２の他方の端部は、固定部１４ｂ上に位置している。下部接点電極２２の一部２６は、後述する接点３４と接触可能な接点となる。

シリコン層１４上には、固定電極（上部電極）２８が形成されている。固定電極２８は、上部接点電極（上部接触電極）３３と、上部接点電極３３上に形成された上部電極（めっき膜）３２とにより形成されている。上部接点電極３３は、可動部１４ａを変位させた際に、下部接点電極２２と接触可能なものであり、信号線の一部としても機能し得るものである。

上部接点電極３３は、貴金属を含む導電膜３０により形成されている。上部接点電極３３に貴金属を含む導電膜３０を用いているのは、上部接点電極３３の表面に酸化皮膜等が形成されるのを防止するためである。導電膜３０は、上部電極３２を電解めっき法により形成する際にシード層としても用いられたものである。導電膜３０の膜厚は、例えば５００ｎｍ程度とする。上部電極３２の厚さは、例えば２０μｍ程度とする。

貴金属を含む導電膜３０としては、例えばＡｕ合金が用いられている。本実施形態において、貴金属を含む導電膜３０として純金を用いずに金合金を用いているのは、以下のような理由によるものである。

即ち、純金は、上述したように、極めて不活性な金属であるため、二酸化シリコン膜との密着性が悪い。このため、後述する二酸化シリコンの密着膜２９（図１４参照）上にＡｕ膜を密着性よく形成することは困難である。

一方、上述したように、Ａｕ合金は、純金よりもイオン化傾向が大きく、不活性度は純金より低い。このため、二酸化シリコンの密着膜２９上に密着性よくＡｕ合金膜３０を形成することは可能である。

このため、本実施形態では、貴金属を含む導電膜３０の材料として、純金を用いずに、Ａｕ合金を用いている。

Ａｕ合金膜３０の材料としては、例えばＡｕ−Ｐｄ合金を用いることができる。ここでは、例えば、Ａｕ−１０ｗｔ％Ｐｄを、Ａｕ合金膜３０の材料として用いる。

上述したように、ＰｄはＡｕよりもイオン化傾向の大きい元素である。このため、Ａｕ−Ｐｄ合金の活性度は、純金よりも高い。このため、二酸化シリコンの密着膜２９上に密着性の良好なＡｕ合金膜３０を形成することは可能である。

固定電極２８の両端、即ち、固定電極２８のうちのシリコン層１４に固定される部分の下面側には、二酸化シリコンの密着膜２９が残存している。固定電極２８の両端は、密着膜２９を介して、シリコン層１４のうちの固定部１４ｂに固定されている。固定電極２８の一部は、ブリッジ状になっており、かかるブリッジ状の部分がシリコン層１４のうちの可動部１４ａと対向している。換言すれば、固定電極２８の一部は可動部１４ａの上方に位置しており、当該部分の下面は下部接点電極２２の上面と対向している。固定電極２８のうちの下部接点電極２２と対向する部分の下部には、接点（突起、突出部）３４が形成されている。

後述する圧電素子４４に電圧を印加していない状態において、接点３４と接点２６との間には、間隙が存在している。換言すれば、圧電素子４４に電圧を印加していない状態において、上部接点電極３３と下部接点電極２２との間には、間隙が存在している。

また、シリコン層１４上には、例えば膜厚５００ｎｍ程度の二酸化シリコンの絶縁膜３６が形成されている。絶縁膜３６の一方の端部は、可動部１４ａ上に位置しており、絶縁膜３６の他方の端部は、固定部１４ｂ上に位置している。

絶縁膜３６上には、下部駆動電極（下部電極）３８が形成されている。下部駆動電極３８は、例えば、膜厚５０ｎｍ程度のＴｉの密着膜と、膜厚２００ｎｍ程度の白金（Ｐｔ）膜との積層膜により形成されている。下部駆動電極３８の一方の端部は、可動部１４ａ上に位置しており、下部駆動電極３８の他方の端部は、固定部１４ｂ上に位置している。

下部駆動電極３８上には、圧電膜４０が形成されている。圧電膜４０は、例えば膜厚１μｍ程度のＰＺＴ（チタン酸ジルコン酸鉛、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）膜により形成されている。

圧電膜４０上には、上部駆動電極（上部電極）４２が形成されている。上部駆動電極４２は、例えば膜厚２００ｎｍ程度のＰｔ膜により形成されている。

下部駆動電極３８、圧電膜４０及び上部駆動電極４２により、圧電素子４４が形成されている。

図１は、圧電素子４４の下部駆動電極３８と上部駆動電極４２との間に電圧を印加していない状態に対応している。

圧電膜４０及び導電膜２４の引っ張り応力により、接点２６の箇所において下部接点電極２２が１μｍ程度反り上がっており、接点２６と接点３４との間隙の寸法は例えば０．３μｍ程度となっている。接点２６と接点３４とが接触していない状態であるため、スイッチの接点は開いた状態となっている。下部接点電極２２と上部接点電極３３とが電気的に接続されていないため、可動電極２２と固定電極２８とを含む信号線は非導通の状態である。

図３は、圧電素子４４の下部駆動電極３８と上部駆動電極４２との間に所定の電圧を印加した状態に対応している。

圧電素子４４の下部駆動電極３８と上部駆動電極４２との間には、例えば１０Ｖ程度の電圧を印加される。圧電素子４４の下部駆動電極３８と上部駆動電極４２との間に例えば１０Ｖ程度の電圧を印加すると、圧電膜４０がＳＯＩ基板１６の面内方向に収縮し、可動部１４ａが反り上がり、接点２６と接点３４とが接触する。接点２６と接点３４とが接触した状態となるため、スイッチの接点は閉じた状態となる。下部接点電極２２と上部接点電極３３とが電気的に接続されているため、可動電極２２と固定電極２８とを含む信号線は導通状態となる。

（電子装置の製造方法）
次に、本実施形態による電子装置の製造方法について図４乃至図１８を用いて説明する。図４乃至図１８は、本実施形態による電子装置の製造方法を示す工程断面図である。図４乃至図１８の（ａ）は、図２のＡ−Ａ′線に対応している。図４乃至図１８の（ｂ）は。図２のＢ−Ｂ′線に対応している。

まず、図４に示すように、ＳＯＩ基板１６を用意する。即ち、基板１０上に絶縁膜１２が形成され、絶縁膜１２上にシリコン層１４が形成されたＳＯＩ基板１６を用意する。ＳＯＩ基板１６の絶縁膜１２は、後述する犠牲層２７よりエッチング速度が遅いことが好ましい。犠牲層２７としてプラズマＣＶＤ法により形成された二酸化シリコン膜を用いる場合、絶縁膜１２として熱酸化法により形成された二酸化シリコン膜を用いれば、絶縁膜１２の方が犠牲層２７よりエッチング速度が遅くなる。従って、ここでは、熱酸化法により形成された二酸化シリコン膜を絶縁膜１２として用いる。このようなＳＯＩ基板１６としては、例えば貼り合わせＳＯＩ基板が挙げられる。シリコン基板１０の厚さは、例え５２５μｍ程度とする。絶縁膜１２の厚さは、例えば４μｍ程度とする。シリコン層１４の厚さは、例えば１５μｍ程度とする。シリコン層１４の抵抗率は、例えば１０００Ωｃｍ以上とする。

次に、全面に、例えば熱酸化法により、例えば膜厚５００ｎｍ程度の二酸化シリコンの絶縁膜３６を形成する（図４参照）。

なお、かかる絶縁膜３６は、ＳＯＩ基板１６の一方の主面側、即ち、シリコン層１４上に形成されるのみならず、ＳＯＩ基板１６の他方の主面側にも形成されるが、図４においては、ＳＯＩ基板１６の他方の主面側の絶縁膜の図示を省略している。

次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍのＴｉの密着膜と、例えば膜厚２００ｎｍ程度のＰｔ膜とを順次堆積することにより、積層膜３８を形成する。積層膜３８は、圧電素子４４の下部駆動電極となるものである。

次に、全面に、例えばスピンコート法により、ＰＺＴ膜形成用のゾルゲル液を塗布する。

次に、熱処理を行うことにより、ＰＺＴ膜を焼成する。熱処理温度は、例えば４５０℃程度とする。熱処理時間は、例えば１０分程度とする。

この後、ＰＺＴ膜の総膜厚が１μｍ程度となるまで、ゾルゲル液の塗布と焼成とを繰り返し行う。

こうして、例えば膜厚１μｍ程度のＰＺＴの圧電膜４０が形成される。

次に、全面に、例えばスパッタリング法により、例えば膜厚２００ｎｍ程度のＰｔ膜４２を形成する（図５参照）。Ｐｔ膜４２は、圧電素子４４の上部駆動電極となるものである。

次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、圧電膜４０を結晶化する。熱処理温度は、例えば６５０℃程度とする。熱処理時間は、例えば１分程度とする。

次に、フォトリソグラフィ技術を用い、Ｐｔ膜４２をパターニングする。Ｐｔ膜４２をエッチングする際には、例えばイオンミリング法を用いる。これにより、Ｐｔ膜により形成された上部駆動電極４２が形成される。

次に、フォトリソグラフィ技術を用い、圧電膜４０をパターニングする。圧電膜４０をエッチングする際には、例えばバッファードフッ酸を用いたウェットエッチングを用いる。

次に、フォトリソグラフィ技術を用い、積層膜３８をパターニングする。積層膜３８をエッチングする際には、例えばイオンミリングを用いる。これにより、積層膜により形成された下部駆動電極３８が形成される。

こうして、下部駆動電極３８と圧電膜４０と上部駆動電極４２とを有する圧電素子４４が形成される（図６参照）。

次に、フォトリソグラフィ技術を用い、絶縁膜３６をパターニングする（図７参照）。絶縁膜３６をエッチングする際には、例えばバッファードフッ酸を用いたウェットエッチングを用いる。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、下部接点電極２２の平面形状の開口部（図示せず）をフォトレジスト膜に形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍ程度のＴｉの密着膜（図示せず）を形成する。Ｔｉの密着膜を形成する際のスパッタリング方式は、例えばＤＣ（直流）スパッタとする。印加電力は、例えば５００Ｗ程度とする。成膜室内の圧力は、例えば０．６Ｐａ程度とする。成膜室内に導入するガスは、例えばアルゴンガスとする。ガス流量は、４４ｓｃｃｍ程度とする。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜２４を形成する。貴金属を含む導電膜２４としては、例えばＡｕ合金膜を用いる。Ａｕ合金膜２４の材料としては、例えばＡｕ−Ｐｄ合金を用いる。ここでは、例えば、Ａｕ−１０ｗｔ％ＰｄをＡｕ合金膜２４の材料として用いる。Ａｕ合金膜２４の膜厚は、例えば５００ｎｍ程度とする。Ａｕ合金膜２４を形成する際のスパッタリング方式は、例えばＤＣスパッタとする。印加電力は、例えば２５０Ｗ程度とする。成膜室内の圧力は、例えば０．６Ｐａ程度とする。成膜室内に導入するガスは、例えばアルゴンガスとする。ガス流量は、４４ｓｃｃｍ程度とする。

次に、全面に、例えばスパッタリング法により、二酸化シリコンの密着膜２５を形成する。密着膜２５の材料として二酸化シリコンを用いるのは、二酸化シリコンの密着膜２５上には密着性の良好な二酸化シリコンの犠牲層２７を形成し得るためであり、また、犠牲層２７をエッチング除去する際に密着膜２５をもエッチング除去し得るためである。

密着膜２５の膜厚は、過度に大きく設定しないことが好ましい。密着膜２５の膜厚を過度に大きく設定すると、密着膜２５の膜応力によりＡｕ合金膜２４の剥離が生じてしまう虞があるためである。二酸化シリコンの密着膜２５の膜厚を２０ｎｍ以下に設定すれば、密着膜２５の膜応力は十分に小さく、Ａｕ合金膜２４の剥離が生じてしまうことはない。ここでは、二酸化シリコンの密着膜２５の膜厚を例えば２０ｎｍとする。

二酸化シリコンの密着膜２５を形成する際のスパッタリング方式は、例えばＲＦ（高周波）スパッタとする。印加電力は、例えば５００Ｗ程度とする。成膜室内の圧力は、例えば１．４Ｐａ程度とする。成膜室内に導入するガスは、例えばアルゴンガスとする。ガス流量は、１００ｓｃｃｍ程度とする。

Ａｕ合金膜２４と二酸化シリコンの密着膜２５とは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。Ａｕ合金膜２４と二酸化シリコンの密着膜２５とを大気開放することなく連続的に形成するのは、密着性の良好な二酸化シリコンの密着膜２５をＡｕ合金膜２４上に形成するためである。成膜装置としては、例えばマルチターゲットスパッタリング装置を用いる。Ａｕ合金膜２４を成膜する際には、Ａｕ合金のターゲットを用いて成膜し、密着膜２５を成膜する際には、二酸化シリコンのターゲットを用いて成膜する。

この後、フォトレジスト膜を溶解して除去することにより、リフトオフする。

こうして、Ｔｉの密着膜（図示せず）とＡｕ合金膜２４との積層膜により形成された下部接点電極２２が形成される。そして、下部接点電極２２と二酸化シリコンの密着膜２５との積層体が形成される（図８参照）。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトレジスト膜に、スリット（切り込み）２０の平面形状の開口部（図示せず）を形成する。スリット２０の幅は、例えば２μｍ程度とする。

次に、フォトレジスト膜をマスクとし、シリコン酸化膜１２をエッチングストッパとして、Ｄｅｅｐ−ＲＩＥ（Deep Reactive Ion Etching）法により、シリコン層１４をエッチングする。これにより、スリット２０がシリコン層１４に形成される（図９参照）。シリコン層１４のうちのスリット２０により画定された部分の一部は、可動部（梁）１４ａとなる。シリコン層１４のうちの可動部１４ａ以外の部分は、固定部１４ｂとなる。

次に、図１０に示すように、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５μｍ程度の二酸化シリコンの犠牲層２７を形成する。犠牲層２７のエッチング速度は、絶縁膜１２のエッチング速度より速いことが好ましい。絶縁膜１２として熱酸化法により形成された二酸化シリコン膜が用いられており、犠牲層２７としてプラズマＣＶＤ法により形成された二酸化シリコン膜が用いられているため、犠牲層２７のエッチング速度の方が絶縁膜１２のエッチング速度より速い。犠牲層２７をプラズマＣＶＤ法により形成する際には、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）を原料ガスとして用いる。

次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする。これにより、固定電極２８のうちのシリコン層１４に固定される部分（アンカー部）の平面形状の開口部４８ａが、フォトレジスト膜４６に形成される。また、固定電極２８の接点３４の平面形状の開口部４８ｂが、フォトレジスト膜４６に形成される。

次に、フォトレジスト膜４６をマスクとし、犠牲層２７を例えば３．８μｍ程度エッチングする。これにより、固定電極２８のうちのシリコン層１４に固定される部分が形成される領域において、犠牲層２７に凹部４９ａが形成され、犠牲層２７の厚さが薄くなる。また、固定電極２８のうちの接点３４が形成される領域において、犠牲層２７に凹部４９ｂが形成され、犠牲層２７の厚さが薄くなる（図１１参照）。

この後、例えば酸素プラズマアッシング法により、フォトレジスト膜４６を剥離する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５０をパターニングする。これにより、固定電極２８のうちのシリコン層１４に固定される部分（アンカー部）の平面形状の開口部５２が、フォトレジスト膜５０に形成される。

次に、フォトレジスト膜４８をマスクとし、犠牲層２７を例えば１．２μｍ程度エッチングする。これにより、固定電極２８のうちのシリコン層１４に固定される部分の平面形状の開口部４９ａがシリコン層１４に達する（図１２参照）。

この後、例えば酸素プラズマアッシング法により、フォトレジスト膜５０を剥離する。

次に、図１３に示すように、全面に、例えばスパッタリング法により、例えば二酸化シリコンの密着膜２９を形成する。密着膜２９の材料として二酸化シリコンを用いるのは、二酸化シリコンの犠牲層２７上には密着性の良好な二酸化シリコンの密着膜２９を形成し得るためであり、また、犠牲層２７をエッチング除去する際に密着膜２９をもエッチング除去し得るためである。密着膜２９の膜厚は、例えば２０ｎｍ程度とする。

二酸化シリコンの密着膜２９を形成する際のスパッタリング方式は、例えばＲＦスパッタとする。印加電力は、例えば５００Ｗ程度とする。成膜室内の圧力は、例えば１．４Ｐａ程度とする。成膜室内に導入するガスは、アルゴンガスとする。ガス流量は、１００ｓｃｃｍ程度とする。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜３０を形成する。導電膜３０は、後工程において電気めっき法により上部電極を形成する際に、シード層として機能するものである。また、導電膜３０は、上部接点電極となるものである。かかる導電膜３０としては、例えばＡｕ合金膜を用いる。Ａｕ合金膜３０の材料としては、例えばＡｕ−Ｐｄ合金を用いる。ここでは、例えばＡｕ−１０ｗｔ％Ｐｄを、Ａｕ合金膜３０の材料として用いる。Ａｕ合金膜３０の膜厚は、例えば５００ｎｍ程度とする。

Ａｕ合金膜３０を形成する際のスパッタリング方式は、例えばＤＣスパッタとする。印加電力は、例えば２５０Ｗ程度とする。成膜室内の圧力は、例えば０．６Ｐａ程度とする。成膜室内に導入するガスは、アルゴンガスとする。ガス流量は、４４ｓｃｃｍ程度とする。

二酸化シリコンの密着膜２９とＡｕ合金膜３０とは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。二酸化シリコンの密着膜２９とＡｕ合金膜３０とを大気開放することなく連続的に形成するのは、密着性の良好なＡｕ合金膜３０を二酸化シリコンの密着膜２９上に形成するためである。成膜装置としては、例えばマルチターゲットスパッタリング装置を用いる。密着膜２９を成膜する際には、二酸化シリコンのターゲットを用いて成膜し、Ａｕ合金膜３０を成膜する際には、Ａｕ合金のターゲットを用いて成膜する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、固定電極２８の平面形状の開口部５６が、フォトレジスト膜５４に形成される（図１４参照）。

次に、例えば電解めっき法により、フォトレジスト膜５４により覆われていない部分のシード層３０上に、厚さ２０μｍ程度のＡｕ層３２を形成する（図１５参照）。

この後、例えばアッシングにより、フォトレジスト膜５４を剥離する。

次に、例えばウェットエッチングにより、Ａｕ層３２により覆われていない部分のシード層３０を除去する（図１６参照）。こうして、Ａｕ層により上部電極３２が形成される。上部電極３２の下面側には上部接点電極３３が形成された状態となる。こうして、上部接点電極３３と上部電極３２とを含む固定電極２８が形成される。

次に、例えばウェットエッチングにより、基板１０の裏面側に形成されている二酸化シリコン膜（図示せず）を除去する。

次に、例えばスピンコート法により、基板１０の裏面側にフォトレジスト膜（図示せず）
を形成する。

次に、フォトレジスト膜に、貫通開口部１８の平面形状の開口部（図示せず）を形成する。

次に、フォトレジスト膜をマスクとし、Ｄｅｅｐ−ＲＩＥ法により、基板１０をエッチングする。これにより、シリコン酸化膜１２に達する開口部１８が形成される。

次に、例えばＲＩＥ法により、開口部１８内に露出しているシリコン酸化膜１２を除去する。エッチングガスとしては、例えばＣＦ_４ガス等を用いる。

こうして、基板１０及びシリコン酸化膜１２を貫通する貫通開口部１８が形成される（図１７参照）。

次に、例えばフッ酸蒸気を用い、犠牲層２７、密着膜２５及び密着膜２９をエッチング除去する。犠牲層２７、密着膜２５及び密着膜２９は、いずれも二酸化シリコンにより形成されているため、一緒にエッチング除去することが可能である。これにより、下部接点電極２２が動くことを可能とするための可動空間（間隙、空隙）が、下部接点電極２２の周囲に形成される。固定電極２８がシリコン層１４と接続される箇所においては、密着膜２９は残存することとなる。

こうして、本実施形態による電子装置が製造される（図１８参照）。

（評価結果）
次に、本実施形態による電子装置の製造方法の評価結果について説明する。

まず、Ａｕ膜上に二酸化シリコン膜を堆積することにより積層膜を形成した。かかる積層膜を形成する際には、大気開放することなく連続的にこれらの膜をスパッタリング法により形成した。Ａｕ膜の膜厚は５００ｎｍとした。

比較例１では、二酸化シリコン膜の膜厚を０ｎｍ、即ち、Ａｕ膜上に二酸化シリコン膜を形成しなかった。比較例２では、二酸化シリコン膜の膜厚を１０ｎｍとし、比較例３では、二酸化シリコン膜の膜厚を２０ｎｍとし、比較例４では、二酸化シリコン膜の膜厚を５０ｎｍとした。

比較例１のＡｕ膜上に、ＴＥＯＳを原料ガスとして用いてプラズマＣＶＤ法により膜厚５μｍの二酸化シリコン膜を成膜したところ、膜剥離を生じた。

比較例２−４では、Ａｕ膜上に堆積した二酸化シリコン膜が剥離した。

これらのことから、Ａｕ膜上に二酸化シリコン膜を密着性よく形成することは困難であることが分かる。

次に、Ａｕ合金膜上に二酸化シリコン膜を積層することにより積層膜を形成した。かかる積層膜を形成する際には、大気開放することなく連続的にこれらの膜をスパッタリング法により形成した。Ａｕ合金膜の材料としては、Ａｕ−１０ｗｔ％Ｐｄを用いた。Ａｕ合金膜の膜厚は５００ｎｍとした。

比較例５では、二酸化シリコン膜の膜厚を０ｎｍ、即ち、Ａｕ合金膜上に二酸化シリコン膜を形成しなかった。比較例６では、二酸化シリコン膜の膜厚を５０ｎｍとした。

実施例１では、二酸化シリコン膜の膜厚を１０ｎｍとし、実施例２では、二酸化シリコン膜の膜厚を２０ｎｍとした。

比較例５のＡｕ合金膜上に、ＴＥＯＳを原料ガスとして用いてプラズマＣＶＤ法により膜厚５μｍの二酸化シリコン膜を成膜したところ、膜剥離を生じた。

比較例６では、Ａｕ合金膜上に堆積した二酸化シリコン膜が剥離した。

これに対し、実施例１，２では、かかる膜剥離は生じなかった。

これらのことから、二酸化シリコン膜の膜厚は２０ｎｍ以下とすることが好ましいことが分かる。

次に、膜厚５０ｎｍのＴｉ膜と膜厚１００ｎｍのＰｔ膜と膜厚５００ｎｍのＡｕ合金膜と二酸化シリコン膜とを順次積層することにより積層膜を形成した。積層膜を形成する際には、大気開放することなく連続的にこれらの膜をスパッタリング法により形成した。Ａｕ合金膜の材料としては、Ａｕ−３％Ｐｄを用いた。

実施例３では、二酸化シリコン膜の膜厚を２０ｎｍとした。

比較例７では、二酸化シリコン膜の膜厚を３０ｎｍとし、比較例８では、二酸化シリコン膜の膜厚を４０ｎｍとした。

比較例７，８においては、フォトリソグラフィ技術を用いたパターニングした際に、膜剥がれが生じた。

一方、実施例３では、かかる膜剥がれは生じなかった。

実施例３の積層膜上に、ＴＥＯＳを原料ガスとして用いてプラズマＣＶＤ法により膜厚５μｍの二酸化シリコン膜を成膜したところ、かかる二酸化シリコン膜は密着性よく積層膜上に形成できた。

これらのことから、Ａｕ合金膜上に堆積する二酸化シリコンの密着膜の膜厚は２０ｎｍ以下とすることが好ましいことが分かる。

このように、本実施形態によれば、導電膜２４，３０と犠牲層２７との間の密着性を確保するための密着膜２５，２９が、犠牲層２７と同じ材料である二酸化シリコンにより形成されている。このため、本実施形態によれば、犠牲層２７をエッチング除去する際に密着膜２５，２９をも確実にエッチング除去することができる。二酸化シリコンの犠牲層２７及び密着膜２５，２９をエッチング除去するためのエッチャントは、接点２６，３４の表面から確実に除去することが可能である。従って、清浄な接点２６，３４が得られ、信頼性の高い電子装置を提供することができる。

（変形例）
次に、本実施形態による電子装置及びその製造方法の変形例について図１９乃至図２２を用いて説明する。図１９は、本変形例による電子装置を示す断面図である。

本変形例による電子装置は、貴金属を含む導電膜２４ａ，３０ａの材料としてＡｕ−Ｎｉ合金を用いるものである。

下部接点電極２２は、例えばＴｉの密着膜（図示せず）と、密着膜上に形成された貴金属を含む導電膜２４ａにより形成されている。貴金属を含む導電膜２４ａの材料としては、例えばＡｕ−Ｎｉ合金が用いられている。Ａｕ−Ｎｉ合金膜２４ａの材料としては、例えばＡｕ−８ｗｔ％Ｎｉが用いられている。

ＮｉはＡｕよりイオン化傾向が大きい元素である。従って、Ａｕ−Ｎｉ合金は、純金よりイオン化傾向が高い。従って、貴金属を含む導電膜２４ａとしてＡｕ−Ｎｉ合金を用いた場合にも、かかる導電膜２４ａ上に二酸化シリコンの密着膜２５（図２０参照）を密着性よく形成し得る。

上部接点電極３３は、貴金属を含む導電膜３０ａにより形成されている。貴金属を含む導電膜３０ａの材料としては、例えばＡｕ−Ｎｉ合金が用いられている。Ａｕ−Ｎｉ合金膜３０ａの材料としては、例えばＡｕ−８ｗｔ％Ｎｉが用いられている。

上述したように、ＮｉはＡｕよりイオン化傾向が大きい元素である。従って、Ａｕ−Ｎｉ合金は、純金よりイオン化傾向が高い。従って、貴金属を含む導電膜３０ａとしてＡｕ−Ｎｉ合金を用いた場合にも、二酸化シリコンの密着膜２９（図２１参照）上にかかる導電膜３０ａを密着性よく形成し得る。

こうして、本変形例による電子装置が形成されている。

次に、本変形例による電子装置の製造方法について図２０乃至図２２を用いて説明する。図２０乃至図２２は、本変形例による電子装置の製造方法を示す工程断面図である。

まず、絶縁膜３６を形成する工程から絶縁膜３６をパターニングする工程までは、図４乃至図７を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、下部接点電極２２の平面形状の開口部（図示せず）をフォトレジスト膜に形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍ程度のＴｉの密着膜（図示せず）を形成する。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜２４ａを形成する。貴金属を含む導電膜２４ａとしては、Ａｕ合金膜を形成する。かかるＡｕ合金膜２４ａとしては、例えばＡｕ−Ｎｉ合金膜を形成する。Ａｕ−Ｎｉ合金膜２４ａの膜厚は、例えば５００ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、二酸化シリコンの密着膜２５を形成する。密着膜２５の膜厚は、例えば２０ｎｍとする。

Ａｕ−Ｎｉ合金膜２４ａと二酸化シリコンの密着膜２５とは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。ここでは、Ｔｉの密着膜とＡｕ−Ｎｉ合金膜２４ａと二酸化シリコンの密着膜２５とを大気開放することなく連続的に形成する。

この後、フォトレジスト膜を溶解して除去することにより、リフトオフする。

こうして、Ｔｉの密着膜（図示せず）とＡｕ−Ｎｉ合金膜２３ａとの積層膜により形成された下部接点電極２２が形成される。そして、下部接点電極２２と二酸化シリコンの密着膜２５との積層体が形成される（図２０参照）。

この後のスリット２０を形成する工程から犠牲層４７に開口部４９ａを形成する工程までは、図９乃至図１２を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

次に、図２１に示すように、全面に、例えばスパッタリング法により、例えば二酸化シリコンの密着膜２９を形成する。密着膜２９の膜厚は、例えば２０ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜３０ａを形成する。貴金属を含む導電膜３０ａとしては、Ａｕ合金膜を用いる。かかるＡｕ合金膜２４ａとしては、例えばＡｕ−Ｎｉ合金膜を用いる。Ａｕ−Ｎｉ合金膜３０ａの膜厚は、例えば５００ｎｍ程度とする。

二酸化シリコンの密着膜２９とＡｕ−Ｎｉ合金膜３０ａとは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。

この後の電子装置の製造方法は、図１４及び図１８を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

こうして本実施形態による電子装置が製造される（図２２参照）。

（評価結果）
本変形例による電子装置の製造方法の評価結果について説明する。

Ａｕ−Ｎｉ合金膜上に二酸化シリコン膜を積層することにより積層膜を形成した。かかる積層膜を形成する際には、大気開放することなく連続的にこれらの膜をスパッタリング法により形成した。Ａｕ−Ｎｉ合金膜の材料としては、Ａｕ−８ｗｔ％Ｎｉを用いた。Ａｕ−Ｎｉ合金膜の膜厚は５００ｎｍとした。

比較例９では、二酸化シリコン膜の膜厚を０ｎｍ、即ち、Ａｕ−Ｎｉ合金膜上に二酸化シリコン膜を形成しなかった。比較例１０では、二酸化シリコン膜の膜厚を５０ｎｍとした。

実施例４では、二酸化シリコン膜の膜厚を１０ｎｍとし、実施例５では、二酸化シリコン膜の膜厚を２０ｎｍとした。

比較例９のＡｕ−Ｎｉ合金膜上に、ＴＥＯＳを原料ガスとして用いてプラズマＣＶＤ法により膜厚５μｍの二酸化シリコン膜を成膜したところ、膜剥離を生じた。

比較例１０では、Ａｕ−Ｎｉ合金膜上に堆積した二酸化シリコン膜が剥離した。

これに対し、実施例４，５では、かかる膜剥離は生じなかった。

これらのことから、二酸化シリコン膜の膜厚は２０ｎｍ以下とすることが好ましいことが分かる。

このように貴金属を含む導電膜２４ａ，３０ａの材料としてＡｕ−Ｎｉ合金を用いてもよい。導電膜２４ａの材料としてＡｕ−Ｎｉ合金を用いた場合にも、Ａｕ−Ｐｄ合金を用いた場合と同様に、導電膜２４ａ上に二酸化シリコンの密着膜２５を密着性よく形成し得る。また、導電膜３０ａの材料としてＡｕ−Ｎｉ合金を用いた場合にも、Ａｕ−Ｐｄ合金を用いた場合と同様に、二酸化シリコンの密着膜２９上に密着性よく導電膜３０ａを形成し得る。

［第２実施形態］
第２実施形態による電子装置及びその製造方法を図２３乃至図２６を用いて説明する。図１乃至図２２に示す第１実施形態による電子装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による電子装置は、Ａｕ膜とＡｕ合金膜との積層膜により下部接点電極２２や上部接点電極３３を形成するものである。

（電子装置）
まず、本実施形態による電子装置について図２３を用いて説明する。図２３は、本実施形態による電子装置を示す断面図である。

本実施形態では、下部接点電極２２が、例えばＴｉの密着膜（図示せず）と、密着膜上に形成されたＡｕの導電膜２３と、Ａｕの導電膜２３上に形成されたＡｕ合金の導電膜２４との積層膜により形成されている。Ｔｉの密着膜の膜厚は、例えば膜厚５０ｎｍ程度とする。Ａｕの導電膜２３の膜厚は、Ａｕ合金の導電膜２４の膜厚に対して十分に厚く設定されている。ここでは、Ａｕの導電膜２３の膜厚を例えば４５０ｎｍ程度とする。また、Ａｕ合金の導電膜２４の膜厚を例えば５０ｎｍ程度とする。

また、本実施形態では、上部接点電極３３が、Ａｕ合金の導電膜３０と、Ａｕ合金の導電膜３０上に形成されたＡｕの導電膜３１との積層膜により形成されている。Ａｕ合金の導電膜３０の膜厚は、例えば５０ｎｍ程度とする。Ａｕの導電膜３１の膜厚は、例えば４５０ｎｍ程度とする。

Ａｕの導電膜２３，３１は、Ａｕ合金の導電膜２４，３０より抵抗率が低い。従って、本実施形態によれば、下部接点電極２２や上部接触電極３３の電気抵抗を低減することができる。

（電子装置の製造方法）
次に、本実施形態による電子装置の製造方法について図２４乃至図２６を用いて説明する。図２４乃至図２６は、本実施形態による電子装置の製造方法を示す工程断面図である。

まず、絶縁膜３６を形成する工程から絶縁膜３６をパターニングする工程までは、図４乃至図７を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、下部接点電極２２の平面形状の開口部（図示せず）をフォトレジスト膜に形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍ程度のＴｉの密着膜（図示せず）を形成する。

次に、全面に、例えばスパッタリング法により、導電膜２３を形成する。導電膜２３としては、例えばＡｕ膜を形成する。Ａｕ膜２３の膜厚は、例えば４５０ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜２４を形成する。貴金属を含む導電膜２４としては、例えばＡｕ合金膜を用いる。Ａｕ合金膜２４の材料としては、例えばＡｕ−Ｐｄ合金を用いる。ここでは、例えば、Ａｕ−１０ｗｔ％ＰｄをＡｕ合金膜２４の材料として用いる。Ａｕ合金膜２４の膜厚は、例えば５０ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、二酸化シリコンの密着膜２５を形成する。密着膜２５の膜厚は、例えば２０ｎｍとする。

少なくともＡｕ合金膜２４と二酸化シリコンの密着膜２５とは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。ここでは、Ｔｉの密着膜とＡｕ膜２３とＡｕ合金膜２４と二酸化シリコンの密着膜２５とを大気開放することなく連続的に形成する。

この後、フォトレジスト膜を溶解して除去することにより、リフトオフする。

こうして、Ｔｉの密着膜（図示せず）とＡｕ膜２３とＡｕ合金膜２４との積層膜により形成された下部接点電極２２が形成される。そして、下部接点電極２２と二酸化シリコンの密着膜２５との積層体が形成される（図２４参照）。

この後のスリット２０を形成する工程から犠牲層４７に開口部４９ａを形成する工程までは、図９乃至図１２を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

次に、図２５に示すように、全面に、例えばスパッタリング法により、例えば二酸化シリコンの密着膜２９を形成する。密着膜２９の膜厚は、例えば２０ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜３０を形成する。かかる導電膜３０としては、例えばＡｕ合金膜を用いる。Ａｕ合金膜３０の材料としては、例えばＡｕ−Ｐｄ合金を用いる。ここでは、例えばＡｕ−１０ｗｔ％Ｐｄを、Ａｕ合金膜３０の材料として用いる。Ａｕ合金膜３０の膜厚は、例えば５０ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、導電膜３１を形成する。導電膜３１としては、例えばＡｕ膜を形成する。Ａｕ膜３１の膜厚は、例えば４５０ｎｍ程度とする。

少なくとも二酸化シリコンの密着膜２９とＡｕ合金膜３０とは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。ここでは、二酸化シリコンの密着膜２９とＡｕ合金膜３０とＡｕ膜３１とを大気開放することなく連続的に形成する。

この後の電子装置の製造方法は、図１４乃至図１８を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

こうして本実施形態による電子装置が製造される（図２６参照）。

このように、本実施形態によれば、Ａｕの導電膜２３とＡｕ合金の導電膜２４との積層膜により下部接点電極２２を形成する。また、Ａｕ合金の導電膜３０とＡｕの導電膜３１との積層膜により上部接点電極３３を形成する。Ａｕの導電膜２３，３１はＡｕ合金の導電膜２４，３０より抵抗率が低い。従って、本実施形態によれば、下部接点電極２２や上部接触電極３３の電気抵抗を低減することができ、電気的特性のより良好な電子装置を提供することができる。

［第３実施形態］
第３実施形態による電子装置及びその製造方法を図２７乃至図３４を用いて説明する。図１乃至図２６に示す第１又は第２実施形態による電子装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による電子装置は、貴金属を含む導電膜２４ｂ、３０ｂの材料として金合金以外の材料が用いられているものである。

（電子装置）
まず、本実施形態による電子装置について図２７を用いて説明する。図２７は、本実施形態による電子装置を示す断面図である。

本実施形態では、下部接点電極２２が、例えばＴｉの密着膜（図示せず）と、密着膜上に形成されたＲｕの導電膜２４ｂとの積層膜により形成されている。Ｔｉの密着膜の膜厚は、例えば膜厚５０ｎｍ程度とする。Ｒｕの導電膜２４ｂの膜厚は、例えば２００ｎｍ程度とする。Ｒｕの導電膜２４ｂ上には、二酸化シリコンの密着膜２５（図２４参照）を形成することが可能である。

また、本実施形態では、上部接点電極３３が、Ｒｕの導電膜３０ｂにより形成されている。Ｒｕの導電膜３０ｂの膜厚は、例えば２００ｎｍ程度とする。二酸化シリコンの密着膜２９（図２５参照）上には、Ｒｕの導電膜３０ｂを形成することが可能である。

このように、貴金属を含む導電膜２４ｂ、３０ｂの材料として金合金以外の材料を用いてもよい。導電膜２４ｂ、３０ｂの材料としてＲｕを用いた場合にも、かかる導電膜２４ｂ上に二酸化シリコンの密着膜２５を密着性よく形成することが可能であり、二酸化シリコンの密着膜２９上にかかる導電膜３０ｂを密着性よく形成することが可能である。

（電子装置の製造方法）
次に、本実施形態による電子装置の製造方法について図２８乃至図３４用いて説明する。図２８乃至図３４は、本実施形態による電子装置の製造方法を示す工程断面図である。

まず、絶縁膜３６を形成する工程から絶縁膜３６をパターニングする工程までは、図４乃至図７を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、下部接点電極２２の平面形状の開口部（図示せず）をフォトレジスト膜に形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍ程度のＴｉの密着膜（図示せず）を形成する。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜２４ｂを形成する。貴金属を含む導電膜２４ｂとしては、例えばＲｕ膜を形成する。Ｒｕ膜２４ａの膜厚は、例えば２００ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、二酸化シリコンの密着膜２５を形成する。密着膜２５の膜厚は、例えば２０ｎｍとする。

Ｒｕ膜２４ｂと二酸化シリコンの密着膜２５とは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。ここでは、Ｔｉの密着膜とＲｕ２４ｂと二酸化シリコンの密着膜２５とを大気開放することなく連続的に形成する。

この後、フォトレジスト膜を溶解して除去することにより、リフトオフする。

こうして、Ｔｉの密着膜（図示せず）とＲｕ膜２３ｂとの積層膜により形成された下部接点電極２２が形成される。そして、下部接点電極２２と二酸化シリコンの密着膜２５との積層体が形成される（図２８参照）。

この後のスリット２０を形成する工程から犠牲層４７に開口部４９ａを形成する工程までは、図９乃至図１２を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

次に、図２９に示すように、全面に、例えばスパッタリング法により、例えば二酸化シリコンの密着膜２９を形成する。密着膜２９の膜厚は、例えば２０ｎｍ程度とする。

次に、全面に、例えばスパッタリング法により、貴金属を含む導電膜３０ｂを形成する。かかる導電膜３０ｂとしては、例えばＲｕ膜を用いる。Ｒｕ膜３０ｂの膜厚は、例えば２００ｎｍ程度とする。

二酸化シリコンの密着膜２９とＲｕ膜３０ｂとは、大気開放することなく、即ち、真空を破ることなく、連続的に成膜する。

次に、例えばスパッタリング法により、例えば膜厚５００ｎｍ程度のＡｕのシード層３５を形成する（図３０参照）。

次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、固定電極２８の平面形状の開口部５６が、フォトレジスト膜５４に形成される（図３１参照）。

次に、例えば電解めっき法により、フォトレジスト膜５４により覆われていない部分のシード層３５上に、厚さ２０μｍ程度のＡｕ層３２を形成する（図３２参照）。

この後、例えばアッシングにより、フォトレジスト膜５４を剥離する。

次に、例えばウェットエッチングにより、Ａｕ層３２により覆われていない部分のシード層３５を除去する（図３３参照）。こうして、Ａｕ層により上部電極３２が形成される。上部電極３２の下面側には上部接点電極３３が形成された状態となる。こうして、上部接点電極３３と上部電極３２とを含む固定電極２８が形成される。

この後の電子装置の製造方法は、図１７及び図１８を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。

こうして本実施形態による電子装置が製造される（図３４参照）。

（評価結果）
次に、本実施形態による電子装置の製造方法の評価結果について説明する。

膜厚５０ｎｍのＴｉ膜と膜厚１００ｎｍのＰｔ膜と膜厚２００ｎｍのＲｕ膜と二酸化シリコン膜とを順次積層することにより積層膜を形成した。積層膜を形成する際には、大気開放することなく連続的にこれらの膜をスパッタリング法により形成した。

実施例６では、二酸化シリコン膜の膜厚を２０ｎｍとし、実施例７では、二酸化シリコン膜の膜厚を３０ｎｍとし、実施例８では、二酸化シリコン膜の膜厚を４０ｎｍとした。

実施例６−８のいずれの場合にも、膜剥がれは生じなかった。

実施例６−８の積層膜上に、ＴＥＯＳを原料ガスとして用いてプラズマＣＶＤ法により膜厚５μｍの二酸化シリコン膜を成膜したところ、かかる二酸化シリコン膜は密着性よく積層膜上に形成できた。

このように、貴金属を含む導電膜２４ｂ、３０ｂの材料として金合金以外の材料を用いてもよい。貴金属を含む導電膜２４ｂ、３０ｂの材料としてＲｕを用いた場合にも、かかる導電膜２４ｂ上に二酸化シリコンの密着膜２５を密着性よく形成することが可能であり、二酸化シリコンの密着膜２９上にかかる導電膜３０ｂを密着性よく形成することが可能である。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、第１実施形態では、貴金属を含む導電膜２４，２４ａ，３０，３０ａの材料としてＡｕ−Ｐｄ合金やＡｕ−Ｎｉ合金を用いる場合を例に説明したが、貴金属を含む導電膜２４，２４ａ、３０，３０ａの材料はこれに限定されるものではない。貴金属を含む導電膜２４，３０の材料として、例えばＡｕ−Ｒｕ合金（金−ルテニウム合金）、Ａｕ−Ｃｏ合金（金−コバルト合金）、Ａｕ−Ｗ合金（金−タングステン合金）、Ａｕ−Ｉｒ合金（金−イリジウム合金）等を用いてもよい。Ｒｕ，Ｃｏ，Ｗ，ＩｒはいずれもＡｕよりイオン化傾向が大きい元素である。従って、Ａｕ−Ｒｕ合金、Ａｕ−Ｃｏ合金、Ａｕ−Ｗ合金、Ａｕ−Ｉｒ合金は、いずれも純金よりイオン化傾向が高い。従って、貴金属を含む導電膜２４としてこのような金合金を用いた場合にも、かかる導電膜２４上に二酸化シリコンの密着膜２５を密着性よく形成し得る。また、貴金属を含む導電膜３０としてこのような金合金を用いた場合にも、二酸化シリコンの密着膜２９上にかかる導電膜３０を密着性よく形成し得る。

また、第２実施形態では、貴金属を含む導電膜２４，３０の材料としてＡｕ−Ｐｄ合金を用いる場合を例に説明したが、貴金属を含む導電膜２４，３０の材料はこれに限定されるものではない。貴金属を含む導電膜２４，３０の材料として、例えばＡｕ−Ｎｉ合金、Ａｕ−Ｒｕ合金、Ａｕ−Ｃｏ合金、Ａｕ−Ｗ合金、Ａｕ−Ｉｒ合金等を用いてもよい。

また、第３実施形態では、貴金属を含む導電膜２４ｂ，３０ｂの材料としてＲｕを用いる場合を例に説明したが、かかる導電膜２４ｂ，３０ｂの材料はＲｕに限定されるものではない。例えば、貴金属を含む導電膜２４ｂ，３０ｂとして、Ｐｔ膜、Ｒｈ膜、又は、Ｉｒ膜等を用いてもよい。貴金属を含む導電膜２４ｂとしてＰｔ膜、Ｒｈ膜又はＩｒ膜を用いた場合にも、かかる導電膜２４ｂ上に二酸化シリコンの密着膜２５を密着性よく形成し得る。また、貴金属を含む導電膜３０ｂとしてＰｔ膜、Ｒｈ膜又はＩｒ膜を用いた場合にも、二酸化シリコンの密着膜２９上にかかる導電膜３０ｂを密着性よく形成し得る。

１０…基板
１２…絶縁膜
１４…シリコン層
１４ａ…可動部
１４ｂ…固定部
１６…ＳＯＩ基板
１８…開口部
２０…スリット
２２…下部接点電極
２３…導電膜、Ａｕ膜
２４…導電膜、Ａｕ合金膜、Ａｕ−Ｐｄ膜
２４ａ…導電膜、Ａｕ合金膜、Ａｕ−Ｎｉ膜
２４ｂ…導電膜、Ｒｕ膜
２５…密着膜
２６…接点
２７…犠牲層
２８…固定電極
２９…密着膜
３０…導電膜、Ａｕ合金膜、Ａｕ−Ｐｄ膜
３０ａ…導電膜、Ａｕ合金膜、Ａｕ−Ｎｉ膜
３０ｂ…導電膜、Ｒｕ膜
３１…導電膜、Ａｕ膜
３２…上部電極
３３…上部接点電極
３４…接点
３５…シード層
３６…絶縁膜
３８…下部駆動電極
４０…圧電膜
４２…上部駆動電極
４４…圧電素子
４６…フォトレジスト膜
４８ａ、４８ｂ…開口部
４９ａ…開口部、凹部
４９ｂ…凹部
５０…フォトレジスト膜
５２…開口部
５４…フォトレジスト膜
５６…開口部

Claims (7)

1. 第１の電極と、前記第１の電極上に位置する第２の電極との間に間隙が形成された電子装置の製造方法であって、
   貴金属を含み、前記第１の電極となる第１の導電膜を基板上に形成する工程と、
   前記第１の導電膜上に、二酸化シリコンの第１の密着膜を形成する工程と、
   前記第１の密着膜上に、二酸化シリコンの犠牲層を形成する工程と、
   前記犠牲層上に、二酸化シリコンの第２の密着膜を形成する工程と、
   貴金属を含み、前記第２の電極となる第２の導電膜を前記第２の密着膜上に形成する工程と、
   前記犠牲層を前記第１の密着膜及び前記第２の密着膜とともにエッチング除去し、前記第１の電極と前記第２の電極との間に前記間隙を形成する工程と
   を有することを特徴とする電子装置の製造方法。
2. 請求項１記載の電子装置の製造方法において、
   前記第１の導電膜と前記第１の密着膜とを大気開放することなくスパッタリング法により連続的に形成し、
   前記第２の密着膜と前記第２の導電膜とを大気開放することなくスパッタリング法により連続的に形成する
   ことを特徴とする電子装置の製造方法。
3. 請求項１又は２記載の電子装置の製造方法において、
   前記第１の導電膜又は前記第２の導電膜は、Ａｕを母材とする合金により形成されている
   ことを特徴とする電子装置の製造方法。
4. 請求項３記載の電子装置の製造方法において、
   前記第１の導電膜を形成する工程の前に、前記基板上に、前記第１の導電膜より膜厚の大きい第１のＡｕ膜を形成する工程を更に有し、
   前記第２の導電膜を形成する工程の後、前記犠牲層をエッチング除去する工程の前に、前記第２の導電膜上に、前記第２の導電膜より膜厚の大きい第２のＡｕ膜を形成する工程を更に有する
   ことを特徴とする電子装置の製造方法。
5. 請求項３又は４記載の電子装置の製造方法において、
   前記Ａｕを母材とする合金は、Ａｕ−Ｐｄ合金、Ａｕ−Ｎｉ合金、Ａｕ−Ｒｕ合金、Ａｕ−Ｃｏ合金、Ａｕ−Ｗ合金、又は、Ａｕ−Ｉｒ合金である
   ことを特徴とする電子装置の製造方法。
6. 請求項３乃至５のいずれか１項に記載の電子装置の製造方法において、
   前記第１の密着膜又は前記第２の密着膜の膜厚は、２０ｎｍ以下である
   ことを特徴とする電子装置の製造方法。
7. 請求項１又は２記載の電子装置の製造方法において、
   前記第１の導電膜又は前記第２の導電膜は、Ｒｕ膜、Ｐｔ膜、Ｒｈ膜又はＩｒ膜である
   ことを特徴とする電子装置の製造方法。

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