JP3690135B2 - デバイスの製造方法 - Google Patents
デバイスの製造方法 Download PDFInfo
- Publication number
- JP3690135B2 JP3690135B2 JP25729298A JP25729298A JP3690135B2 JP 3690135 B2 JP3690135 B2 JP 3690135B2 JP 25729298 A JP25729298 A JP 25729298A JP 25729298 A JP25729298 A JP 25729298A JP 3690135 B2 JP3690135 B2 JP 3690135B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- piezoelectric
- thin film
- sheet
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01012—Magnesium [Mg]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01038—Strontium [Sr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01044—Ruthenium [Ru]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01054—Xenon [Xe]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01077—Iridium [Ir]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
Description
【０００１】
【発明の属する技術分野】
近年、ＰＺＴ（チタン酸ジルコン酸鉛）系薄膜及びそれらを用いたマイクロアクチュエーター、強誘電体メモリー、焦電センサー等のデバイスの研究開発が盛んに行われている。
【０００２】
本発明は、これらの圧電・強誘電・焦電体薄膜を用いたデバイスの製造方法に関するもので、特に、第１の基板上に圧電・強誘電・焦電体薄膜を形成し、これを第２の基板上に転写してデバイス化する製造方法に関わる。
【０００３】
【背景技術】
従来の、これらの機能性薄膜を含む構成体を第１の基板から第２の基板へ転写する方法としては、本出願人が先に提案した特開平１０−２０２８７４号公報に記載の方法がある。すなわち，同公報中の「発明の詳細な説明」には、基板上に非晶質珪素等による分離層と圧電体薄膜を含んだ構成体を形成し、前記分離層に光を照射することにより、該分離層の内部結合力または該分離層と接触する層間の密着力を低下させて前記構成体を剥離し、別基板上に転写する技術が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記背景技術においては、以下に述べるような課題を有する。まず、前記圧電体薄膜を含んだ構成体を基板から剥離する際、分離層に光を照射する必要がある。該分離層上部に金属電極が存在する場合、照射する光は基板側から入射させる必要がある。更に、該分離層に非晶質珪素を用いた場合、塩化キセノンや弗化クリプトン等の紫外線レーザー光を照射する必要が生じ、この場合基板として前記レーザー光を透過させる石英やガラス等の材料を用いる必要がある。即ち、基板材料の選択に制約が生じていた。更に、前記紫外線レーザー光の照射時に、圧電体薄膜を含んだ構成体へのダメージが生じていた。また、分離層というデバイス構成上は必要のない層を形成するため、製造工程が増え、デバイスの高コスト化を招いていた。更には、該分離層における剥離状況が、分離層内部から剥離したり、分離層と構成体との界面から剥離したり、また分離層と基板との界面から剥離したりとまちまちであり、これが原因でデバイス特性のばらつきが生じていた。
【０００５】
本発明は上記背景技術の問題点に鑑みてなされたものであり、以下の点を目的とするものである。
【０００６】
（１）レーザー光照射のプロセスを用いずに構成体を剥離することにより、基板材料の選択に自由度を持たせることが可能で、構成体へのダメージが生じない圧電・強誘電体薄膜デバイスの製造方法を提供すること。
【０００７】
（２）分離層を形成するプロセスを用いずに構成体を剥離することにより、低コストで特性ばらつきの少ない圧電・強誘電体薄膜デバイスの製造方法を提供すること。
【０００８】
【課題を解決するための手段】
本発明のデバイスの製造方法は、二酸化珪素が形成された第１の基板上方に、少なくとも１層以上の導電層を有してなる下電極を形成する工程、前記下電極上方に、圧電又は強誘電体薄膜を形成する工程、前記圧電又は強誘電体薄膜上方に、少なくとも１層以上の導電層を有してなる上電極を形成する工程、前記上電極及び前記圧電又は強誘電体薄膜をパターニングする工程、第２の基板又はシートを、接着層を介して、前記上電極側に接着する工程、前記下電極、前記圧電又は強誘電体薄膜、及び前記上電極から振動板が構成され、該振動板と前記第２の基板又はシートとの間の前記接着層による接着力が、前記二酸化珪素膜と前記下電極の最下層との間の密着力より大きくなるように設定することにより、該振動板を、該接着層及び該第２の基板又はシートと共に、該二酸化珪素が形成された前記第１の基板から剥離する工程、前記第１の基板から剥離した前記振動板、前記接着層、及び前記第２の基板又はシートを、下電極側から第３の基板に接着する工程、前記第２の基板又はシートと、前記振動板との間の前記接着層の接着強度を弱める工程、及び、前記第２の基板又はシートを、前記第３の基板及び前記振動板から剥離する工程を有することを特徴とする。
【０００９】
上記構成によれば、分離層に光を照射するプロセスを用いないため、基板材料の選択の自由度が向上し、構成体へのダメージが生じない圧電・強誘電体薄膜デバイスが実現される。また、分離層を形成するプロセスを用いずに構成体を剥離することができるため、低コストで特性ばらつきの少ない圧電・強誘電体デバイスが実現される。
【００１０】
また、本発明の製造方法は、前記デバイスの製造方法において、前記接着層を溶解することにより、前記第２の基板又はシートを、前記第３の基板及び前記振動板から剥離することを特徴とする。
【００１１】
上記構成によれば、圧電・強誘電体薄膜素子上の接着層を、完璧に除去することができる。
【００１２】
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記圧電又は強誘電体薄膜を形成する工程の前、もしくは前記上電極及び該圧電又は強誘電体薄膜をパターニングする工程の後に、前記下電極をパターニングする工程を設けたことを特徴とする。
【００１３】
上記構成によれば、圧電・強誘電体薄膜形成前の下電極表面を清浄に保つことが容易となる。
【００１４】
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記下電極の最下層を貴金属としたことを特徴とする。
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記貴金属は、Ｐｔ，Ｉｒ、又はＲｕであることを特徴とす。
【００１５】
上記構成によれば、第１の基板と下電極間の密着力を低減させることができ、剥離が容易となる。
【００１６】
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記第１の基板を単結晶セラミックス基板としたことを特徴とする。
さらに、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記単結晶セラミックス基板は、チタン酸ストロンチウム、サファイア、又はマグネシアであることを特徴とする。
【００１７】
上記構成によれば、圧電・強誘電体薄膜をエピタキシャル成長させることが可能となり、高性能な圧電・強誘電体薄膜デバイスが実現される。
【００１８】
【発明の実施の形態】
以下、本発明の実施例について図面を参照しながら説明する。
【００１９】
（実施例１）
図１は、本発明の実施例における、圧電体薄膜デバイスである液体噴射記録ヘッドの製造工程順の断面図であり、同図（ａ）は第１の基板上への振動板形成工程終了時、同図（ｂ）は上電極側から基板またはシートを接着する工程終了時、同図（ｃ）は基板またはシートを振動板と共に第１の基板から剥離する工程終了時、同図（ｄ）は基板またはシート及び振動板を第２の基板上に接着する工程終了時、同図（ｅ）は基板またはシートを第２の基板及び振動板から剥離する工程終了時の断面図である。
【００２０】
第１の基板１０１として、本発明者らは熱酸化法にて形成した二酸化珪素膜付き単結晶珪素基板を用いた。その上に下電極１０２として、白金層、イリジウム層、チタン層の３層をこの順番にスパッタリング法にて形成した。そして下電極１０２を反応性イオンエッチング（以下、ＲＩＥと記す）法にてパターニングした。さらに、ゾルゲル法にて圧電体薄膜１０３を形成した。圧電体薄膜１０３として、マグネシウムニオブ酸鉛（以下、ＰＭＮと記す）を１０モル％含んだチタン酸ジルコン酸鉛（以下、ＰＺＴと記す）を用いた。ＰＭＮとチタン酸鉛とジルコン酸鉛の比は、モル比で１０：４０：５０とした。そして、上電極１０４としてチタン層、イリジウム層の２層をこの順番にスパッタリング法にて形成した。その後、上電極１０４と圧電体薄膜１０３を連続的に同一マスクを用いてＲＩＥ法によりパターニングを行い、図１（ａ）に示す断面図となる。この場合、下電極１０２及び圧電体薄膜１０３及び上電極１０４により、振動板が構成される。そして、基板またはシート１０５を接着層１０６を介して第１の基板１０１上の上電極側に接着し、図１（ｂ）に示す断面図となる。基板またはシート１０５には、接着層１０６としてアクリル系の接着剤があらかじめ塗布されているポリエステルフィルムシートを用いた。この接着層１０６は、ＵＶランプ照射により、その接着強度が弱まるようになっている。さらに、ポリエステルフィルムシート１０５を第１の基板１０１から剥離することにより、図１（ｃ）に示す断面図となる。振動板とポリエステルフィルムシート１０５の間の接着層１０６による接着力が、下電極１０２の最下層である白金と第１の基板１０１の最上層である二酸化珪素との間の密着力より大きくなるように設定することにより、振動板はポリエステルフィルムシート１０５及び接着層１０６と共に第１の基板より剥離される。本発明者らは、前記ポリエステルフィルムシート１０５を基板１０１の端部より慎重に剥離することにより、６インチΦの基板の全域にわたって振動板を完全に剥離することに成功した。さらに、この剥離した振動板及びポリエステルフィルムシート１０５及び接着層１０６を、あらかじめ加工してある第２の基板１０８上に接着層１０７を介して接着することにより、図１（ｄ）に示す断面図となる。第２の基板１０８としては、表から裏に貫通パターンを形成したジルコニアを用い、接着層１０７にはエポキシ系接着剤を用いた。この後、ポリエステルフィルムシート１０５を通して接着層１０６にＵＶ光を照射することにより、ポリエステルフィルムシート１０５と上電極１０４及び下電極１０２の間の接着強度を弱め、さらにポリエステルフィルムシート１０５を第２の基板１０８から剥離することにより、図１（ｅ）に示す断面図となる。このＵＶ光照射は、ＵＶランプにより行った。この場合、前記従来例に示したようなＵＶレーザー光を照射する場合に比べ、光の強度が１／１００以下で十分であり、前記従来例に示したような振動板（構成体）へのダメージは生じることがなかった。また、図１（ｃ）に示す振動板（構成体）の剥離の際、必ず密着力の弱い白金と二酸化珪素の界面で剥離が起こるようになり、きれいな剥離界面が得られるようになり、振動板特性ばらつきが少なくなった。また、第１の基板１０１として、単結晶珪素等の非透光性の基板を用いることが可能となり、基板材料の選択の自由度が増した。
【００２１】
図２は、本発明の製造方法を用いて形成した、圧電体薄膜デバイスである、液体噴射記録ヘッドの斜視図である。同図において、図１と同一の記号は図１と同一のものを表す。表から裏に貫通パターン２０１を形成したジルコニア基板１０８上に、下電極１０２及びＰＺＴ１０３及び上電極１０４からなる振動板が上記の方法で転写、接着されている。ジルコニア基板１０８の下部には、液体導通路２０３の形成された流路基板２０２が接着されている。以下、この液体噴射記録ヘッドの動作を説明する。貫通パターン２０１が液室となり、この中に液体が満たされている。下電極１０２と上電極１０４の間に電圧を印加することにより、振動板を液室２０１の体積が減少する方向に撓ませると、液室２０１中の液体は液体導通路２０３を通って、ノズル孔２０４より外部に噴射される。図示していないが、液体導通路２０３はその奥側にある液体供給孔２０５を介して液体貯蔵室に接続されている。振動板への電圧印加をやめると、振動板は元の状態に戻り、液体は毛細管現象により、前記図示していない液体貯蔵室より液体供給孔２０５及び液体導通路２０３を通って液室２０１を満たす。以上の動作を繰り返すことにより、液体噴射記録がなされる。
【００２２】
以上の実施例においては、第２の基板１０８に振動板を接着した後、ＵＶランプ照射により、接着層１０６の接着強度を弱めて基板またはシート１０５を剥離している例が示されているが、例えば、接着層１０６を水溶性接着剤で構成し、水中で溶解することにより基板またはシート１０５を剥離してもよく、また、接着層１０６に通常の接着剤を用い、有機溶剤中で溶解することにより基板またはシート１０５を剥離してよい。このように接着層１０６を溶解して基板またはシート１０５を剥離することにより、振動板上への接着層の残りをなくすことができる。
【００２３】
また、以上の実施例においては、下電極１０２における、酸化珪素層付き単結晶珪素基板１０１に接してなる層が白金であるが、これは、酸化珪素層との間の密着力が小さなイリジウム、ルテニウム等の貴金属であってもよい。例えば下電極１０２の構成として、基板側からイリジウム／白金／チタンの３層構成でもよく、また、ルテニウム１層の構成でもよい。また、この下電極１０２の構成としては、基板側から白金／ジルコニア／チタン／イリジウム／白金／チタンの５層構成の如く、絶縁体の層が挿入されていてもよい。また、第１の基板１０１は酸化珪素層付き単結晶珪素基板のみならず、石英の如き他の材料を用いてよい。
【００２４】
（実施例２）
図３は、本発明の実施例における、上電極及び圧電・強誘電体薄膜をパターニングする工程の後に下電極をパターニングする工程を設けた、圧電・強誘電体デバイスの製造工程順の断面図であり、同図（ａ）は上電極成膜終了時、同図（ｂ）は上電極及び圧電・強誘電体薄膜のパターニング工程終了時、同図（ｃ）は下電極のパターニング工程終了時の断面図である。同図において、図１と同一の記号は図１と同一のものを表す。
【００２５】
まず、第１の基板１０１上に下電極１０２、圧電・強誘電体薄膜１０３、上電極１０４の順に成膜し、図３（ａ）に示す断面図となる。そして、上電極１０４と圧電・強誘電体薄膜１０３のパターニングを同一マスクにて行い、図３（ｂ）に示す断面図となる。さらに、下電極１０２のパターニングを行い、図３（ｃ）に示す断面図となる。そして、（実施例１）に示すように、上電極１０４側から基板またはシートを接着する工程以降の方法を用いて、下電極１０２、圧電・強誘電体薄膜１０３、上電極１０４による構造体を第２の基板に転写すれば、圧電・強誘電体薄膜デバイスの作成が完了となる。
【００２６】
本実施例の如く、下電極のパターニングを圧電・強誘電体薄膜形成の後とすることにより、圧電・強誘電体薄膜成膜時の下電極表面の汚染等を防ぐことが出来、高性能の圧電・強誘電体薄膜を用いたデバイスの形成が可能となった。
【００２７】
（実施例３）
図４は、チタン酸ストロンチウム、サファイア、マグネシア等の単結晶セラミックス基板上に形成した圧電・強誘電体薄膜素子の断面図であり、これは、本発明の圧電・強誘電体デバイスの製造方法をチタン酸ストロンチウム、サファイア、マグネシア等の単結晶セラミックス基板上に形成した圧電・強誘電体薄膜素子に適用する場合の説明をするための図である。同図において、図１と同一の記号は図１と同一のものを表す。
【００２８】
４０１は上記単結晶セラミックス基板であり、４０２は白金の電極層である。４０３はルテニウム酸ストロンチウム等の酸化物電極層である。この状態から、（実施例１）及び（実施例２）に示すように、上電極１０４側から基板またはシートを接着する工程以降の方法を用いて、白金電極層４０２及び酸化物電極層４０３及び圧電・強誘電体薄膜１０３及び上電極１０４による構造体を第２の基板に転写すれば、圧電・強誘電体薄膜デバイスの作成が完了となる。
【００２９】
単結晶セラミックス基板４０１上に白金電極層４０２、ルテニウム酸ストロンチウム等の酸化物電極層４０３、圧電・強誘電体薄膜１０３と積層形成することにより、各層をエピタキシャル成長させることが可能となり、圧電・強誘電体薄膜１０３として、さらに高性能なものを得ることが出来る。従って、第２の基板上にこれを転写して形成される圧電・強誘電体薄膜デバイスも高性能なものとなる。通常、エピタキシャル成長用に用いられるチタン酸ストロンチウム等のセラミックス基板４０１はかなり高価なものであるが、その上に形成した素子を第２の基板上に転写し、第１の基板として用いたセラミックス基板４０１をリサイクルして用いることにより、低コストで高性能の圧電・強誘電体デバイスを製造することが可能となった。
【００３０】
（実施例４）
図５は、本発明の圧電・強誘電体デバイスの製造方法を用いて作成した、強誘電体メモリーの断面図であり、同図において図１と同一の記号は図１と同一のものを表す。５０１は単結晶珪素基板、５０２はＭＯＳトランジスタのソース・ドレイン領域、５０３はＭＯＳトランジスタのゲート絶縁膜、５０４はＭＯＳトランジスタのゲート電極、５０５はフィールド酸化膜、５０６は第１の層間絶縁膜、５０７は第２の層間絶縁膜、５０８は配線用金属電極である。
【００３１】
まず、単結晶珪素基板５０１上にフィールド酸化膜５０５、ゲート絶縁膜５０３、ゲート電極５０４、及びソース・ドレイン領域５０２を形成し、ＭＯＳトランジスタを作成する。この後、第１の層間絶縁膜５０６を形成する。その上に、接着層１０７を介して下電極１０２及び強誘電体薄膜１０３及び上電極１０４による強誘電体薄膜素子が形成される。この強誘電体薄膜素子は、上記の実施例の如く、別の第１の基板上に形成されたものを、第２の基板となるこの単結晶珪素基板５０１上のフィールド酸化膜５０５上に転写形成される。強誘電体薄膜１０３としては、ＰＺＴや、ＳｒＢｉ２Ｔａ２Ｏ９等を好適に用いることができる。更に、第２の層間絶縁膜５０７及びスルーホール、配線用金属電極５０８を形成して、強誘電体メモリーが完成する。
【００３２】
以上の如く形成した強誘電体メモリーは、ＭＯＳトランジスタを形成するプロセスと、強誘電体薄膜素子を形成するプロセスを別々に行うことができるため、例えば、これらを同一基板上に連続形成する製造プロセス中に起こる、強誘電体薄膜１０３への酸素アニール時における鉛その他の元素の層間絶縁膜中への拡散や、ＭＯＳトランジスタへの酸素の影響等を抑えることができ、すぐれた特性を持つものとなる。
【００３３】
（実施例５）
図６は、本発明の圧電・強誘電体デバイスの製造方法を用いて作成した焦電体赤外線センサーの断面図である。同図において、図１と同一の記号は図１と同一のものを表す。貫通パターンを有する基板６０２上に、接着層１０７を介して二酸化珪素層または窒化珪素層またはそれらの多層膜から構成されるダイヤフラム部６０１、更には、下電極１０２、焦電体薄膜１０３、上電極１０２より成る焦電体薄膜素子が別の第１の基板より転写形成されている。６０３は金黒層であり、赤外線吸収部となる。
【００３４】
このような構成の焦電体赤外線センサーは、基板６０２に高価な単結晶基板を用いる必要がないため、低コストなものとなる。
【００３５】
【発明の効果】
以上述べたごとく、本発明の圧電・強誘電体デバイスの製造方法を用いることにより、レーザー光照射のプロセスを用いずに第１の基板からの構成体の剥離を行うことが可能となり、このため、基板材料として単結晶珪素等の非透光性基板を用いることが可能となり、基板材料の選択に自由度が増し、また、レーザー光照射による構成体へのダメージを皆無とすることができた。また、分離層を形成するプロセスを用いずに第１の基板から構成体を剥離することが可能となり、低コストで特性ばらつきの少ない圧電・強誘電体薄膜デバイスが実現された。
【図面の簡単な説明】
【図１】本発明の実施例における、圧電体薄膜デバイスである液体噴射記録ヘッドの製造工程順の断面図であり、同図（ａ）は第１の基板上への振動板形成工程終了時、同図（ｂ）は上電極側から基板またはシートを接着する工程終了時、同図（ｃ）は基板またはシートを振動板と共に第１の基板から剥離する工程終了時、同図（ｄ）は基板またはシート及び振動板を第２の基板上に接着する工程終了時、同図（ｅ）は基板またはシートを第２の基板及び振動板から剥離する工程終了時の断面図。
【図２】本発明の製造方法を用いて形成した、圧電体薄膜デバイスである、液体噴射記録ヘッドの斜視図。
【図３】本発明の実施例における、上電極及び圧電・強誘電体薄膜をパターニングする工程の後に下電極をパターニングする工程を設けた、圧電・強誘電体デバイスの製造工程順の断面図であり、同図（ａ）は上電極成膜終了時、同図（ｂ）は上電極及び圧電・強誘電体薄膜のパターニング工程終了時、同図（ｃ）は下電極のパターニング工程終了時の断面図。
【図４】チタン酸ストロンチウム、サファイア、マグネシア等の単結晶セラミックス基板上に形成した圧電・強誘電体薄膜素子の断面図。
【図５】本発明の圧電・強誘電体デバイスの製造方法を用いて作成した、強誘電体メモリーの断面図。
【図６】本発明の圧電・強誘電体デバイスの製造方法を用いて作成した焦電体赤外線センサーの断面図。
【符号の説明】
１０１ 第１の基板
１０２ 下電極
１０３ 圧電・強誘電体薄膜
１０４ 上電極
１０５ 基板またはシート
１０６ 接着層
１０７ 接着層
１０８ 第２の基板
【発明の属する技術分野】
近年、ＰＺＴ（チタン酸ジルコン酸鉛）系薄膜及びそれらを用いたマイクロアクチュエーター、強誘電体メモリー、焦電センサー等のデバイスの研究開発が盛んに行われている。
【０００２】
本発明は、これらの圧電・強誘電・焦電体薄膜を用いたデバイスの製造方法に関するもので、特に、第１の基板上に圧電・強誘電・焦電体薄膜を形成し、これを第２の基板上に転写してデバイス化する製造方法に関わる。
【０００３】
【背景技術】
従来の、これらの機能性薄膜を含む構成体を第１の基板から第２の基板へ転写する方法としては、本出願人が先に提案した特開平１０−２０２８７４号公報に記載の方法がある。すなわち，同公報中の「発明の詳細な説明」には、基板上に非晶質珪素等による分離層と圧電体薄膜を含んだ構成体を形成し、前記分離層に光を照射することにより、該分離層の内部結合力または該分離層と接触する層間の密着力を低下させて前記構成体を剥離し、別基板上に転写する技術が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記背景技術においては、以下に述べるような課題を有する。まず、前記圧電体薄膜を含んだ構成体を基板から剥離する際、分離層に光を照射する必要がある。該分離層上部に金属電極が存在する場合、照射する光は基板側から入射させる必要がある。更に、該分離層に非晶質珪素を用いた場合、塩化キセノンや弗化クリプトン等の紫外線レーザー光を照射する必要が生じ、この場合基板として前記レーザー光を透過させる石英やガラス等の材料を用いる必要がある。即ち、基板材料の選択に制約が生じていた。更に、前記紫外線レーザー光の照射時に、圧電体薄膜を含んだ構成体へのダメージが生じていた。また、分離層というデバイス構成上は必要のない層を形成するため、製造工程が増え、デバイスの高コスト化を招いていた。更には、該分離層における剥離状況が、分離層内部から剥離したり、分離層と構成体との界面から剥離したり、また分離層と基板との界面から剥離したりとまちまちであり、これが原因でデバイス特性のばらつきが生じていた。
【０００５】
本発明は上記背景技術の問題点に鑑みてなされたものであり、以下の点を目的とするものである。
【０００６】
（１）レーザー光照射のプロセスを用いずに構成体を剥離することにより、基板材料の選択に自由度を持たせることが可能で、構成体へのダメージが生じない圧電・強誘電体薄膜デバイスの製造方法を提供すること。
【０００７】
（２）分離層を形成するプロセスを用いずに構成体を剥離することにより、低コストで特性ばらつきの少ない圧電・強誘電体薄膜デバイスの製造方法を提供すること。
【０００８】
【課題を解決するための手段】
本発明のデバイスの製造方法は、二酸化珪素が形成された第１の基板上方に、少なくとも１層以上の導電層を有してなる下電極を形成する工程、前記下電極上方に、圧電又は強誘電体薄膜を形成する工程、前記圧電又は強誘電体薄膜上方に、少なくとも１層以上の導電層を有してなる上電極を形成する工程、前記上電極及び前記圧電又は強誘電体薄膜をパターニングする工程、第２の基板又はシートを、接着層を介して、前記上電極側に接着する工程、前記下電極、前記圧電又は強誘電体薄膜、及び前記上電極から振動板が構成され、該振動板と前記第２の基板又はシートとの間の前記接着層による接着力が、前記二酸化珪素膜と前記下電極の最下層との間の密着力より大きくなるように設定することにより、該振動板を、該接着層及び該第２の基板又はシートと共に、該二酸化珪素が形成された前記第１の基板から剥離する工程、前記第１の基板から剥離した前記振動板、前記接着層、及び前記第２の基板又はシートを、下電極側から第３の基板に接着する工程、前記第２の基板又はシートと、前記振動板との間の前記接着層の接着強度を弱める工程、及び、前記第２の基板又はシートを、前記第３の基板及び前記振動板から剥離する工程を有することを特徴とする。
【０００９】
上記構成によれば、分離層に光を照射するプロセスを用いないため、基板材料の選択の自由度が向上し、構成体へのダメージが生じない圧電・強誘電体薄膜デバイスが実現される。また、分離層を形成するプロセスを用いずに構成体を剥離することができるため、低コストで特性ばらつきの少ない圧電・強誘電体デバイスが実現される。
【００１０】
また、本発明の製造方法は、前記デバイスの製造方法において、前記接着層を溶解することにより、前記第２の基板又はシートを、前記第３の基板及び前記振動板から剥離することを特徴とする。
【００１１】
上記構成によれば、圧電・強誘電体薄膜素子上の接着層を、完璧に除去することができる。
【００１２】
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記圧電又は強誘電体薄膜を形成する工程の前、もしくは前記上電極及び該圧電又は強誘電体薄膜をパターニングする工程の後に、前記下電極をパターニングする工程を設けたことを特徴とする。
【００１３】
上記構成によれば、圧電・強誘電体薄膜形成前の下電極表面を清浄に保つことが容易となる。
【００１４】
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記下電極の最下層を貴金属としたことを特徴とする。
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記貴金属は、Ｐｔ，Ｉｒ、又はＲｕであることを特徴とす。
【００１５】
上記構成によれば、第１の基板と下電極間の密着力を低減させることができ、剥離が容易となる。
【００１６】
また、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記第１の基板を単結晶セラミックス基板としたことを特徴とする。
さらに、本発明のデバイスの製造方法は、前記デバイスの製造方法において、前記単結晶セラミックス基板は、チタン酸ストロンチウム、サファイア、又はマグネシアであることを特徴とする。
【００１７】
上記構成によれば、圧電・強誘電体薄膜をエピタキシャル成長させることが可能となり、高性能な圧電・強誘電体薄膜デバイスが実現される。
【００１８】
【発明の実施の形態】
以下、本発明の実施例について図面を参照しながら説明する。
【００１９】
（実施例１）
図１は、本発明の実施例における、圧電体薄膜デバイスである液体噴射記録ヘッドの製造工程順の断面図であり、同図（ａ）は第１の基板上への振動板形成工程終了時、同図（ｂ）は上電極側から基板またはシートを接着する工程終了時、同図（ｃ）は基板またはシートを振動板と共に第１の基板から剥離する工程終了時、同図（ｄ）は基板またはシート及び振動板を第２の基板上に接着する工程終了時、同図（ｅ）は基板またはシートを第２の基板及び振動板から剥離する工程終了時の断面図である。
【００２０】
第１の基板１０１として、本発明者らは熱酸化法にて形成した二酸化珪素膜付き単結晶珪素基板を用いた。その上に下電極１０２として、白金層、イリジウム層、チタン層の３層をこの順番にスパッタリング法にて形成した。そして下電極１０２を反応性イオンエッチング（以下、ＲＩＥと記す）法にてパターニングした。さらに、ゾルゲル法にて圧電体薄膜１０３を形成した。圧電体薄膜１０３として、マグネシウムニオブ酸鉛（以下、ＰＭＮと記す）を１０モル％含んだチタン酸ジルコン酸鉛（以下、ＰＺＴと記す）を用いた。ＰＭＮとチタン酸鉛とジルコン酸鉛の比は、モル比で１０：４０：５０とした。そして、上電極１０４としてチタン層、イリジウム層の２層をこの順番にスパッタリング法にて形成した。その後、上電極１０４と圧電体薄膜１０３を連続的に同一マスクを用いてＲＩＥ法によりパターニングを行い、図１（ａ）に示す断面図となる。この場合、下電極１０２及び圧電体薄膜１０３及び上電極１０４により、振動板が構成される。そして、基板またはシート１０５を接着層１０６を介して第１の基板１０１上の上電極側に接着し、図１（ｂ）に示す断面図となる。基板またはシート１０５には、接着層１０６としてアクリル系の接着剤があらかじめ塗布されているポリエステルフィルムシートを用いた。この接着層１０６は、ＵＶランプ照射により、その接着強度が弱まるようになっている。さらに、ポリエステルフィルムシート１０５を第１の基板１０１から剥離することにより、図１（ｃ）に示す断面図となる。振動板とポリエステルフィルムシート１０５の間の接着層１０６による接着力が、下電極１０２の最下層である白金と第１の基板１０１の最上層である二酸化珪素との間の密着力より大きくなるように設定することにより、振動板はポリエステルフィルムシート１０５及び接着層１０６と共に第１の基板より剥離される。本発明者らは、前記ポリエステルフィルムシート１０５を基板１０１の端部より慎重に剥離することにより、６インチΦの基板の全域にわたって振動板を完全に剥離することに成功した。さらに、この剥離した振動板及びポリエステルフィルムシート１０５及び接着層１０６を、あらかじめ加工してある第２の基板１０８上に接着層１０７を介して接着することにより、図１（ｄ）に示す断面図となる。第２の基板１０８としては、表から裏に貫通パターンを形成したジルコニアを用い、接着層１０７にはエポキシ系接着剤を用いた。この後、ポリエステルフィルムシート１０５を通して接着層１０６にＵＶ光を照射することにより、ポリエステルフィルムシート１０５と上電極１０４及び下電極１０２の間の接着強度を弱め、さらにポリエステルフィルムシート１０５を第２の基板１０８から剥離することにより、図１（ｅ）に示す断面図となる。このＵＶ光照射は、ＵＶランプにより行った。この場合、前記従来例に示したようなＵＶレーザー光を照射する場合に比べ、光の強度が１／１００以下で十分であり、前記従来例に示したような振動板（構成体）へのダメージは生じることがなかった。また、図１（ｃ）に示す振動板（構成体）の剥離の際、必ず密着力の弱い白金と二酸化珪素の界面で剥離が起こるようになり、きれいな剥離界面が得られるようになり、振動板特性ばらつきが少なくなった。また、第１の基板１０１として、単結晶珪素等の非透光性の基板を用いることが可能となり、基板材料の選択の自由度が増した。
【００２１】
図２は、本発明の製造方法を用いて形成した、圧電体薄膜デバイスである、液体噴射記録ヘッドの斜視図である。同図において、図１と同一の記号は図１と同一のものを表す。表から裏に貫通パターン２０１を形成したジルコニア基板１０８上に、下電極１０２及びＰＺＴ１０３及び上電極１０４からなる振動板が上記の方法で転写、接着されている。ジルコニア基板１０８の下部には、液体導通路２０３の形成された流路基板２０２が接着されている。以下、この液体噴射記録ヘッドの動作を説明する。貫通パターン２０１が液室となり、この中に液体が満たされている。下電極１０２と上電極１０４の間に電圧を印加することにより、振動板を液室２０１の体積が減少する方向に撓ませると、液室２０１中の液体は液体導通路２０３を通って、ノズル孔２０４より外部に噴射される。図示していないが、液体導通路２０３はその奥側にある液体供給孔２０５を介して液体貯蔵室に接続されている。振動板への電圧印加をやめると、振動板は元の状態に戻り、液体は毛細管現象により、前記図示していない液体貯蔵室より液体供給孔２０５及び液体導通路２０３を通って液室２０１を満たす。以上の動作を繰り返すことにより、液体噴射記録がなされる。
【００２２】
以上の実施例においては、第２の基板１０８に振動板を接着した後、ＵＶランプ照射により、接着層１０６の接着強度を弱めて基板またはシート１０５を剥離している例が示されているが、例えば、接着層１０６を水溶性接着剤で構成し、水中で溶解することにより基板またはシート１０５を剥離してもよく、また、接着層１０６に通常の接着剤を用い、有機溶剤中で溶解することにより基板またはシート１０５を剥離してよい。このように接着層１０６を溶解して基板またはシート１０５を剥離することにより、振動板上への接着層の残りをなくすことができる。
【００２３】
また、以上の実施例においては、下電極１０２における、酸化珪素層付き単結晶珪素基板１０１に接してなる層が白金であるが、これは、酸化珪素層との間の密着力が小さなイリジウム、ルテニウム等の貴金属であってもよい。例えば下電極１０２の構成として、基板側からイリジウム／白金／チタンの３層構成でもよく、また、ルテニウム１層の構成でもよい。また、この下電極１０２の構成としては、基板側から白金／ジルコニア／チタン／イリジウム／白金／チタンの５層構成の如く、絶縁体の層が挿入されていてもよい。また、第１の基板１０１は酸化珪素層付き単結晶珪素基板のみならず、石英の如き他の材料を用いてよい。
【００２４】
（実施例２）
図３は、本発明の実施例における、上電極及び圧電・強誘電体薄膜をパターニングする工程の後に下電極をパターニングする工程を設けた、圧電・強誘電体デバイスの製造工程順の断面図であり、同図（ａ）は上電極成膜終了時、同図（ｂ）は上電極及び圧電・強誘電体薄膜のパターニング工程終了時、同図（ｃ）は下電極のパターニング工程終了時の断面図である。同図において、図１と同一の記号は図１と同一のものを表す。
【００２５】
まず、第１の基板１０１上に下電極１０２、圧電・強誘電体薄膜１０３、上電極１０４の順に成膜し、図３（ａ）に示す断面図となる。そして、上電極１０４と圧電・強誘電体薄膜１０３のパターニングを同一マスクにて行い、図３（ｂ）に示す断面図となる。さらに、下電極１０２のパターニングを行い、図３（ｃ）に示す断面図となる。そして、（実施例１）に示すように、上電極１０４側から基板またはシートを接着する工程以降の方法を用いて、下電極１０２、圧電・強誘電体薄膜１０３、上電極１０４による構造体を第２の基板に転写すれば、圧電・強誘電体薄膜デバイスの作成が完了となる。
【００２６】
本実施例の如く、下電極のパターニングを圧電・強誘電体薄膜形成の後とすることにより、圧電・強誘電体薄膜成膜時の下電極表面の汚染等を防ぐことが出来、高性能の圧電・強誘電体薄膜を用いたデバイスの形成が可能となった。
【００２７】
（実施例３）
図４は、チタン酸ストロンチウム、サファイア、マグネシア等の単結晶セラミックス基板上に形成した圧電・強誘電体薄膜素子の断面図であり、これは、本発明の圧電・強誘電体デバイスの製造方法をチタン酸ストロンチウム、サファイア、マグネシア等の単結晶セラミックス基板上に形成した圧電・強誘電体薄膜素子に適用する場合の説明をするための図である。同図において、図１と同一の記号は図１と同一のものを表す。
【００２８】
４０１は上記単結晶セラミックス基板であり、４０２は白金の電極層である。４０３はルテニウム酸ストロンチウム等の酸化物電極層である。この状態から、（実施例１）及び（実施例２）に示すように、上電極１０４側から基板またはシートを接着する工程以降の方法を用いて、白金電極層４０２及び酸化物電極層４０３及び圧電・強誘電体薄膜１０３及び上電極１０４による構造体を第２の基板に転写すれば、圧電・強誘電体薄膜デバイスの作成が完了となる。
【００２９】
単結晶セラミックス基板４０１上に白金電極層４０２、ルテニウム酸ストロンチウム等の酸化物電極層４０３、圧電・強誘電体薄膜１０３と積層形成することにより、各層をエピタキシャル成長させることが可能となり、圧電・強誘電体薄膜１０３として、さらに高性能なものを得ることが出来る。従って、第２の基板上にこれを転写して形成される圧電・強誘電体薄膜デバイスも高性能なものとなる。通常、エピタキシャル成長用に用いられるチタン酸ストロンチウム等のセラミックス基板４０１はかなり高価なものであるが、その上に形成した素子を第２の基板上に転写し、第１の基板として用いたセラミックス基板４０１をリサイクルして用いることにより、低コストで高性能の圧電・強誘電体デバイスを製造することが可能となった。
【００３０】
（実施例４）
図５は、本発明の圧電・強誘電体デバイスの製造方法を用いて作成した、強誘電体メモリーの断面図であり、同図において図１と同一の記号は図１と同一のものを表す。５０１は単結晶珪素基板、５０２はＭＯＳトランジスタのソース・ドレイン領域、５０３はＭＯＳトランジスタのゲート絶縁膜、５０４はＭＯＳトランジスタのゲート電極、５０５はフィールド酸化膜、５０６は第１の層間絶縁膜、５０７は第２の層間絶縁膜、５０８は配線用金属電極である。
【００３１】
まず、単結晶珪素基板５０１上にフィールド酸化膜５０５、ゲート絶縁膜５０３、ゲート電極５０４、及びソース・ドレイン領域５０２を形成し、ＭＯＳトランジスタを作成する。この後、第１の層間絶縁膜５０６を形成する。その上に、接着層１０７を介して下電極１０２及び強誘電体薄膜１０３及び上電極１０４による強誘電体薄膜素子が形成される。この強誘電体薄膜素子は、上記の実施例の如く、別の第１の基板上に形成されたものを、第２の基板となるこの単結晶珪素基板５０１上のフィールド酸化膜５０５上に転写形成される。強誘電体薄膜１０３としては、ＰＺＴや、ＳｒＢｉ２Ｔａ２Ｏ９等を好適に用いることができる。更に、第２の層間絶縁膜５０７及びスルーホール、配線用金属電極５０８を形成して、強誘電体メモリーが完成する。
【００３２】
以上の如く形成した強誘電体メモリーは、ＭＯＳトランジスタを形成するプロセスと、強誘電体薄膜素子を形成するプロセスを別々に行うことができるため、例えば、これらを同一基板上に連続形成する製造プロセス中に起こる、強誘電体薄膜１０３への酸素アニール時における鉛その他の元素の層間絶縁膜中への拡散や、ＭＯＳトランジスタへの酸素の影響等を抑えることができ、すぐれた特性を持つものとなる。
【００３３】
（実施例５）
図６は、本発明の圧電・強誘電体デバイスの製造方法を用いて作成した焦電体赤外線センサーの断面図である。同図において、図１と同一の記号は図１と同一のものを表す。貫通パターンを有する基板６０２上に、接着層１０７を介して二酸化珪素層または窒化珪素層またはそれらの多層膜から構成されるダイヤフラム部６０１、更には、下電極１０２、焦電体薄膜１０３、上電極１０２より成る焦電体薄膜素子が別の第１の基板より転写形成されている。６０３は金黒層であり、赤外線吸収部となる。
【００３４】
このような構成の焦電体赤外線センサーは、基板６０２に高価な単結晶基板を用いる必要がないため、低コストなものとなる。
【００３５】
【発明の効果】
以上述べたごとく、本発明の圧電・強誘電体デバイスの製造方法を用いることにより、レーザー光照射のプロセスを用いずに第１の基板からの構成体の剥離を行うことが可能となり、このため、基板材料として単結晶珪素等の非透光性基板を用いることが可能となり、基板材料の選択に自由度が増し、また、レーザー光照射による構成体へのダメージを皆無とすることができた。また、分離層を形成するプロセスを用いずに第１の基板から構成体を剥離することが可能となり、低コストで特性ばらつきの少ない圧電・強誘電体薄膜デバイスが実現された。
【図面の簡単な説明】
【図１】本発明の実施例における、圧電体薄膜デバイスである液体噴射記録ヘッドの製造工程順の断面図であり、同図（ａ）は第１の基板上への振動板形成工程終了時、同図（ｂ）は上電極側から基板またはシートを接着する工程終了時、同図（ｃ）は基板またはシートを振動板と共に第１の基板から剥離する工程終了時、同図（ｄ）は基板またはシート及び振動板を第２の基板上に接着する工程終了時、同図（ｅ）は基板またはシートを第２の基板及び振動板から剥離する工程終了時の断面図。
【図２】本発明の製造方法を用いて形成した、圧電体薄膜デバイスである、液体噴射記録ヘッドの斜視図。
【図３】本発明の実施例における、上電極及び圧電・強誘電体薄膜をパターニングする工程の後に下電極をパターニングする工程を設けた、圧電・強誘電体デバイスの製造工程順の断面図であり、同図（ａ）は上電極成膜終了時、同図（ｂ）は上電極及び圧電・強誘電体薄膜のパターニング工程終了時、同図（ｃ）は下電極のパターニング工程終了時の断面図。
【図４】チタン酸ストロンチウム、サファイア、マグネシア等の単結晶セラミックス基板上に形成した圧電・強誘電体薄膜素子の断面図。
【図５】本発明の圧電・強誘電体デバイスの製造方法を用いて作成した、強誘電体メモリーの断面図。
【図６】本発明の圧電・強誘電体デバイスの製造方法を用いて作成した焦電体赤外線センサーの断面図。
【符号の説明】
１０１ 第１の基板
１０２ 下電極
１０３ 圧電・強誘電体薄膜
１０４ 上電極
１０５ 基板またはシート
１０６ 接着層
１０７ 接着層
１０８ 第２の基板
Claims (7)
- 二酸化珪素が形成された第１の基板上方に、少なくとも１層以上の導電層を有してなる下電極を形成する工程、
前記下電極上方に、圧電又は強誘電体薄膜を形成する工程、
前記圧電又は強誘電体薄膜上方に、少なくとも１層以上の導電層を有してなる上電極を
形成する工程、
前記上電極及び前記圧電又は強誘電体薄膜をパターニングする工程、
第２の基板又はシートを、接着層を介して、前記上電極側に接着する工程、
前記下電極、前記圧電又は強誘電体薄膜、及び前記上電極から振動板が構成され、該振動板と前記第２の基板又はシートとの間の前記接着層による接着力が、前記二酸化珪素膜と前記下電極の最下層との間の密着力より大きくなるように設定することにより、該振動板を、該接着層及び該第２の基板又はシートと共に、該二酸化珪素が形成された前記第１の基板から剥離する工程、
前記第１の基板から剥離した前記振動板、前記接着層、及び前記第２の基板又はシートを、下電極側から第３の基板に接着する工程、
前記第２の基板又はシートと、前記振動板との間の前記接着層の接着強度を弱める工程、及び、
前記第２の基板又はシートを、前記第３の基板及び前記振動板から剥離する工程を有することを特徴とするデバイスの製造方法。 - 請求項１において、前記接着層を溶解することにより、前記第２の基板又はシートを、前記第３の基板及び前記振動板から剥離することを特徴とするデバイスの製造方法。
- 請求項１又は２において、前記圧電又は強誘電体薄膜を形成する工程の前、もしくは前記上電極及び該圧電又は強誘電体薄膜をパターニングする工程の後に、前記下電極をパターニングする工程を設けたことを特徴とするデバイスの製造方法。
- 請求項１〜３のいずれかにおいて、前記下電極の最下層を貴金属としたことを特徴とするデバイスの製造方法。
- 請求項４において、前記貴金属は、Ｐｔ，Ｉｒ、又はＲｕであることを特徴とするデバイスの製造方法。
- 請求項１〜５のいずれかにおいて、前記第１の基板を単結晶セラミックス基板としたことを特徴とするデバイスの製造方法。
- 請求項６において、前記単結晶セラミックス基板は、チタン酸ストロンチウム、サファイア、又はマグネシアであることを特徴とするデバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25729298A JP3690135B2 (ja) | 1998-09-10 | 1998-09-10 | デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25729298A JP3690135B2 (ja) | 1998-09-10 | 1998-09-10 | デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091656A JP2000091656A (ja) | 2000-03-31 |
| JP3690135B2 true JP3690135B2 (ja) | 2005-08-31 |
Family
ID=17304353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25729298A Expired - Fee Related JP3690135B2 (ja) | 1998-09-10 | 1998-09-10 | デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3690135B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008238462A (ja) * | 2007-03-26 | 2008-10-09 | Brother Ind Ltd | 駆動回路付き配線基板の構造および液滴吐出ヘッド |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4904656B2 (ja) * | 2001-09-27 | 2012-03-28 | パナソニック株式会社 | 薄膜圧電体素子およびその製造方法 |
| JP3902023B2 (ja) | 2002-02-19 | 2007-04-04 | セイコーエプソン株式会社 | 圧電アクチュエータ、液滴噴射ヘッド、およびそれを用いた液滴噴射装置 |
| EP1548833A4 (en) * | 2002-08-19 | 2007-03-21 | Seiko Epson Corp | FERROELECTRIC STORAGE AND METHOD FOR THE PRODUCTION THEREOF |
| JP2005198117A (ja) * | 2004-01-09 | 2005-07-21 | Tdk Corp | 電子デバイス作製用構造体及びこれを用いた電子デバイスの製造方法 |
| JP2006237118A (ja) | 2005-02-23 | 2006-09-07 | Matsushita Electric Ind Co Ltd | 圧電素子の製造方法 |
| JP4458052B2 (ja) | 2006-03-13 | 2010-04-28 | セイコーエプソン株式会社 | インクジェットヘッドの製造方法 |
| JP5336371B2 (ja) * | 2006-08-10 | 2013-11-06 | コーニンクレッカ フィリップス エヌ ヴェ | アクティブ・マトリックス・ディスプレイ及びプラスチックの基体を有する他の電子デバイス |
-
1998
- 1998-09-10 JP JP25729298A patent/JP3690135B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008238462A (ja) * | 2007-03-26 | 2008-10-09 | Brother Ind Ltd | 駆動回路付き配線基板の構造および液滴吐出ヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091656A (ja) | 2000-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7408207B2 (en) | Device manufacturing method and device, electro-optic device, and electronic equipment | |
| JPWO2003010825A1 (ja) | 転写方法、薄膜素子の製造方法、集積回路の製造方法、回路基板及びその製造方法、電気光学装置及びその製造方法、ｉｃカード及び電子機器 | |
| JP2003142666A (ja) | 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器 | |
| US20040266165A1 (en) | Method of producing thin-film device, electro-optical device, and electronic apparatus | |
| JP3690135B2 (ja) | デバイスの製造方法 | |
| US7200907B2 (en) | Method of manufacturing piezoelectric device | |
| JP2003309303A (ja) | 圧電膜型アクチュエータの製造方法および液体噴射ヘッドの製造方法 | |
| JP2002064187A (ja) | 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法並びに強誘電体メモリ装置 | |
| JP2009113419A (ja) | 液体噴射ヘッドの製造方法及び圧電素子の製造方法 | |
| JP2003298020A (ja) | 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法 | |
| JP2002076291A (ja) | 圧電・強誘電体薄膜デバイスの製造方法 | |
| JP2001060731A (ja) | 圧電・強誘電体デバイスの製造方法 | |
| JP2009224740A (ja) | 積層構造体とそれを用いたデバイス、デバイスの製造方法，液体吐出装置 | |
| JPH1032454A (ja) | マイクロ圧電振動子 | |
| JP2013118330A (ja) | 圧電デバイスおよびその製造方法 | |
| JP5152461B2 (ja) | 圧電素子及びその製造方法並びに液体噴射ヘッド及び液体噴射装置 | |
| JP2003298021A (ja) | 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法 | |
| US7992973B2 (en) | Liquid ejecting head, liquid ejecting apparatus, and piezoelectric element | |
| JP2008016586A (ja) | 誘電体膜の製造方法及び圧電素子の製造方法並びに液体噴射ヘッドの製造方法 | |
| JP2003309301A (ja) | デバイス製造方法 | |
| JP3170254B2 (ja) | キャパシタ | |
| EP0345048A2 (en) | Thermal imaging device | |
| JPH0332230B2 (ja) | ||
| JPH0479266A (ja) | 半導体装置の製造方法 | |
| KR100285250B1 (ko) | 열영상 검출용 초전 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050606 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |