CN101120455A - 压电元件的制造方法 - Google Patents

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Abstract

本发明公开一种压电元件的制造方法，其在制造工序过程中，避免发生压电薄膜层受到不希望的电场，从而能够保证较高压电特性，此压电元件的制造方法包含：在基板上顺序积层下部电极层、压电薄膜层以及上部电极层的第一工序；以包含干法刻蚀的刻蚀进行刻蚀处理的第二工序；向下部电极层和上部电极层之间施加电压，进行极化处理的第三工序；单片化处理得到各个压电元件的第四工序，至少在进行所述干法刻蚀时，保持下部电极层和上部电极层之间短路。

Description

压电元件的制造方法
技术领域
本发明涉及使用了传感器或压电驱动器等中用到的压电薄膜的压电元件的制造方法。
背景技术
具有钙钛矿型结构(perovskite structure)的强电介质压电薄膜具有优异的介电性/压电性/热电性，期望能广泛应用于各种传感器、压电驱动器、换能器等的压电装置中。强电介质的压电薄膜内部具有自发极化，当其受到外压时，由于该变形引起极化电荷发生变化，检测到电流。且，当压电薄膜上施加电压时，压电薄膜相应发生伸缩。
使用这样的压电薄膜的压电元件可以是这样的结构：在基板上依次积层下部电极层、压电薄膜层、上部电极层而形成的。当此压电元件的下部电极层和上部电极层之间施加电压时，压电薄膜层伸缩，发生机械变形。因此，为了提高压电元件的性能，使压电薄膜层的极化方向与电压施加方向(膜厚方向)一致，这变得很重要。
现有压电元件的制造方法，如图22A～图22E所示。图22A～图22E是表示现有压电元件的制造方法的剖面图。
首先，如图22A所示，在带有二氧化硅基膜的单晶第一基板101上，以铂层、铱层、钛层的顺序用溅射法形成下部电极层102。然后，用反应离子刻蚀法将下部电极层102形成图案，再用sol-gel法将压电薄膜层103形成图案，形成在下部电极层102上。用含有铌镁酸铅的锆钛酸铅(PZT)作为压电薄膜层103。在压电薄膜层103上以钛层、铱层的顺序用溅射法形成上部电极层104，以反应离子刻蚀法使上部电极层104形成图案。
接着，如图22B所示，另一基板或者层105通过粘合层106与第一基板101上的上部电极层104一侧粘合。在此，粘合层106使用了聚酯薄膜层。然后，如图22C所示，通过紫外线(以下称为：UV)灯用UV光照射由聚酯薄膜层构成的粘合层106，以降低粘合强度，将第一基板101从粘合层106剥离。
然后，如图22D所示，预加工的某第二基板108上，通过粘合层107，与下部电极层102粘合。再如图22E所示，通过另一基板或者层105，对粘合层106照射UV光，使粘合层106和上部电极层104之间的粘合强度减弱，从上部电极层104剥离/除去粘合层106以及另一基板或者层105。上述现有压电元件制造方法，例如在特开2000-91656号中得以公开。
然而，上述现有结构中，由于上部电极层104带电而在压电薄膜层103中产生电场，自发极化的极化状态发生变化。由于下述原因导致上部电极层104的带电的发生：静电、加工工序以及干法刻蚀等中使用的等离子体所产生的电荷、以及急剧的温度变化等引起的压电薄膜层103的热电效应(pyroelectric effect)。如果这些带电引起的电场，在极化处理工序之前，产生与极化方向相反的电场，那么在极化处理工序中，使极化与规定方向完全一致就变得很困难。
发明内容
本发明提供一种压电元件制造方法，其通过防止在制造工序过程中发生对压电薄膜层作用的电场，从而能够保证较高压电特性。
本发明的压电元件的制造方法包含第一工序乃至第四工序。第一工序是在基板上顺序积层下部电极层、压电薄膜层以及上部电极层。第二工序是包含干法刻蚀的刻蚀处理。第三工序是向下部电极层和上部电极层之间施加电压，进行极化处理。第四工序是单片化处理为各个压电元件。至少在进行干法刻蚀时，保持下部电极层和上部电极层之间短路。这样，能够提供一种压电元件制造方法，其通过防止上部电极层4带电，从而避免发生对压电薄膜层作用的电场，在极化处理工序中，能够在规定极化方向高度整齐一致，所以保证较高压电特性。
附图说明
图1是表示本发明第一实施例的压电元件的制造方法的流程图。
图2是用于说明同一实施例的压电元件的制造方法的第一工序的剖面图。
图3是用于说明同一实施例的压电元件的制造方法的第一工序的剖面图。
图4是用于说明同一实施例的压电元件的制造方法的第一工序的剖面图。
图5是用于说明同一实施例的压电元件的制造方法的第二工序的剖面图。
图6是用于说明同一实施例的压电元件的制造方法的第二工序的剖面图。
图7是用于说明同一实施例的压电元件的制造方法的第二工序的剖面图。
图8是用于说明同一实施例的压电元件的制造方法的第二工序的剖面图。
图9是用于说明同一实施例的压电元件的制造方法的第二工序的剖面图。
图10是用于说明同一实施例的压电元件的制造方法的第二工序的剖面图。
图11是用于说明同一实施例的压电元件的制造方法的第三工序的剖面图。
图12是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图13是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图14是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图15是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图16是表示本发明第二实施例的压电元件的制造方法的流程图。
图17是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图18是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图19是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图20是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图21是用于说明同一实施例的压电元件的制造方法的第四工序的剖面图。
图22A是表示现有压电元件的制造方法的剖面图。
图22B是表示现有压电元件的制造方法的剖面图。
图22C是表示现有压电元件的制造方法的剖面图。
图22D是表示现有压电元件的制造方法的剖面图。
图22E是表示现有压电元件的制造方法的剖面图。
附图标记说明
1  基板
2  下部电极层
3  压电薄膜层
4  上部电极层
5  第一抗蚀膜
6  第二抗蚀膜
7  第三抗蚀膜
8  导电体
具体实施方式
下面参考附图说明本发明实施例。
(第一实施例)
图1是表示本发明第一实施例的压电元件的制造方法的流程图。图2～图15是用于说明同一实施例的压电元件的制造方法的第一至第四工序的剖面图。根据图1的流程图来说明各个制造工序。图1～图15中，例如考虑批量生产压电元件的制造方法的情况下，优选的是，以各压电元件的下部电极以及上部电极之间电位相同的方式连接的结构。本实施例的附图中，以其中3个压电元件的剖面结构作为示例。
首先，作为第一工序，如图2所示，在由硅构成的基板1的表面上，使Pt在<111>方向上结晶配向而形成下部电极层2。作为形成此下部电极层2的方法，典型的方法是，以铂(Pt)，Pt和钛(Ti)的合金，或者在Ti上积层Pt得到的积层体作为靶材，直流(以下称为：DC)或者高频(以下称为：RF)的磁控溅射等方法。
接着，如图3所示，在下部电极层2上通过溅射等的方法，使锆钛酸铅(Pb(Zr1-xTix)O3)(0＜x＜1)在<001>方向结晶配向从而形成压电薄膜层3，同时，压电薄膜层3的面积形成为比下部电极层2的面积更小。
之后，  如图4所示，在压电薄膜层3上，通过溅射、真空蒸镀等的方法，使用金(Au)等的电极材料形成上部电极层4，使其与未形成压电薄膜层3的下部电极层2的一部分电连接。
此时，压电薄膜层3的面积比下部电极层2的面积更小，而且，上部电极层4的面积比压电薄膜层3的面积更大，因此如果上部电极层4和下部电极层2短路，从生产效率的角度看来，效率更高。此时，如果压电薄膜层3上直接形成Au层，不能得到足够的粘合强度，也可以是形成作为基础层的铬(Cr)或者Ti等层，其上形成Au层。在此，通过真空蒸镀形成20埃()到500膜厚的Ti，得到足够的粘合性。
如上述，在下部电极层2上设置未形成压电薄膜层3的区域，通过在基板1上依次积层下部电极层2、压电薄膜层3以及上部电极层4，使得上部电极层4覆盖该区域。由此，上部电极层4和下部电极层2短路，就能够保持上部电极层4和下部电极层2为相同电位。利用这样的结构，能够避免由于上部电极层4带电所引起的压电薄膜层3的极化状态的变化。
且，如果由于上部电极层4的图案而难于使其与下部电极层2短路，也可以是，不使用上部电极层4而使用导电粘合剂将上部电极层4与下部电极层2连接。如上述那样使用导电粘合剂将上部电极层4和下部电极层2短路，如果在极化处理之前机械除去导电粘合剂，或者用溶剂除去，就能够实现在规定的极化方向上，统一保持高均质的压电元件制造方法。且，能够发挥与导电粘合剂相同效果的别的方法，可以是使用引线键合或者使用导电带将上部电极层4和下部电极层2短路。可以从压电元件的用途、结构、成本等角度出发选择合适的将上部电极层4和下部电极层2短路的方法。
利用上述结构，在形成压电薄膜层3后，且在进行极化处理的工序之前，通过使下部电极层2和上部电极层4短路，能够使压电薄膜层3保持稳定的极化状态，所以极化处理中能够实现在规定极化方向的一致。且，包括在后续工序中，压电薄膜层3也受到电场的影响，压电薄膜层3的一部分可能由于热电效应而发生放电破坏。然而，通过提前将下部电极层2和上部电极层4短路，就有可能防止此热电效应所引起的放电破坏。而且，急剧的温度变化也会造成压电薄膜层3的一部分由于热电效应而发生放电破坏，这也能够通过提前将下部电极层2和上部电极层4短路而防止由于此热电效应引起的放电破坏。
接下来，如图5所示，第二工序是形成第一抗蚀膜5。然后，如图6所示，通过干法刻蚀，对上部电极层4以及压电薄膜层3进行加工直至到达下部电极层2，如图7所示，除去第一抗蚀膜5。因为干法刻蚀能够高精度加工精细图案，所以适于生产小型高精度的压电元件。
干法刻蚀通常是平行平板型反应离子刻蚀。此方法，在真空室内放入用于刻蚀的被加工物，导入例如20标准立方毫升/分(sccm)的四氟化碳(CF4)气体和40sccm的氩气(Ar)气体作为刻蚀气体。此时的真空度优选的是20～100mmTorr。
之后，当与干法刻蚀装置(未图示)的上部电极平行放置的被加工物夹具(holder)加上700W高频功率时，刻蚀气体就被等离子体化。在此等离子体中，当刻蚀离子(etch-seed)到达膜面时，在被加工物的表面发生化学反应，将该生成物从被加工物表面脱离，从而完成刻蚀。此时，下部电极层2和上部电极层4被短路，所以上部电极层4和下部电极层2之间没有电场，稳定地保持着压电薄膜层3的极化状态。
接着，如图8所示，形成第二抗蚀膜6。之后，如图9所示，使用酸性或者碱性液，通过湿法刻蚀，对于上部电极层4以及下部电极层2短路的部分的上部电极层4的一部分进行刻蚀加工。之后，如图10所示，除去第二抗蚀膜6。刻蚀中通常有干法刻蚀和湿法刻蚀。
干法刻蚀，虽然是对微细形状的被加工物进行高精度刻蚀加工的技术，但是在对具有强介电性的压电薄膜等的材料进行加工时，有可能造成加工损伤。另一方面，湿法刻蚀虽然加工损伤小，但是由于是各向相等地进行刻蚀，可能发生侧面刻蚀，所以不适合精细图案的加工。通过组合这样的各个特征，就能实现高精度的高性能压电元件的制造方法。上部电极层4以及下部电极层2被短路的部分可以从压电元件的形状和制造工序的角度出发，可形成在规定的任意位置。
接下来，作为第三工序，如图11所示在下部电极层2和上部电极层4上施加直流电压而进行极化处理。极化处理优选的是，加热到压电材料的居里点附近。在极化处理中的温度上升以及下降之时，将下部电极层2和上部电极层4短路，能够进一步避免由于热电效应引起的极化状态的劣化。
接着，作为第四工序，如图12所示，第三抗蚀膜7形成为成为单片的压电元件的形状，并且覆盖上部电极层4和压电薄膜层3以及下部电极层2的一部分。此时，因为第三抗蚀膜7完全包覆上部电极层4和压电薄膜层3，所以后续工序中的干法刻蚀所引起的放电破坏的损伤比较小。而且，通过使第三抗蚀膜7具有导电性，有可能进一步防止此放电破坏引起的损伤。
之后，如图13所示，用干法刻蚀对露出的下部电极层2进行刻蚀后，如图14所示，用干法刻蚀将硅构成的基板1进行刻蚀，从而加工成压电元件的单片。当干法刻蚀基板1时，优选的是，对刻蚀气体进行改变使其不同于刻蚀下部电极层2时的气体。当刻蚀气体不变而进行刻蚀时，下部电极层2仍有可能受到横向侧面刻蚀。
例如，使用CF4或Ar作为刻蚀下部电极层2的气体。另一方面，作为刻蚀硅构成的基板1的气体，使用六氟化硫(SF6)、八氟化四碳(C4F8)等的气体。这样，刻蚀下部电极层2而形成的、在压电薄膜层3下方的底边部分不会受到损伤，可仅仅对硅构成的基板1进行高精度的垂直向下的刻蚀。
虽然已说明第四工序是用刻蚀而单片化的方法，但也可以用切割来切断加工而单片化。可以从压电元件的形状和生产效率的角度来选择合适的任一方法而单片化。
接着，如图15所示，用抗蚀膜剥离液或者用UV光或臭氧除去第三抗蚀膜7。这样，制造工序过程中能够防止压电薄膜层3受到电场的影响，也能除去第三抗蚀膜7。这样，能够制造可以高精度加工同时也能保证较高压电特性的压电元件。之后，例如，在陶瓷等的气密封装(未图示)内，用粘合剂等来固定单片化的压电元件，通过引线键合等使下部电极层2以及上部电极层4分别布线，由此能够制作压电滤波器、压电驱动器以及各种传感元件等的压电器件。
在压电薄膜层3形成后、作为将上部电极层4和下部电极层2短路的方法，可以采用通过使用导电粘合剂、碳或者铜箔等的导电带、或者引线键合等结线的方法，该方法很容易在后续工序中除去此短路部分。且，将多个压电元件的上部电极层4和下部电极层2并排地短路，这样可以避免极化状态发生变化。
如上所述，本发明第一实施例的压电元件的制造方法提供，通过在极化工序之前使下部电极层2和上部电极层4短路，能够保持稳定的极化状态，保证较高的压电特性的压电元件的制造方法。
(第二实施例)
图16是表示本发明第二实施例的压电元件的制造方法的流程图。图17～图21是用于说明同一实施例的压电元件的制造方法的剖面图。本实施例中，根据图16所示制造工序的流程图进行说明。本实施例的压电元件的制造方法，与第一实施例最大的不同点是：极化处理之后将下部电极层2和上部电极层4再次短路。由此构成能够稳定地保持极化后的极化状态，同时防止静电破坏、热电破坏等的发生的结构。因此，能够提供一种制造方法，即使在经过极化处理的工序后直到完成压电元件，都能更可靠地保持极化状态。
本实施例的压电元件的制造方法，从生产效率的角度优选的是批量生产的结构，以各个压电元件的下部电极层2和上部电极层4电气短路连接的结构为基本结构。且，从第一工序到第三工序的制造工序，利用与第一实施例相同的制造工序就能制造。因此，本实施例的第一工序到第三工序的制造工序与第一实施例的图2～图11相同，所以省略其说明。
接着，作为第四工序，如图17所示，将硅构成的基板1表面的下部电极层2与上部电极层4进行电连接。具体而言，利用使用导电粘合剂、碳或铜箔等的导电带或者引线键合等而形成导电体8，使上部电极层4和下部电极层2短路。此方法，如果在后续工序中对短路部分进行断路处理时，能够快速且容易地断路。利用这样的制造方法，通过使基板1上形成的多个压电元件的上部电极层4和下部电极层2分别连接，可以很容易地将基板1上形成的多个压电元件全部短路，从而实现制造工序简单化。
之后，如图18所示，第三抗蚀膜7形成为覆盖除了下部电极层2的一部分之外的表面部分。接着，如图19所示，用干法刻蚀对下部电极层2进行刻蚀，直到基板1，之后，如图20所示，用干法刻蚀刻蚀由硅构成的基板1。此刻蚀方法可以使用与第一实施例中相同的方法。
接着，如图21所示，用抗蚀膜剥离液或者用UV光或者臭氧除去第三抗蚀膜7。通过上述工序，用粘合剂等将元件化的压电元件固定到陶瓷等的气密封装(未图示)，利用引线键合等将下部电极层2以及上部电极层4分别布线后，最后对于上部电极层4和下部电极层2之间的短路部分进行断路处理，从而能够完成各个压电元件。
工业利用可能性
如上述，本发明的压电元件的制造方法，能够利用将上部电极层带电而避免在压电薄膜层产生电场，防止规定的极化状态的劣化，并防止加工损伤，可用作传感器或压电驱动器等中使用的、使用压电薄膜的高性能压电元件的制造方法。

Claims (9)

1.一种压电元件制造方法，包括以下工序：
基板上顺序积层下部电极层、压电薄膜层以及上部电极层的第一工序；
以包含干法刻蚀的刻蚀进行刻蚀处理的第二工序；
向所述下部电极层和所述上部电极层之间施加电压，进行极化处理的第三工序；
单片化处理得到各个压电元件的第四工序；
其中，
至少在进行所述干法刻蚀时，保持所述下部电极层和所述上部电极层之间短路。
2.根据权利要求1所述的压电元件制造方法，其中，
所述第一工序包含以薄膜电极形成所述下部电极层和所述上部电极层之间的短路的工序。
3.根据权利要求2所述的压电元件制造方法，其中，
所述第一工序包括，通过使所述压电薄膜层的面积比所述下部电极层的面积更小，并且，所述上部电极层的面积比所述压电薄膜层的面积更大，以使所述上部电极层和所述下部电极层短路的工序。
4.根据权利要求1所述的压电元件制造方法，其中，
所述第一工序包含利用导电粘合剂形成所述下部电极层和所述上部电极层之间的短路的工序。
5.根据权利要求1所述的压电元件制造方法，其中，
所述第一工序包含利用引线键合形成所述下部电极层和所述上部电极层之间的短路的工序。
6.根据权利要求1所述的压电元件制造方法，其中，
所述第一工序包含利用导电带形成所述下部电极层和所述上部电极层之间的短路的工序。
7.根据权利要求1所述的压电元件制造方法，其中，
所述第二工序包含，在利用所述干法刻蚀刻蚀为所述压电元件的形状之后，利用湿法刻蚀对所述下部电极层和所述上部电极层之间的短路进行断开处理的工序。
8.根据权利要求1所述的压电元件制造方法，其中，
所述第三工序包含，刚好在所述极化处理之前，对所述下部电极层和所述上部电极层之间的短路进行断开处理的工序。
9.根据权利要求1所述的压电元件制造方法，其中，
所述第三工序包含在极化处理之后，再次将所述上部电极层和所述下部电极层短路的工序，所述第四工序包含在所述单片化之后，对所述下部电极层和所述上部电极层之间的短路进行断开处理的工序。
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