KR20060007174A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20060007174A
KR20060007174A KR1020040055932A KR20040055932A KR20060007174A KR 20060007174 A KR20060007174 A KR 20060007174A KR 1020040055932 A KR1020040055932 A KR 1020040055932A KR 20040055932 A KR20040055932 A KR 20040055932A KR 20060007174 A KR20060007174 A KR 20060007174A
Authority
KR
South Korea
Prior art keywords
metal
insulating film
metal layer
forming
interlayer insulating
Prior art date
Application number
KR1020040055932A
Other languages
English (en)
Other versions
KR101044612B1 (ko
Inventor
조진연
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040055932A priority Critical patent/KR101044612B1/ko
Publication of KR20060007174A publication Critical patent/KR20060007174A/ko
Application granted granted Critical
Publication of KR101044612B1 publication Critical patent/KR101044612B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 층간 절연막에 형성된 다마신 패턴 내부에 층간 절연막보다 낮은 높이로 금속 배선을 형성하고 단차가 발생되지 않도록 나머지 공간에 절연막과 금속층을 형성하여, 금속 배선/절연막/금속층으로 이루어진 MIM 구조의 커패시터를 형성함과 동시에, 다른 소자와 연결되지 않는 플로팅 상태의 금속 배선 상에 형성된 금속층으로는 박막 저항을 형성함으로써, 공정 단계를 감소시키면서 커패시터와 박막 저항을 동시에 형성할 수 있다.
MIM, 커패시터, 박막 저항, 단차

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 MIM 커패시터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 104, 106, 209 : 금속층
102, 108, 202, 205, 210 : 층간 절연막
103, 109, 203, 207, 211 : 금속 배선
105, 208 : 절연막 107, 204 : 확산 방지막
206 : 다마신 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal) 구조로 이루어진 커패시터와 박막 저항을 동시에 형성하는 반도체 소자의 제조 방법에 관한 것이다.
높은 정밀도를 요구하는 CMOS IC 논리 소자에 적용되는 아나로그 커패시터는 개량된 아나로그 MOS 기술, 특히 A/D 컨버터나 switched-capacitor filter 분야의 핵심 요소이다. 이와 같은 커패시터의 구조로는 폴리실리콘 대 폴리실리콘, 폴리실리콘 대 실리콘, 금속 대 실리콘, 금속 대 폴리실리콘 및 금속 대 금속 등 다양한 커패시터 구조들이 사용되어 왔다. 이들 중 금속 대 금속(Metal to metal) 구조(MIM 구조)는 직렬 저항(Series resistance)이 낮아 높은 정전용량을 갖는 커패시터를 만들 수 있으며, 열부담(Thermal budget) 및 Vcc가 낮은 장점으로 인하여 현재 아나로그 커패시터 구조로 널리 이용되고 있다. 이러한 MIM 구조의 커패시터 제조 방법을 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 커패시터와 박막 저항 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 전체 구조 상부에 층간 절연막(102)이 형성되고 층간 절연막(102)에 형성된 다마신 패턴에는 금속 배선(103)이 형성된 반도체 기판(101) 상에 제1 금속층(104), 절연막(105) 및 제2 금속층(106)을 순차적으로 형성한다.
여기서, 제1 금속층(104)은 하부 전극이 되고, 절연막(105)은 유전체막이 되며, 제2 금속층(106)은 상부 전극이된다. 이때, 제1 금속층(104)이나 제2 금속층 (106)은 TaN 또는 TiN으로 형성할 수 있으며, 절연막(105)은 Al2O3, HfO2, ZrO2 및 Ta2O5 중 선택된 어느 하나로 형성할 수 있다.
도 1b를 참조하면, 커패시터가 형성될 영역에만 잔류되도록 제2 금속층(106), 절연막(105) 및 제1 금속층(104)을 순차적으로 식각한다.
도 1c를 참조하면, 후속 공정에서 제1 금속층(104) 상에 플러그를 형성하기 위하여 제1 금속층(104) 상부에 형성된 제2 금속층(106)의 일부를 제거한다. 이때, 절연막(105)이 식각 방지막의 역할을 하면서 제1 금속층(104)은 식각되지 않는다.
도 1d를 참조하면, 전체 구조 상에 확산 방지막(107) 및 층간 절연막(108)을 형성한다. 이어서, 제1 금속층(104) 및 제2 금속층(106)이 각각 노출되도록 다마신 패턴을 형성한 후 다마신 패턴을 금속 물질로 매립하여 금속 배선(109)을 형성한다.
상기에서 서술한 커패시터 제조 방법은 포토 마스크 공정과 단계별 세정 공정이 많이 공정 단순화 및 제조 비용에서 불리한 측면이 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 제조 방법은 층간 절연막에 형성된 다마신 패턴 내부에 층간 절연막보다 낮은 높이로 금속 배선을 형성하고 단차가 발생되지 않도록 나머지 공간에 절연막과 금속층을 형성하여, 금속 배선/절연막/금속층으로 이루어진 MIM 구조의 커패시터를 형성함과 동시에, 다른 소자와 연 결되지 않는 플로팅 상태의 금속 배선 상에 형성된 금속층으로는 박막 저항을 형성함으로써, 공정 단계를 감소시키면서 커패시터와 박막 저항을 동시에 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 소정의 패턴으로 제1 금속 배선이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 커패시터 영역 및 일반 배선 영역에는 하부 금속이 노출되는 제1 다마신 패턴을 형성하면서, 박막 저항 영역에는 트렌치 형태의 제2 다마신 패턴을 형성하는 단계와, 제1 및 제2 다마신 패턴에 층간 절연막보다 낮은 높이로 제2 금속 배선을 형성하는 단계와, 제2 금속 배선 상부의 다마신 패턴에 절연막 및 금속층을 적층 구조로 형성하여, 커패시터 영역에는 제2 금속 배선, 절연막 및 금속층으로 이루어진 커패시터를 형성하고, 박막저항 영역에는 금속층으로 이루어진 박막 저항을 형성하는 단계를 포함한다.
상기에서, 금속층을 형성한 후, 금속층을 포함한 전체 구조 상에 상부 층간 절연막을 형성하는 단계와, 커패시터 영역에서는 금속층이 노출되고, 일반 배선 영역에서는 제2 금속 배선이 노출되며, 박막 저항 영역에서는 금속층이 노출되는 다마신 패턴을 상부 층간 절연막에 형성하는 단계, 및 상부 층간 절연막의 다마신 패턴에 제3 금속 배선을 형성하는 단계를 더 포함할 수 있다.
한편, 제1 금속 배선 또는 제2 금속 배선은 구리로 형성할 수 있으며, 금속 층은 TiN 또는 TaNx로 형성할 수 있다. 그리고, 절연막은 SiN, Al2O3, Ta2O 5 또는 HfO 중 선택된 어느 하나로 형성하거나 두개 이상 적층된 구조로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(201)이 제공된다. 예를 들면, 반도체 기판(201)에는 트랜지스터(도시되지 않음)와 같은 요소들이 형성될 수 있다. 이어서, 반도체 기판(201) 상에 제1 층간 절연막(202)을 형성한 후, 듀얼 다마신 공정으로 제1 층간 절연막(202)에 콘택홀(도시되지 않음)과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 제1 금속 배선(203)을 형성한다. 이때, 제1 금속 배선(203)은 구리로 형성할 수 있다. 한편, 제1 금속 배선(203)의 금속 성분이 제1 층간 절연막(202)으로 확산되는 것을 방지하기 위하여 제1 금속 배선(203)과 제1 층간 절연막(202) 사이에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 제1 금속 배선(203)을 포함한 전체 구조 상에 확산 방지막(204) 및 제2 층간 절연막(205)을 순차적으로 형성한다. 확산 방지막(204)은 제1 금속 배선(203)의 금속 성분이 제2 층간 절연막(205)으로 확산되는 것을 방지하는 역할을 함과 동시에, 제2 층간 절연막(205)에 듀얼 다마신 패턴 형성 시 식각 방지막의 역할을 한다.
도 2b를 참조하면, 듀얼 다마신 공정을 적용하여 제2 층간 절연막(205)에 다마신 패턴(206)을 형성한다. 이때, 일부 영역에서는 다마신 패턴(206)이 비아홀이나 트렌치의 형태로만 형성될 수 있으며, 후속 공정에서 형성될 금속 배선과 제1 금속 배선(203)을 연결시키는 영역에서는 트렌치와 비아홀이 동시에 형성될 수 있다. 예를 들면, 커패시터가 형성될 영역에서는 트렌치와 비아홀이 동시에 형성될 있으며, 박막 저항이 형성될 영역에서는 트렌치만 독립적으로 형성될 수 있다.
이로써, 제1 금속 배선(203)의 일부 영역이 다마신 패턴(206)을 통해 노출된다.
도 2c를 참조하면, 다마신 패턴(206)을 금속 물질로 매립하여 제2 금속 배선(207)을 형성한다. 여기서, 제2 금속 배선(207)은 구리로 형성할 수 있으며, 다마신 패턴(206)이 완전히 매립되도록 시드층(도시되지 않음)을 이용한 전기 도금법으로 금속층을 형성한 후, 화학적 기계적 연마 공정으로 제2 절연막(206) 상부의 금속층을 제거하면서 다마신 패턴(206) 내부에만 잔류시키는 방식으로 형성할 수 있다. 이때, 화학적 기계적 연마 공정을 과도하게 실시하여 제2 금속 배선(207)을 제2 층간 절연막(205)의 높이보다 낮게 잔류시킨다.
다마신 패턴(206)에서 제2 금속 배선(207)이 낮게 형성되면서 남게된 공간에는 후속 공정에서 커패시터의 유전체막을 형성하기 위한 절연막과 상부 전극을 형성하기 위한 금속층이 형성된다. 따라서, 이들이 형성된 후에도 단차가 발생되지 않도록, 이들 두께를 고려하여 제2 금속 배선(207)의 과도 연마량을 조절하는 것이 바람직하다.
도 2d를 참조하면, 제2 금속 배선(207)을 포함한 전체 구조 상에 절연막(208) 및 금속층(209)을 순차적으로 형성한다. 이때, 절연막(208)은 커패시터의 유전체막을 형성하기 위한 것으로, SiN, Al2O3, Ta2O5 또는 HfO 중 선택된 어느 하나로 형성하거나 두개 이상 적층시켜 할 수 있다. 그리고, 금속층(209)은 커패시터의 상부 전극이나 박막 저항을 형성하기 위한 것으로, TiN 이나 TaN으로 형성할 수 있다.
도 2e를 참조하면, 절연막(208)과 금속층(209)을 제2 금속 배선(207) 상에만 잔류시킨다. 예를 들어, 제2 층간 절연막(205)이 노출될때까지 화학적 기계적 연마 공정을 실시하면 절연막(208)과 금속층(209)을 제2 금속 배선(207) 상에만 잔류시킬 수 있다.
이로써, 제1 금속 배선(203), 절연막(208) 및 금속층(209)으로 이루어진 커패시터(C200)와, 금속층(209)으로 이루어진 박막 저항(R200)이 형성된다. 박막 저항(R200)이 형성되는 영역에서는 절연막(208)에 의해 금속층(209)이 제2 금속 배선(207)과 전기적으로 격리되기 때문에 금속층(209)만으로 박막 저항(R200)이 형성된다.
이하, 커패시터(C200)와 박막 저항(R200)을 주변 소자들과 연결시키기 위한 배선을 형성하는 방법을 설명하기로 한다.
도 2f를 참조하면, 후속 공정에서 형성될 금속 배선과 제2 금속 배선(207)을 직접 연결시켜야 할 부분에서는 금속층(209)을 선택적으로 제거한다. 즉, 박막 저항(R200)이나 커패시터(C200)가 형성되는 영역 이외의 영역에 형성된 금속층(209)을 제거한다.
이로써, 금속층(209)이 제거된 영역에서는 절연막(208)이 노출된다.
도 2g를 참조하면, 금속층(209)을 포함한 전체 구조 상에 제3 층간 절연막(210)을 형성한다. 이후, 다마신 공정으로 제3 층간 절연막(210)의 일부 영역과 제3 층간 절연막(210)이 식각되면서 노출된 절연막(208)을 연속적으로 식각하여 다마신 패턴을 형성한다. 이어서, 다마신 패턴을 금속 물질로 매립하여 제3 금속 배선(211)을 형성한다. 이로써, 커패시터(C200)의 상부 전극인 금속층(209)과, 배선을 형성하기 위한 제2 금속 배선(207)과 박막 저항(R200)인 금속층(209)의 양 가장자리가 각각의 제3 금속 배선(211)과 연결된다.
상술한 바와 같이, 본 발명은 층간 절연막에 형성된 다마신 패턴 내부에 층간 절연막보다 낮은 높이로 금속 배선을 형성하고 단차가 발생되지 않도록 나머지 공간에 절연막과 금속층을 형성하여, 금속 배선/절연막/금속층으로 이루어진 MIM 구조의 커패시터를 형성함과 동시에, 다른 소자와 연결되지 않는 플로팅 상태의 금속 배선 상에 형성된 금속층으로는 박막 저항을 형성함으로써, 공정 단계를 감소시키면서 커패시터와 박막 저항을 동시에 형성할 수 있다.

Claims (5)

  1. 소정의 패턴으로 제1 금속 배선이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 커패시터 영역 및 일반 배선 영역에는 상기 하부 금속이 노출되는 제1 다마신 패턴을 형성하면서, 박막 저항 영역에는 트렌치 형태의 제2 다마신 패턴을 형성하는 단계;
    상기 제1 및 제2 다마신 패턴에 상기 층간 절연막보다 낮은 높이로 제2 금속 배선을 형성하는 단계;
    상기 제2 금속 배선 상부의 상기 다마신 패턴에 절연막 및 금속층을 적층 구조로 형성하여, 상기 커패시터 영역에는 상기 제2 금속 배선, 상기 절연막 및 상기 금속층으로 이루어진 커패시터를 형성하고, 상기 박막저항 영역에는 상기 금속층으로 이루어진 박막 저항을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 금속층을 형성한 후,
    상기 금속층을 포함한 전체 구조 상에 상부 층간 절연막을 형성하는 단계;
    상기 커패시터 영역에서는 상기 금속층이 노출되고, 상기 일반 배선 영역에서는 상기 제2 금속 배선이 노출되며, 상기 박막 저항 영역에서는 상기 금속층이 노출되는 다마신 패턴을 상기 상부 층간 절연막에 형성하는 단계; 및
    상기 상부 층간 절연막의 상기 다마신 패턴에 제3 금속 배선을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 금속 배선 또는 상기 제2 금속 배선이 구리로 형성된 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속층이 TiN 또는 TaNx로 형성되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 절연막이 SiN, Al2O3, Ta2O5 또는 HfO 중 선택된 어느 하나로 형성하거나 두개 이상 적층된 구조로 형성되는 반도체 소자의 제조 방법.
KR1020040055932A 2004-07-19 2004-07-19 반도체 소자의 제조 방법 KR101044612B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040055932A KR101044612B1 (ko) 2004-07-19 2004-07-19 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040055932A KR101044612B1 (ko) 2004-07-19 2004-07-19 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060007174A true KR20060007174A (ko) 2006-01-24
KR101044612B1 KR101044612B1 (ko) 2011-06-29

Family

ID=37118541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040055932A KR101044612B1 (ko) 2004-07-19 2004-07-19 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR101044612B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969971B2 (en) 2012-12-13 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor devices including a resistor structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107146B1 (ko) 2013-08-19 2020-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102008840B1 (ko) 2013-08-30 2019-08-08 삼성전자 주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399893B1 (ko) * 2000-12-28 2003-09-29 주식회사 하이닉스반도체 아날로그 소자의 제조 방법
KR100423533B1 (ko) * 2001-06-29 2004-03-18 주식회사 하이닉스반도체 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법
US6709918B1 (en) 2002-12-02 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Method for making a metal-insulator-metal (MIM) capacitor and metal resistor for a copper back-end-of-line (BEOL) technology
KR20040050514A (ko) * 2002-12-10 2004-06-16 주식회사 하이닉스반도체 아날로그 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969971B2 (en) 2012-12-13 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor devices including a resistor structure

Also Published As

Publication number Publication date
KR101044612B1 (ko) 2011-06-29

Similar Documents

Publication Publication Date Title
KR100505658B1 (ko) ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
US7220652B2 (en) Metal-insulator-metal capacitor and interconnecting structure
US6924192B2 (en) Semiconductor device manufacturing method and semiconductor device
US20050263848A1 (en) Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same
US7560795B2 (en) Semiconductor device with a capacitor
JP2006191036A (ja) 半導体素子及びその形成方法
KR100356135B1 (ko) 반도체 장치의 제조방법
KR100835409B1 (ko) 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법
KR20050069705A (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR20090046578A (ko) 반도체 소자의 커패시터 및 이의 제조방법
KR101044612B1 (ko) 반도체 소자의 제조 방법
KR100724249B1 (ko) 반도체 소자 제조 방법
KR100548516B1 (ko) Ｍｉｍ 캐패시터 형성방법
US20020153544A1 (en) Semiconductor device and its manufacturing method
KR100650192B1 (ko) 반도체 소자 및 그의 형성 방법
US7005343B2 (en) Semiconductor device and method of manufacturing the same
KR100965215B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100968646B1 (ko) 반도체 수동 소자의 제조 방법
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
KR100457044B1 (ko) 반도체 소자의 제조 방법
JP2007214284A (ja) 半導体装置
KR101057753B1 (ko) 반도체 소자의 제조방법
KR100667914B1 (ko) 수평구조의 엠아이엠 캐패시터 및 그 제조 방법
KR100798270B1 (ko) 반도체 소자 및 그 제조 방법
JP2005005337A (ja) Ｄｒａｍ混載半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 9