JP2014183248A - 半導体装置および歪監視装置 - Google Patents

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Abstract

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体装置１０では、半導体基板１２は第１および第２の領域１２ａ、１２ｂを有している。第１の領域１２ａに絶縁ゲート電界効果トランジスタ１３が設けられている。第２の領域１２ｂであって半導体基板１２の上面より内側に設けられた長尺な金属抵抗体３７と、半導体基板１２と金属抵抗体３７の間に設けられ、半導体基板１２の上面まで延在した第１の絶縁膜５１と、金属抵抗体３７を跨いで第１の絶縁膜５１上に設けられた第２の絶縁膜５３とを有する歪ゲージ部１４が設けられている。半導体基板１２は基板１５に載置されている。
【選択図】 図１

Description

本発明の実施形態は、半導体装置および歪監視装置に関する。
従来、モータ制御回路、電力変換機器などに用いられるパワー半導体装置には、パワー半導体素子がハンダ層を介して銅ベース基板に接合され、そのパワー半導体素子の表面に金属箔の歪ゲージが形成されているものが知られている。
通電によりパワー半導体素子が発熱すると、シリコン（Ｓｉ）、ハンダ合金および銅（Ｃｕ）の熱膨張係数の違いに起因して、パワー半導体素子およびパワー半導体素子の近傍に熱歪が発生する。歪ゲージは、この歪量をモニターしている。
然しながら、次世代のパワー半導体素子として有望視されている炭化珪素（ＳｉＣ）半パワー導体素子では、その使用温度（２００℃〜４００℃）がシリコンパワー半導体素子の使用温度（１００℃〜１５０℃）より高い。
その結果、歪ゲージが劣化して、歪ゲージの感度および応答特性などが低下する問題がある。従って、ＳｉＣパワー半導体装置の信頼性が損なわれる問題がある。
特開２０１０−１６２７４号公報
信頼性の高い半導体装置および歪監視装置を提供することを目的とする。
一つの実施形態によれば、半導体装置では、半導体基板は第１および第２の領域を有している。前記半導体基板の前記第１の領域に、絶縁ゲート電界効果トランジスタが設けられている。前記半導体基板の前記第２の領域であって前記半導体基板の上面より内側に設けられた長尺な金属抵抗体と、前記半導体基板と前記金属抵抗体の間に設けられ、前記半導体基板の前記上面まで延在した第１の絶縁膜と、前記金属抵抗体を跨いで前記第１の絶縁膜上に設けられた第２の絶縁膜と、を有する歪ゲージ部が設けられている。前半導体基板は基板に載置されている。
実施形態１に係る半導体装置を示す断面図。 実施形態１に係る半導体装置に搭載される半導体素子を示す図で、図２（ａ）はその平面図、図２（ｂ）は図１（ａ）のＡ―Ａ線に沿って切断し矢印方向に眺めた断面図。 実施形態１に係る半導体素子が有する歪ゲージ部を拡大して示す断面図。 実施形態１に係る歪監視装置を示す図。 実施形態１に係る歪監視装置の動作を示すフローチャート。 実施形態１に係る半導体装置の製造工程の要部を順に示す断面図。 実施形態１に係る半導体装置の製造工程の要部を順に示す断面図。 実施形態１に係る半導体装置の製造工程の要部を順に示す断面図。 実施形態２に係る半導体装置を示す平面図。 実施形態２に係る別の半導体装置を示す平面図。
以下、本発明の実施形態について図面を参照しながら説明する。
（実施形態１）
本実施形態に係る半導体装置について図１乃至図３を用いて説明する。図１は本実施形態の半導体装置を示す断面図、図２は半導体装置に搭載される半導体素子を示す図で、図２（ａ）はその平面図、図２（ｂ）は図１（ａ）のＡ―Ａ線に沿って切断し矢印方向に眺めた断面図、図３は半導体素子が有する歪ゲージ部を拡大して示す断面図である。
図１に示すように、本実施形態の半導体装置１０は大電力で動作するモータ制御回路、電力変換機器などに用いられる炭化珪素（ＳｉＣ）のパワー半導体装置である。半導体素子１１はＳｉＣの半導体素子である。半導体装置１０は、２つの半導体素子１１が搭載された、所謂２ｉｎ１の半導体装置である。
半導体素子１１では、ＳｉＣの半導体基板１２に大電力のスイッチングが可能な絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）１３と通電時の発熱による半導体基板１２の熱歪をモニターするための歪ゲーシ部１４がモノリシックに設けられている。
半導体基板１２は、基板１５にハンダ層１８を介して載置されている。基板１５は、銅ベース基板１５ａと、絶縁層１５ｂと、回路パターン１５ｃを有している。銅ベース基板１５ａ上に絶縁層１５ｂが設けられ、絶縁層１５ｂ上に回路パターン１５ｃが設けられている。半導体基板１２は、回路パターン１５ｃに電気的に接続されている。
ＭＯＳトランジスタ１３のソース電極（図示せず）は、ハンダ層１９を介してリードフレーム２０に接続されている。歪ゲージ部１４のゲージ端子（図示せず）は、ゲージリード２１に接続されている。
基板１５には筒状のケース２２が取り付けられている。筒状のケース２２には蓋体２３が冠着されている。基板１５、ケース２２および蓋体２３により、半導体素子１１を収納する箱型のパッケージが構成されている。パッケージ内には樹脂２４が充填されている。リードフレーム２０およびゲージリード２１は、蓋体２３側から外部に引き出されている。
更に、基板１５には放熱手段（図示せず）、例えば放熱フィンが取り付けられている。通電によるＭＯＳトランジスタの発熱は、主に基板１５を通して放熱フィンに伝わり、外部に放熱される。
図２に示すように、半導体基板１２は、ｎ＋型のＳｉＣ基板３０ａと、ＳｉＣ基板３０ａ上に設けられたｎ−型のＳｉＣ半導体層３０ｂを有している。半導体基板１２は、隣接する第１の領域１２ａと第２の領域１２ｂを有している。
第１の領域１２ａにＭＯＳトランジスタ１３が設けられ、第２の領域１２ｂに歪ゲーシ部１４が設けられている。第１の領域１２ａは第２の領域１２ｂより広い。
ＭＯＳトランジスタ１３は縦型ＭＯＳトランジスタである。ＳｉＣ基板３０ａはドレイン層であり、ＳｉＣ半導体層３０ｂは電子が走行するドリフト層である。額縁状のｐ型のベース層３１が、ＳｉＣ半導体層３０ｂの第１の領域１２ａに設けられている。
ゲート電極３２が、ベース層３１のチャネルが形成される領域の上にゲート絶縁膜（図示せず）を介して設けられている。ｎ＋型の不純物拡散層３３が、ゲート電極３２を囲むようにｐ型のベース層３１に設けられている。不純物拡散層３３はソース層である。
ゲート電極３２は層間絶縁膜３４で覆われ、外部に引き出されている。ソース電極３５が、不純物拡散層３３上に設けられている。ドレイン電極３６がＳｉＣ基板３０ａ上に設けられている。
歪ゲーシ部１４は金属歪ゲージで、ＳｉＣ半導体層３０ｂ内で紙面のＹ方向に延在し、交互に反対方向（±Ｙ方向）に折り返された形状の金属抵抗体（Ｎｉ−Ｃｒ系合金膜）３７を有している。
金属抵抗体３７の両端は、ＳｉＣ半導体層３０ｂ上に引き出され、ＳｉＣ半導体層３０ｂ上に設けられたゲージ端子３８ａ、３８ｂに接続されている。
図３に示すように、金属抵抗体３７は、ＳｉＣ半導体層３０ｂ内でＹ方向に延在し、交互に反対方向（±Ｙ方向）に折り返された形状のトレンチに第１の絶縁膜５１を介して埋め込まれている。金属抵抗体３７の上面は、ＳｉＣ半導体層３０ｂの上面より低い。
即ち、金属抵抗体３７はＳｉＣ半導体層３０ｂの上面より内側に設けられている。第１の絶縁膜５１はＳｉＣ半導体層３０ｂと金属抵抗体３７の間に設けられ、ＳｉＣ半導体層３０ｂの上面まで延在している。
第１の絶縁膜５１上に、金属抵抗体３７との間にキャビティ（空洞）５２を形成するように、金属抵抗体３７と離間してトレンチの開口を覆う第２の絶縁膜５３が設けられている。即ち、第２の絶縁膜５３は、金属抵抗体３７を跨いで第１の絶縁膜５１上に設けられている。
金属材料はその金属固有の抵抗値をもっており、外部から引張力（圧縮力）を加えられると伸び（縮み）、その抵抗値は増加（減少）する。金属材料に力が加えられたとき、Ｒであった抵抗値がΔＲだけ変化したとすれば、次の関係が成り立つ。
ΔＲ／Ｒ＝Ｋｓ・ΔＬ／Ｌ＝Ｋｓ・ε （１）
ここで、Ｋｓは歪ゲージの感度を表す係数（ゲージ率）、Ｌは金属抵抗体３７の長さ、ΔＬは金属抵抗体３７の長さの変化量である。一般的な歪ゲージで使われている銅・ニッケル系合金やニッケル・クロム系合金では、ゲージ率はほぼ２である。
キャビティ５２は、金属抵抗体３７と図１に示す樹脂２４が接触するのを防止するために設けられている。金属抵抗体３７と樹脂２４が接触すると、以下のような不具合が生じる。
樹脂２４と金属抵抗体３７の熱膨張の違いにより、樹脂２４は金属抵抗体３７に相対的に力を及ぼす。その力は、半導体基板１２を基板１５に接合するハンダ層１８の疲労を検出する際のノイズとなる。
更に、高温（２００℃〜４００℃）で樹脂２４内の残留ガス、例えば酸素ガスなどが金属抵抗体３７と接触して反応し、金属抵抗体３７が劣化する。その結果、歪ゲージ部１４の検出感度、応答特性が低下する恐れがある。
図４は歪ゲージ部１４を用いて半導体装置１０における歪を監視する歪監視装置を示す図である。歪はホイーストンブリッジ（歪測定装置）５５により検出する。歪ゲージ部１４は、抵抗Ｒ２、Ｒ３、Ｒ４とともにホイーストンブリッジ５５を構成している。
ここで、歪ゲージ部１４を抵抗Ｒ１とする。抵抗Ｒ１、Ｒ２の接続ノード５５ａおよび抵抗Ｒ３、Ｒ４の接続ノード５５ｂに電圧Ｅｉを出力する電源５６が接続されている。抵抗Ｒ２、Ｒ３の接続ノード５５ｃおよび抵抗Ｒ４、Ｒ１の接続ノード５５ｄに信号処理装置５７が接続されている。
信号処理装置５７はホイーストンブリッジ５５の出力電圧Δｅ（不平衡電位差）を読み取って歪量εを算出し、算出された歪量εを出力する。ホイーストンブリッジ５５の出力電圧Δｅは次式で表わされる。
ΔＶｅ＝Ｅｉ（Ｒ１Ｒ３−Ｒ２Ｒ４）／｛（Ｒ１＋Ｒ４）（Ｒ２＋Ｒ３）｝ （２）
ここで、抵抗Ｒ１乃至抵抗Ｒ４の抵抗値が等しい（Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４）とすると、ΔＶｅは次式で表わされる。
ΔＶｅ＝（ΔＲ／４Ｒ１）Ｅｉ＝Ｋｓ・εＥｉ／４ （３）
図５は歪監視装置の動作を示すフローチャートである。ここでは、一例として、歪ゲージ部１４が検出する歪量を継続的にモニターし、ハンダ層１８の破壊疲労による半導体装置１０の故障を未然に防止する場合について説明する。
半導体装置１０には、一定量の通電が長期間にわたって繰り返されているものとする。信号処理装置５７にはマイクロプロセッサーおよび記憶装置が内蔵されており、歪ゲージ部１４が検出する歪量が記憶装置に格納され、過去にハンダ層１８が疲労破壊した歪量のデータが記憶されているとする。
始めに、歪量の経時変化がモニターされる（ステップＳ１１）。歪ゲージ部１４が検出する歪量は、信号処理装置５７の記憶装置に格納され、経時変化として蓄積される。
次に、歪ゲージ部１４が検出する歪量とこれまでに蓄積された歪量の経時変化とが比較され、歪量に不自然な不連続性があるかどうかが判定される（ステップＳ１２）。
歪量に不自然な不連続性が無い場合（ステップＳ１２のＮｏ）は、ステップＳ１１に戻って、歪量のモニターを継続する。一方、歪量に不自然な不連続性がみられる場合（ステップＳ１２のＹｅｓ）は、ステップＳ１３へ行く。
ここで、歪量の経時変化は、信号処理装置５７に記憶されている過去にハンダ層１８が疲労破壊した歪量のデータと比較され、ハンダ層の疲労特性が判定される（ステップＳ１３）。
ハンダ層１８の疲労特性が疲労破壊に到ると想定される基準値を超えていない場合（ステップＳ１３のＮｏ）は、ステップＳ１１に戻って、歪量のモニターを継続する。一方、ハンダ層１８の疲労特性が疲労破壊に到ると想定される基準値を超えている場合（ステップＳ１３のＹｅｓ）は、半導体装置１０の動作条件を緩和する指令を出力する（ステップＳ１４）。
動作条件の緩和とは、例えばＭＯＳトランジスタ１３の動作条件を見直す、あるいは半導体装置１０に内蔵されている別の半導体素子１１を予備（バックアップ）としておき、通電を予備の半導体素子１１に切り換える、等である。
これにより、ハンダ層１８の破壊疲労による半導体装置１０の故障を未然に防止することが可能である。従って、信頼性の高い半導体装置１０が得られる。
即ち、ハンダ層１８に疲労が蓄積してくると、ハンダ層１８が次第に脆くなる。脆くなったハンダ層１８には、応力が加わるとマイクロクラックが発生する。ハンダ層１８にマイクロクラックが発生すると、ハンダ層１８に生じる歪の一部が開放されるので、歪量の変化として観測することができる。マイクロクラックの密度がある限度を超えると、ハンダ層１８がクラックキングし、破断に至る。
次に、半導体装置１０の製造方法について説明する。半導体素子１１のＭＯＳトランジスタ１３の製造工程および半導体装置１０の組立工程については周知であり、その説明は省略し、歪ゲージ部１４の製造工程について説明する。
図６乃至図８は、歪ゲージ部１４の製造工程を順に示す断面図である。歪ゲージ部１４の製工程は、全体もしくは一部をＭＯＳトランジスタ１３の製造工程と同時おこなうことができる。
始めにＳｉＣ基板３０ａ上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりＳｉＣ半導体層３０ｂを形成する。例えば４Ｈ構造のＳｉＣ基板３０ａに、キャリアガスとして、例えばアルゴン（Ａｒ）ガスを用い、プロセスガスとして、例えばシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、ｎ型ドーパントとして、例えば窒素（Ｎ２）ガスを用いて、４Ｈ構造のＳｉＣ半導体層３０ｂをエピタキシャル成長させる。
次に、図６（ａ）に示すように、フォトリソグラフィ法により、ＳｉＣ半導体層３０ｂの第２の領域１２ｂに図２に示すＹ方向に延在し、交互に反対方向（±Ｙ方向）に折り返された形状の開口を有するレジスト膜（図示せず）を形成する。
このレジスト膜をマスクとして、例えばフッ素系ガス（ＣＦ４など）を用いたＲＩＥ（Reactive Ion Etching）法によりＹ方向に延在し、交互に反対方向（±Ｙ方向）に折り返された形状のトレンチ６０を形成する。
トレンチ６０は、金属抵抗体３７が歪ゲーシとして作用する抵抗値を有するような幅、深さ、全長を備えていればよい。トレンチ６０は、例えば幅Ｗが５００ｎｍ乃至１００μｍ、深さＤが１０ｎｍ乃至１００μｍ、全長５０ｎｍ乃至２ｍｍの範囲にあればよい。
次に、ＳｉＣ半導体層３０ｂ上に第１の絶縁膜５１として、例えば厚さ２００ｎｍのシリコン酸化膜をコンフォーマルに形成する。シリコン酸化膜はＳｉＣ半導体層３０ｂの熱酸化法、プラズマＣＶＤ法またはＬＰ（Low Pressure）−ＣＶＤ法などで形成する。
次に、図６（ｂ）に示すように、ＳｉＣ半導体層３０ｂ上に金属抵抗体３７として、例えばスパッタリング法によりトレンチ６０を埋め込むようにＮｉ−Ｃｒ合金膜を形成する。
Ｎｉ−Ｃｒ合金膜にはさまざまな組成があるが、Ｎｉが５０−８０ｗｔ％、Ｃｒが２０−５０ｗｔ％の範囲のＮｉ−Ｃｒ合金膜が使用できる。特に、温度特性を重視する場合、金属抵抗体３７をＮｉＣｒＳｉＯ２系合金膜としても良い。
次に、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の絶縁膜５１が露出するまでＮｉ−Ｃｒ合金膜を除去する。ＣＭＰ装置、研磨スラリー等は通常の半導体装置の製造に用いられるものが使用できる。
このとき、図３に示すキャビティ５２用に、ＣＭＰに伴うデイッシングまたはウエットエッチングによるエッヂバック等を利用して、金属抵抗体３７の上面をＳｉＣ半導体層３０ｂの上面より深さｄだけ掘り下げておく。
深さｄは、トレンチ６０の深さＤの５０乃至９０％の範囲が適当である。深さｄがトレンチ６０の深さＤの９０％を超えると図３に示すキャビティ５２を構成する第２の絶縁膜５３がメンブレンとしてたわんだ場合、第２の絶縁膜５３と金属抵抗体３７が接触する恐れがある。
また、深さｄがトレンチ６０の深さＤの５０％より少ないと上述したデイッシングまたはウエットエッチングにより、金属抵抗体３７を均一に掘り下げることが難しくなる。
次に、図６（ｃ）に示すように、第１の絶縁膜５１上および金属抵抗体３７上に、例えばＬＰ−ＣＶＤ法によりポリシリコン膜６１を形成する。ポリシリコン膜６１は、ノンドープが望ましいが、燐（Ｐ）ドープポリシリコン膜も利用可能である。但し、燐の濃度が高いと、燐が金属抵抗体３７（Ｎｉ―Ｃｒ合金）のＮｉと反応して、Ｎｉ−Ｐ化合物を形成するので、燐の濃度は低い方が良い。
次に、ＣＭＰ法により、第１の絶縁膜５１が露出するまでポリシリコン膜６１を除去する。トレンチ６０内の金属抵抗体３７上にのみポリシリコン膜６１が残置される。ポリシリコン膜６１は、図３に示すキャビティ５２を形成するための犠牲層である。
次に、図７（ａ）に示すように、第１の絶縁膜５１上およびポリシリコン膜６１上に、例えばプラズマＣＶＤ法またはＬＰ−ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜６２を形成する。シリコン酸化膜６２は図３に示す第２の絶縁膜５３の一部となるものである。
シリコン酸化膜６２の厚さは、犠牲層エッチング用の貫通溝が形成でき、且つ下地のうねりや反りによる段切れが発生しない厚さで有ればよい。
次に、図７（ｂ）に示すように、フォトリソグラフィ法によりシリコン酸化膜６２上にポリシリコン膜６１と対向してトレンチ６０の幅Ｗより小さい幅の開口を有するレジスト膜（図示せず）を形成する。
このレジスト膜をマスクとして、シリコン酸化膜６２をエッチングして、ポリシリコン膜６１に達する貫通溝６２ａを形成する。シリコン酸化膜６２のエッチングは、例えばバッファードフッ酸（ＢＨＦ）を用いたウエットエッチング、フッ素系ガスを用いたＲＩＥ法によりおこなう。貫通溝６２ａの深さと幅の比に応じてウエットエッチングおよびＲＩＥ法のうち、どちらか又は両方を使用することができる。
貫通溝６２ａの形状は深さと幅の比が２以上であればよい。貫通溝６２ａの側面は垂直である必要はなく、上方に末広がり状であることが望ましい。これらの要件を満たさないと、後述する貫通溝６２ａの封止が困難になる。
次に、図７（ｃ）に示すように、犠牲層であるポリシリコン膜６１を、例えばフッ化キセノン（ＸｅＦ２）ガスを用いたドライエッチングにより除去する。ポリシリコン膜６１は貫通溝６２ａを通って拡散流入したＸｅＦ２と反応して揮発性のＳｉＦ４となる。
ＳｉＦ４は、貫通溝６２ａを通って外部へ揮散する。これにより、ポリシリコン膜６１が除去されて、そのあとの空間がキャビティ５２となる。
具体的には、ポリシリコン膜６１のドライエッチングは、ドライエッチング装置のチャンバへのＸｅＦ２ガスの導入およびチャンバ内の真空排気を、例えば２乃至５回程度繰り返すことによりおこなう。
次に、図８に示すように、シリコン酸化膜６２上に、シリコン酸化膜６３を形成する。シリコン酸化膜６３の形成は、ＣＶＤ法またはＬＰ−ＣＶＤ法によりおこなう。シリコン酸化膜６３は貫通溝６２ａの側壁にも付着するので、貫通溝６２は閉塞し、封止される。シリコン酸化膜６２とシリコン酸化膜６３は一体となり、第２の絶縁膜５３が得られる。
次に、第２の絶縁膜５３に金属抵抗体３７の端部に到るビアを形成し、ビアに金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属導体を埋め込み、第２の絶縁膜５３上に金属導体に接続されたパッドを形成する。これにより、ゲージ端子３８ａ、３８ｂ８が得られる。
以上説明したように、本実施形態の半導体装置１０では、半導体素子１１は半導体基板１２に設けられたＭＯＳトランジスタ１３および、歪ゲージ部１４を有している。歪ゲージ部１４では、金属抵抗体３７はＳｉＣ半導体層３０ｂに形成されたトレンチ６０内に埋め込まれている。更に、金属抵抗体３７と樹脂２４が接触しないように、キャビティ５２が設けられている。
その結果、金属抵抗体３７は半導体基板１２の伸縮に忠実に追随するので、検出される歪量の応答が早くなり、感度が向上する利点がある。通電中の発熱により半導体基板１２に生じる歪量を精度よくモニターすることができる。
半導体基板１２に生じる歪量の経時変化から、ハンダ層１８を介した半導体基板１２と基板１５の接合状態の変化を検知して、ハンダ層１８の熱疲労特性を推定することができる。従って、ハンダ層１８の熱疲労破壊が未然に防止され、信頼性の高い半導体装置１０が得られる。
半導体基板の表面に金属膜を形成し、フォトリソグライフ法により金属膜をパターニングして歪ゲージ部を形成する場合、半導体基板と金属膜の熱膨張係数の違いに起因して、半導体基板と金属抵抗体の伸縮にずれが生じる。その結果、検出される歪量のＳ／Ｎが低下する恐れがある。
また、半導体基板の表面に金属歪ゲージ箔を接着剤で貼りつける場合、高温で接着剤が軟化する。その結果、半導体基板の伸縮に対する金属抵抗体の追随性が低下し、検出される歪量の応答速度、感度の向上は期待できない。
ここでは、ＭＯＳトランジタ１３が縦型ＭＯＳトランジスタである場合について説明したが、その他のパワートランジスタ、例えばトレンチゲートＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、横型ＭＯＳトランジスタでも構わない。
半導体基板１２がＳｉＣである場合について説明したが、その他の基板、例えば窒化ガリウム（ＧａＮ）基板、酸化ガリウム（Ｇａ２Ｏ３）基板なども使用可能である。
金属抵抗体３７がＳｉＣ半導体層３０ｂの上面より深さｄだけ掘り下げられて、キャビティ５２がＳｉＣ半導体層３０ｂの上面より下側に形成される場合について説明したが、キャビティ５２をＳｉＣ半導体層３０ｂの上面より上側に形成することもできる。
例えば、金属抵抗体３７を掘り下げずに、金属抵抗体３７上に犠牲層となるポリシリコン膜６１を形成し、ポリシリコン膜６１の上面および側面を覆うシリコン酸化膜６２を形成する。その後、図７（ｂ）から図８と同様にしてキャビティ５２を形成することができる。
ＳｉＣは電場が印加されると屈折率が電場の強さの２乗に比例して変化する現象（Ｋｅｒｒ効果）を有している。ＳｉＣの屈折率が変化するとき、ＳｉＣに僅かな歪みが生じる。
半導体素子１１に高電圧、例えば数千ｋＶのサージが印加された場合、ＳｉＣ半導体層３０ｂ内に設けられた、歪ゲージ部１４は、このサージに起因する半導体基板１２の歪みを検知することが可能である。
従って、ＭＯＳトランジスタ１３がＥＳＤ（Electro Static Discharge）により破壊されるのを防止することが可能である。
（実施形態２）
本実施形態に係る半導体装置について、図９を用いて説明する。図９は本実施形態の半導体装置に搭載される半導体素子を示す平面図である。
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、半導体素子が２つの歪ゲージ部を有することにある。
即ち、図９に示すように、本実施形態の半導体装置に搭載される半導体素子７０には、ＳｉＣ半導体層３０ｂの第２の領域１２ｂに第１の歪ゲージ部７１および第２の歪ゲージ部７２が設けられている。第１および第２の歪ゲージ部７１、７２は、直交するＹ方向（第１の方向）およびＸ方向（第２の方向）に沿って離間して配置されている。
第１の歪ゲージ部７１は、ＳｉＣ半導体層３０ｂ内でＹ方向に延在し、交互に反対方向（±Ｙ方向）に折り返された形状の金属抵抗体（Ｎｉ−Ｃｒ系合金膜）を有している。
第２の歪ゲージ部７２は、ＳｉＣ半導体層３０ｂ内でＸ方向に延在し、交互に反対方向（±Ｘ方向）に折り返された形状の金属抵抗体（Ｎｉ−Ｃｒ系合金膜）を有している。
第１の歪ゲージ部７１は、半導体基板１２のＹ方向の歪量を検出する。第２の歪ゲージ部７１は、半導体基板１２のＸ方向の歪量を検出する。第１および第２の歪ゲージ部７１、７２により、半導体基板１２の歪量を２次元的にモニターすることが可能である。
半導体基板１２に生じる２次元の歪量の経時変化から、ハンダ層１８を介した半導体基板１２と基板１５の接合状態の変化を２次元で検知することができる。その結果、１次元の場合よりハンダ層１８の熱疲労特性の推定精度が高まることが期待される。
従って、ハンダ層１８の熱疲労破壊を精度よく未然に防止することができるので、半導体装置１０の信頼性を更に高めることが可能である。
なお、第１および第２の歪ゲージ部７１、７２の構成および製造方法は、歪ゲージ部１４と同様であり、その説明は省略する。
以上説明したように、本実施形態の半導体素子７０は、ＳｉＣ半導体層３０ｂの第２の領域１２ｂに直交するＹ方向およびＸ方向に沿って離間して配置された第１および第２の歪ゲージ部７１、７２が設けられている。その結果、ハンダ層１８の熱疲労特性の推定精度が高まり、半導体装置１０の信頼性を更に高めることができる。
ここでは、ＳｉＣ半導体層３０ｂの第２の領域１２ｂはＹ方向の長さＹｂがＸ方向の長さＸｂより大きい（Ｙｂ＞Ｘｂ）長方形状である。従って、第２の、歪ゲージ部７２の金属抵抗体のＸ方向に延在する長さＬ２は、Ｘ方向の長さＸｂで制限される（Ｘｂ＞Ｌ２）。
第１の歪ゲージ部７１と第２の歪ゲージ部７２の性能を揃えるためには、第１の歪ゲージ部７１の金属抵抗体のＹ方向に延在する長さＬ１はＬ２と等しくする必要がある（Ｌ１＝Ｌ２）。
その結果、第１および第２の歪ゲージ部７１、７２の性能がＸ方向の長さＸｂで律速される懸念が生じる。その場合は、第２の領域１２ｂを、第１の領域１２ａの隣り合う２辺に隣接するＬ字型とするとよい。
図１０は第１の領域１２ａの隣り合う２辺に隣接するＬ字型の第２の領域１２ｂに設けられた第１および第２の歪ゲージ部を有する半導体素子を示す平面図である。図１０に示すように、半導体素子８０は第２の領域１２ｂのＬ字のＹ方向の辺に沿って第１の歪ゲージ部８１が設けられ、Ｘ方向の辺に沿って第２の歪ゲージ部８２が設けられている。
第１の歪ゲージ部８１は、ＳｉＣ半導体層３０ｂ内でＹ方向に延在し、交互に反対方向（±Ｙ方向）に折り返された形状の金属抵抗体（Ｎｉ−Ｃｒ系合金膜）を有している。
第２の歪ゲージ部８２は、ＳｉＣ半導体層３０ｂ内でＸ方向に延在し、交互に反対方向（±Ｘ方向）に折り返された形状の金属抵抗体（Ｎｉ−Ｃｒ系合金膜）を有している。
これにより、第２の歪ゲージ部８２の金属抵抗体のＸ方向に延在する長さＬ２は、図９に示すＸ方向の長さＸｂで制限されることはなくなる（Ｌ２＞Ｘｂ）。第１の歪ゲージ部８１のＹ方向に延在する長さＬ１および第２の歪ゲージ部７２の金属抵抗体のＸ方向に延在する長さＬ２は、Ｙ方向の長さＹｂ内で必要な長さを確保することができる。
従って、第１および第２の歪ゲージ部８１、８２の性能を更に向上させることが可能である。半導体素子８０は、チップサイズに比較的余裕がある場合に適している。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、以下の付記に記載されているような構成が考えられる。
（付記１） 前記基板は、銅ベース基板と、銅ベース基板上に設けられた絶縁層と、絶縁層上に設けられた回路パターンを有する請求項１に記載の半導体装置。
（付記２） 前記半導体基板は、金属接合剤を介して前記基板に載置されている請求項１に記載の半導体装置。
（付記３） 前記金属接合剤は、ハンダである付記２に記載の半導体装置。
（付記４） 前記基板に取り付けられた筒形のケースと、前記ケースに冠着された蓋体と、前記ケース内に充填された樹脂とを具備する請求項１に記載の半導体装置。
１０、７０、８０ 半導体装置
１１ 半導体素子
１２ 半導体基板
１２ａ、１２ｂｂ 第１、第２の領域
１３ ＭＯＳトランジスタ
１４ 歪ゲージ部
１５ 基板
１５ａ 銅ベース基板
１５ｂ 絶縁層
１５ｃ 回路パターン
１８、１９ ハンダ層
２０ リードフレーム
２１ ゲージリード
２２ ケース
２３ 蓋体
２４ 樹脂
３０ａ ＳｉＣ基板
３０ｂ ＳｉＣ半導体層
３１ ベース層
３２ ゲート電極
３３ 不純物拡散層層
３４ 層間絶縁膜
３５ ソース電極
３６ ドレイン電極
３７ 金属抵抗体
３８ａ、３８ｂ ゲージ端子
５１ 第１の絶縁膜
５２ キャビティ
５３ 第２の絶縁膜
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
５５ ホイーストンブリッジ
５６ 電源
５７ 信号処理装置
６０ トレンチ
６１ ポリシリコン膜
６２、６３ シリコン酸化膜
６２ａ 貫通溝
７１、８１ 第１の歪ゲージ部
７２、８２ 第２の歪ゲージ部

Claims (5)

  1. 基板と、
    前記基板に載置され、第１および第２の領域を有する半導体基板と、
    前記半導体基板の前記第１の領域に設けられた絶縁ゲート電界効果トランジスタと、
    前記半導体基板の前記第２の領域であって前記半導体基板の上面より内側に設けられた長尺な金属抵抗体と、前記半導体基板と前記金属抵抗体の間に設けられ、前記半導体基板の前記上面まで延在した第１の絶縁膜と、前記金属抵抗体を跨いで前記第１の絶縁膜上に設けられた第２の絶縁膜とを有する歪ゲージ部と、
    を具備することを特徴とする半導体装置。
  2. 基板と、前記基板に載置され、第１および第２の領域を有する半導体基板と、前記半導体基板の前記第１の領域に設けられた絶縁ゲート電界効果トランジスタと、前記半導体基板の前記第２の領域であって前記半導体基板の表面より内側に設けられた長尺な金属抵抗体と、前記半導体基板と前記金属抵抗体の間に設けられ、前記半導体基板の前記表面まで延在した第１の絶縁膜と、前記金属抵抗体を跨いで前記第１絶縁膜上に設けられた第２の絶縁膜と、を有する歪ゲージ部とを有する半導体装置の前記歪ゲージ部に電気的に接続され、前記半導体基板に生じる歪量を電気信号に変換する歪測定装置と、
    前記歪測定装置に電気的に接続され、前記歪量に応じた前記電気信号を処理し、前記歪量の経時変化から前記半導体装置における歪を監視する信号処理装置と、
    を具備することを特徴とする歪監視装置。
  3. 前記半導体基板の前記第２の領域に第１および第２の前記歪ゲージ部が設けられ、第１および第２の前記歪ゲージ部は直交する第１および第２の方向に沿って離間して配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体基板の前記第２の領域は前記第１および第２の方向に沿って前記半導体基板の前記第１の領域に隣接するＬ字状であり、前記第１の歪ゲージ部は前記Ｌ字の前記第１の方向の辺に沿って配置され、前記第２の歪ゲージ部は前記Ｌ字の前記第２の方向の辺に沿って配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板は、炭化珪素半導体基板であることを特徴とする請求項１に記載の半導体装置。
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