JP2011031385A - Ｍｅｍｓセンサ - Google Patents

Abstract

【課題】安価に製造することができるＭＥＭＳセンサを提供する。
【解決手段】ＭＥＭＳセンサの一例であるシリコンマイク１は、開口５が貫通して形成されたシリコン基板２と、開口５に対向して設けられ、その対向方向に振動可能な振動膜６と、振動膜６に形成された圧電素子９とを含んでいる。
【選択図】図２

Description

本発明は、ＭＥＭＳ（Micro Electro Mechanical Systems）技術により製造されるセンサ（ＭＥＭＳセンサ）に関する。

ＭＥＭＳセンサの一つの例として、シリコンマイク（Ｓｉマイク）が挙げられる。また、ＭＥＭＳセンサの他の例として、気体または液体の圧力を検出するための圧力センサが挙げられる。
最近、携帯電話機などのモバイル機器を中心に、ＥＣＭ（Electret Condenser Microphone）の代替品として、シリコンマイクの採用が進んでいる。

特許文献１のシリコンマイクは、たとえば、中央部に開口が形成されたシリコン基板の表面上に、ダイヤフラム（振動膜）を開口に対向させて配置し、バックプレートをダイヤフラムと微小な間隔を空けて対向配置した構造を有している。音圧（音波）が入力されると、ダイヤフラムが振動する。ダイヤフラムとバックプレートとの間に電圧が印加されている状態で、ダイヤフラムが振動すると、ダイヤフラムとバックプレートとにより形成されるコンデンサの静電容量が変化する。この静電容量の変化によるダイヤフラムおよびバックプレート間の電圧変動が音声信号として出力される。

従来のシリコンマイクは、ＳＯＩ（Silicon On Insulator）基板を用いて製造される。ＳＯＩ基板は、たとえば、シリコン基板上に、ＳｉＯ_２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層およびシリコン層がこの順に積層された構造を有している。シリコン層は、Ｐ型またはＮ型の不純物のドーピングによる導電性を有している。シリコン層のパターニングにより、ダイヤフラムがＢＯＸ層上に形成される。その後、ダイヤフラム（パターニングされたシリコン層）上に犠牲層が形成され、その犠牲層上にバックプレートが形成される。そして、シリコン基板およびＢＯＸ層に開口が形成され、ダイヤフラムがシリコン基板上に浮いた状態にされる。また、ダイヤフラムとバックプレートとの間から犠牲層が除去される。これにより、シリコンマイクが完成する。

圧力センサに関し、特許文献２の圧力センサのように、ＳＯＩ基板およびガラス基板を用いて製造されるものがある。まず、ＳＯＩ基板において、ＢＯＸ層上にシリコン層が薄く残るように、シリコン層に凹部が形成される。次に、平面視略Ｃ字状の溝が凹部の周囲を取り囲むように形成されることにより、凹部の底面をなすシリコン層がダイヤフラムに加工される。その後、ＳＯＩ基板において、シリコン基板およびＢＯＸ層におけるダイヤフラムに対向する部分が除去される。そして、陽極接合法により、電極を有するガラス基板がシリコン基板に貼り合わされる。これにより、ダイヤフラムとガラス基板との間に密閉された基準圧室が形成され、圧力センサが完成する。

特開２００６−１０８４９１号公報 特開２００５−２０１８１８号公報

しかしながら、シリコンマイクおよび圧力センサのいずれにおいても、従来のＭＥＭＳセンサでは、その製造に用いられるＳＯＩ基板が比較的高価であるため、コストが高くつく。
本発明の目的は、安価に製造することができるＭＥＭＳセンサを提供することである。

前記の目的を達成するための本発明に係るＭＥＭＳセンサは、開口が貫通して形成された半導体基板と、前記開口に対向して設けられ、その対向方向に振動可能な振動膜と、前記振動膜に形成された圧電素子またはひずみゲージとを含んでいる。
このＭＥＭＳセンサは、たとえば、シリコンマイクとして機能することができる。たとえば、振動膜に圧電素子が形成される場合、振動膜が振動すると、圧電素子から圧電効果による電圧が音声信号として出力される。したがって、従来のシリコンマイクにおいて静電容量変化を得るために不可欠なバックプレートが不要である。そのため、本発明に係るシリコンマイクとしてのＭＥＭＳセンサは、従来のシリコンマイクと比較して、バックプレートが存在しない分、構造が簡素であり、厚さを小さくすることができる。また、バックプレートを形成するためのフォトマスクが不要であるので、シリコンマイクの製造に用いられるフォトマスクの数を減らすことができる。

そして、振動膜に導電性が不要であるので、振動膜の材料として、導電性を有するシリコンを用いる必要がなく、ＳｉＯ_２、ＳｉＮ（窒化シリコン）またはＰｏｌｙ−Ｓｉ（多結晶シリコン）などを用いることができる。そのため、シリコンマイクの製造にＳＯＩ基板を用いる必要がなく、シリコン基板などを用いて、従来のシリコンマイクよりも安価に製造することができる。

また、従来のシリコンマイクでは、ダイヤフラムに生じる振動が静電容量変化を生じさせ、その静電容量変化による電圧変動が音声信号として出力されるため、感度が低く、微小な音波（振動）まで検出するには、音声信号を大きく増幅しなければならない。しかしながら、音声信号を大きく増幅すると、音声信号に含まれるノイズ成分も増幅されてしまう。

これに対し、本発明に係るＭＥＭＳセンサでシリコンマイクを構成すれば、たとえば、圧電素子を用いるときには、振動膜に生じる振動が圧電効果により電圧に直に変換される。そのため、微小な音波の入力に対しても良好に電圧を出力することができる。したがって、微小な音波の検出のために、出力電圧を大きく増幅する必要がない。そのため、音声信号に含まれるノイズ量の低減を図ることができる。

また、ＭＥＭＳセンサをシリコンマイクとする場合には、振動膜は、半導体基板における開口の周囲の部分に支持されていて、圧電素子は、振動膜上に設けられていることが好ましい。
また、振動膜には、開口と連通する空気抜き孔が貫通して形成されていることが好ましい。開口が振動膜と反対側から閉塞部材により閉塞される場合に、空気抜き孔が形成されていれば、開口内（振動膜と閉塞部材との間）に空気が閉じ込められることを防止でき、振動膜の良好な振動を確保することができる。

このＭＥＭＳセンサは、たとえば、圧力センサとして機能することもできる。たとえば、振動膜にひずみゲージが形成されている場合、振動膜は、半導体基板の開口を半導体基板の一方面側から閉塞するように設けられたポリシリコン層を含んでいてもよい。この構成では、ポリシリコン層に、導電型不純物が選択的に添加されることにより、ドープトポリシリコンからなるひずみゲージ（ポリシリコンピエゾ抵抗）が形成されている。ポリシリコン層に圧力が加わると、ポリシリコン層が歪み変形し、その歪み変形によりひずみゲージの電気抵抗が変化する。この電気抵抗の変化に基づいて、ポリシリコン層に加えられた圧力の大きさを検出することができる。

圧力センサの製造時には、まず、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、半導体基板の一方面上に、ポリシリコン層が形成される。次に、ひずみゲージを作成するために、ポリシリコン層に、導電型不純物が選択的に添加される。そして、半導体基板のポリシリコン層と対向する部分がその他方面からエッチングされることにより、半導体基板に開口が形成される。これにより、圧力センサが得られる。

したがって、半導体基板には、シリコン基板などの安価な基板を用いることができ、圧力センサを製造するために、シリコン基板よりもはるかに高価なＳＯＩ基板を用いる必要がない。よって、圧力センサを従来よりも安価に製造することができる。
半導体基板に開口を形成する際にポリシリコン層がエッチングされるのを防止するために、半導体基板とポリシリコン層との間に、半導体基板に対して適当なエッチング選択比を有する材料からなる膜が介在されてもよい。たとえば、半導体基板がシリコン基板である場合、そのような膜として、酸化シリコンからなる膜を例示することができる。

また、ひずみゲージにおける不純物濃度は、１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３であることが好ましい。
ひずみゲージは、平面視において、開口の内側で開口の周縁に沿ってＣ字状に形成されていることが好ましい。これにより、ポリシリコン層の種々の方向の変形に対して、ひずみゲージの電気抵抗の良好な変化を得ることができるので、圧力センサの感度の向上を図ることができる。

また、ＭＥＭＳセンサがシリコンマイクおよび圧力センサのいずれであっても、半導体基板を利用して、半導体素子を形成することができる。さらに、半導体基板上に層間絶縁膜などを挟んで配線を形成し、この配線をコンタクトプラグなどを介して半導体素子に接続することができる。よって、ＭＥＭＳセンサに、適当な半導体素子および配線などからなる回路を内蔵することができる。半導体素子は、ＭＥＭＳセンサからの信号を処理する信号処理回路を構成してもよい。

半導体素子および配線は、半導体基板において振動膜の周囲に形成されていることが好ましい。これにより、ＭＥＭＳセンサ部と回路部（半導体素子および配線）とを１チップで構成すること（１チップ化）が可能となる。
ＭＥＭＳセンサが圧力センサである場合、半導体素子は、たとえば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。この場合、ＭＩＳＦＥＴのゲート電極とポリシリコン層とを同一層に形成すれば、ゲート電極とポリシリコン層とを同じ工程で形成することができ、圧力センサの製造工程の簡素化を図ることができる。

図１は、本発明の一実施形態に係るシリコンマイクの模式的な平面図である。 図２は、図１に示す切断線II−IIにおけるシリコンマイクの模式的な断面図である。 図３Ａは、図２に示すシリコンマイクの製造方法を説明するための模式的な断面図である。 図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。 図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。 図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。 図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。 図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。 図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。 図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。 図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。 図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。 図３Ｋは、図３Ｊの次の工程を示す模式的な断面図である。 図３Ｌは、図３Ｋの次の工程を示す模式的な断面図である。 図３Ｍは、図３Ｌの次の工程を示す模式的な断面図である。 図３Ｎは、図３Ｍの次の工程を示す模式的な断面図である。 図３Ｏは、図３Ｎの次の工程を示す模式的な断面図である。 図３Ｐは、図３Ｏの次の工程を示す模式的な断面図である。 図３Ｑは、図３Ｐの次の工程を示す模式的な断面図である。 図３Ｒは、図３Ｑの次の工程を示す模式的な断面図である。 図４は、本発明の他の実施形態に係る圧力センサの模式的な平面図である。 図５は、図４に示す切断線Ｖ−Ｖにおける圧力センサの模式的な断面図である。 図６Ａは、図５に示す圧力センサの製造方法を説明するための模式的な断面図である。 図６Ｂは、図６Ａの次の工程を示す模式的な断面図である。 図６Ｃは、図６Ｂの次の工程を示す模式的な断面図である。 図６Ｄは、図６Ｃの次の工程を示す模式的な断面図である。 図６Ｅは、図６Ｄの次の工程を示す模式的な断面図である。 図６Ｆは、図６Ｅの次の工程を示す模式的な断面図である。 図６Ｇは、図６Ｆの次の工程を示す模式的な断面図である。 図６Ｈは、図６Ｇの次の工程を示す模式的な断面図である。 図６Ｉは、図６Ｈの次の工程を示す模式的な断面図である。 図６Ｊは、図６Ｉの次の工程を示す模式的な断面図である。 図６Ｋは、図６Ｊの次の工程を示す模式的な断面図である。 図６Ｌは、図６Ｋの次の工程を示す模式的な断面図である。 図６Ｍは、図６Ｌの次の工程を示す模式的な断面図である。 図６Ｎは、図６Ｍの次の工程を示す模式的な断面図である。

以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。
具体的には、本発明のＭＥＭＳセンサとして、シリコンマイクおよび圧力センサを例示し、それぞれについて説明する。
（１）シリコンマイク
図１は、本発明の一実施形態に係るシリコンマイクの模式的な平面図である。図２は、図１に示す切断線II−IIにおけるシリコンマイクの模式的な断面図である。なお、図２では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。

シリコンマイク１は、シリコン基板２を備えている。シリコン基板２には、マイク形成領域３および回路形成領域４が設定されている。
マイク形成領域３において、シリコン基板２には、平面視円形状の開口５が厚さ方向に貫通して形成されている。シリコン基板２の表面における開口５の直径は、たとえば、１〜１０μｍである。

シリコン基板２の表面上には、図２に示すように、振動膜６がマイク形成領域３の全域に形成されている。振動膜６は、ＳｉＯ_２からなる酸化膜７およびＳｉＮからなる窒化膜８をシリコン基板２側から順に積層した２層構造を有している。酸化膜７の厚さは、たとえば、０．５〜１．５μｍである。窒化膜８の厚さは、たとえば、０．５〜１．５μｍである。これにより、振動膜６は、シリコン基板２における開口５の周囲の部分に支持され、開口５と対向する部分（振動部分）６Ａがその対向方向に振動可能な可撓性を有している。

振動膜６の振動部分６Ａ上には、圧電素子９が設けられている。圧電素子９は、下部電極１０と、下部電極１０上に形成された圧電体１１と、圧電体１１上に形成された上部電極１２とを備えている。言い換えれば、圧電素子９は、圧電体１１を上部電極１２および下部電極１０で上下から挟むことにより形成されている。
下部電極１０は、開口５よりも小径の円板状の本体部１３と、本体部１３の周縁から振動膜６上を振動部分６Ａよりも外側の部分まで直線状に延びる延長部１４とを一体的に備えている。下部電極１０は、Ｔｉ（チタン）層およびＰｔ（プラチナ）層を振動膜６側から順に積層した２層構造を有している。

圧電体１１は、平面視で下部電極１０の本体部１３とほぼ同径の円板状に形成されている。圧電体１１は、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）からなる。
上部電極１２は、圧電体１１よりも小径の円板状に形成されている。上部電極１２は、ＩｒＯ_２（酸化イリジウム）層およびＩｒ（イリジウム）層を圧電体１１側から順に積層した２層構造を有している。

振動膜６および圧電素子９の表面は、層間絶縁膜１５により覆われている。層間絶縁膜１５は、ＳｉＯ_２からなる。
層間絶縁膜１５上には、配線１６，１７が形成されている。配線１６，１７は、Ａｌ（アルミニウム）を含む金属材料からなる。
配線１６の一端部は、下部電極１０の延長部１４の先端部の上方に配置されている。配線１６の一端部と延長部１４との間において、層間絶縁膜１５に貫通孔１８が形成されている。配線１６の一端部は、貫通孔１８内に入り込み、貫通孔１８内で延長部１４と接続されている。配線１６の他端部は、その一端部に対して開口５から離れる方向に離間した位置に配置されている。

配線１７の一端部は、上部電極１２の周縁部の上方に配置されている。配線１７の一端部と上部電極１２との間において、層間絶縁膜１５に貫通孔１９が形成されている。配線１７の一端部は、貫通孔１９内に入り込み、貫通孔１９内で上部電極１２と接続されている。配線１７の他端部は、その一端部に対して開口５から離れる方向に離間した位置に配置されている。

回路形成領域４には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）２１およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）２２を含む集積回路が形成されている。
回路形成領域４において、ＮチャネルＭＯＳＦＥＴ２１が形成されるＮＭＯＳ領域２３と、ＰチャネルＭＯＳＦＥＴ２２が形成されるＰＭＯＳ領域２４とは、素子分離部２５により、それぞれ周囲から絶縁分離されている。素子分離部２５は、シリコン基板２にその表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）２６を形成し、その溝２６の内面に熱酸化法により熱酸化膜２７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により絶縁体２８（たとえば、ＳｉＯ_２）を溝２６内に堆積させることにより形成されている。

ＮＭＯＳ領域２３には、Ｐ型ウェル３１が形成されている。Ｐ型ウェル３１の深さは、溝２６の深さよりも大きい。Ｐ型ウェル３１の表層部には、チャネル領域３２を挟んで、Ｎ型のソース領域３３およびドレイン領域３４が形成されている。ソース領域３３およびドレイン領域３４のチャネル領域３２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ２１では、ＬＤＤ（Lightly Doped Drain
）構造が適用されている。

チャネル領域３２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ＳｉＯ_２からなる。
ゲート絶縁膜３５上には、ゲート電極３６が形成されている。ゲート電極３６は、Ｎ型Ｐｏｌｙ−Ｓｉ（多結晶シリコン）からなる。
ゲート絶縁膜３５およびゲート電極３６の周囲には、サイドウォール３７が形成されている。サイドウォール３７は、ＳｉＮからなる。

ソース領域３３、ドレイン領域３４およびゲート電極３６の表面には、それぞれシリサイド３８，３９，４０が形成されている。
ＰＭＯＳ領域２４には、Ｎ型ウェル４１が形成されている。Ｎ型ウェル４１の深さは、溝２６の深さよりも大きい。Ｎ型ウェル４１の表層部には、チャネル領域４２を挟んで、Ｐ型のソース領域４３およびドレイン領域４４が形成されている。ソース領域４３およびドレイン領域４４のチャネル領域４２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ２２では、ＬＤＤ構造が適用されている。

チャネル領域４２上には、ゲート絶縁膜４５が形成されている。ゲート絶縁膜４５は、ＳｉＯ_２からなる。
ゲート絶縁膜４５上には、ゲート電極４６が形成されている。ゲート電極４６は、Ｐ型Ｐｏｌｙ−Ｓｉからなる。
ゲート絶縁膜４５およびゲート電極４６の周囲には、サイドウォール４７が形成されている。サイドウォール４７は、ＳｉＮからなる。

ソース領域４３、ドレイン領域４４およびゲート電極４６の表面には、それぞれシリサイド４８，４９，５０が形成されている。
回路形成領域４において、シリコン基板２の表面上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ＳｉＯ_２からなる。
層間絶縁膜５１上には、配線５２，５３，５４が形成されている。配線５２，５３，５４は、Ａｌ（アルミニウム）を含む金属材料からなる。

配線５２は、ソース領域３３の上方に形成されている。配線５２とソース領域３３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５５が貫通して設けられている。コンタクトプラグ５５は、Ｗ（タングステン）からなる。
配線５３は、ドレイン領域３４およびドレイン領域４４の上方に、それらに跨るように形成されている。配線５３とドレイン領域３４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５６が貫通して設けられている。また、配線５３とドレイン領域４４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５７が貫通して設けられている。コンタクトプラグ５６，５７は、Ｗからなる。

配線５４は、ソース領域４３の上方に形成されている。配線５４とソース領域４３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５８が貫通して設けられている。コンタクトプラグ５８は、Ｗからなる。
シリコンマイク１の最表面には、表面保護膜６１が形成されている。表面保護膜６１は、ＳｉＮからなる。層間絶縁膜１５，５１および配線１６，１７，５２，５３，５４は、表面保護膜６１により覆われている。表面保護膜６１には、配線１６，１７の一部をそれぞれパッド６２，６３として露出させるための開口が形成されている。

シリコンマイク１に音波（音圧）が入力されると、その音波により振動膜６が振動し、この振動膜６の振動が圧電素子９に伝播して、圧電素子９の振動が圧電効果により電圧に変換される。こうして圧電素子９から出力される電圧は、パッド６２，６３の電位差として現れる。したがって、パッド６２，６３と回路形成領域４に形成される集積回路とが配線（図示せず）を介して電気的に接続されることにより、圧電素子９から出力される電圧が音声信号として集積回路に入力される。集積回路としては、その入力される音声信号の増幅およびノイズ成分の除去などの処理のための信号処理回路が例示される。

図３Ａ〜３Ｒは、シリコンマイクの製造工程を順に示す模式的な断面図である。
シリコンマイク１の製造工程では、まず、図３Ａに示すように、シリコン基板２の表層部に、素子分離部２５が形成される。その後、ＮＭＯＳ領域２３およびＰＭＯＳ領域２４に、公知のＣＭＯＳ技術により、それぞれＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２が形成される。

次に、図３Ｂに示すように、熱酸化法またはＣＶＤ法により、マイク形成領域３において、シリコン基板２の表面上に、酸化膜７が形成される。つづいて、ＣＶＤ法により、酸化膜７上に、窒化膜８が形成される。
その後、図３Ｃに示すように、スパッタ法により、窒化膜８の全域上に、下部電極１０と同じ構成の膜７１が形成される。また、スパッタ法またはゾルゲル法により、膜７１の全域上に、圧電体１１と同じ構成の膜７２が形成される。さらに、スパッタ法により、膜７２の全域上に、上部電極１２と同じ構成の膜７３が形成される。

次いで、図３Ｄに示すように、フォトリソグラフィにより、膜７３上に、レジストパターン７４が膜７３における上部電極１２となる部分を覆い隠すように形成される。
そして、図３Ｅに示すように、レジストパターン７４をマスクとするエッチングにより、膜７３がパターニングされ、上部電極１２が形成される。上部電極１２の形成後、レジストパターン７４は除去される。

その後、図３Ｆに示すように、フォトリソグラフィにより、膜７２上に、レジストパターン７５が膜７２における圧電体１１となる部分を覆い隠すように形成される。
そして、図３Ｇに示すように、レジストパターン７５をマスクとするエッチングにより、膜７２がパターニングされ、圧電体１１が形成される。圧電体１１の形成後、レジストパターン７５は除去される。

さらに、図３Ｈに示すように、フォトリソグラフィにより、膜７１上に、レジストパターン７６が膜７１における下部電極１０となる部分を覆い隠すように形成される。
そして、図３Ｉに示すように、レジストパターン７６をマスクとするエッチングにより、膜７１がパターニングされ、下部電極１０が形成される。下部電極１０の形成後、レジストパターン７６は除去される。

次に、図３Ｊに示すように、ＣＶＤ法により、層間絶縁膜１５，５１が形成される。層間絶縁膜５１は、たとえば、層間絶縁膜１５の形成前に、ＣＶＤにより、回路形成領域４におけるシリコン基板２の表面上にＳｉＯ_２を堆積させ、層間絶縁膜１５の形成時に、そのＳｉＯ_２の堆積層上にＳｉＯ_２をさらに堆積させることにより形成される。
層間絶縁膜１５，５１の形成後、フォトリソグラフィおよびエッチングにより、層間絶縁膜５１におけるソース領域３３，４３およびドレイン領域３４，４４と対向する部分に、層間絶縁膜５１を厚さ方向に貫通する貫通孔が形成される。そして、ＣＶＤ法により、各貫通孔内にＷが供給され、各貫通孔がＷで埋め尽くされる。これにより、図３Ｋに示すように、コンタクトプラグ５５〜５８が形成される。

その後、図３Ｌに示すように、フォトリソグラフィにより、層間絶縁膜１５，５１上に、レジストパターン７７が形成される。レジストパターン７７は、層間絶縁膜１５における貫通孔１９が形成される部分のみを露出させ、層間絶縁膜１５，５１のその他の部分を覆い隠す。
そして、図３Ｍに示すように、レジストパターン７７をマスクとするエッチングにより、層間絶縁膜１５に貫通孔１９が形成される。貫通孔１９の形成後、レジストパターン７７は除去される。

次に、図３Ｎに示すように、フォトリソグラフィにより、層間絶縁膜１５，５１上に、レジストパターン７８が形成される。レジストパターン７８は、層間絶縁膜１５における貫通孔１８が形成される部分のみを露出させ、層間絶縁膜１５，５１のその他の部分を覆い隠す。
そして、図３Ｏに示すように、レジストパターン７８をマスクとするエッチングにより、層間絶縁膜１５に貫通孔１８が形成される。貫通孔１８の形成後、レジストパターン７８は除去される。

レジストパターン７８の除去後、スパッタ法により、層間絶縁膜１５，５１上に、Ａｌ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Ａｌ膜がパターニングされ、図３Ｐに示すように、配線１６，１７，５２，５３，５４が形成される。
その後、ＣＶＤ法により、層間絶縁膜１５，５１上に、ＳｉＮ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、ＳｉＮ膜がパターニングされ、図３Ｑに示すように、パッド６２，６３を露出させるための開口を有する表面保護膜６１が形成される。

表面保護膜６１の形成後、図３Ｒに示すように、フォトリソグラフィにより、シリコン基板２の裏面上に、レジストパターン７９が形成される。レジストパターン７９は、シリコン基板２における開口５となる部分を露出させ、その他の部分を覆い隠す。そして、レジストパターン７９をマスクとするエッチングにより、シリコン基板２に開口５が形成される。その後、レジストパターン７９が除去されると、図２に示すシリコンマイク１が得られる。

以上のように、シリコンマイク１では、振動膜６が振動すると、圧電素子９から圧電効果による電圧が音声信号として出力されるので、従来のシリコンマイクにおいて静電容量変化を得るために不可欠なバックプレートが不要である。そのため、シリコンマイク１は、従来のシリコンマイクと比較して、バックプレートが存在しない分、構造が簡素であり、厚さを小さくすることができる。また、バックプレートを形成するためのフォトマスクが不要であるので、シリコンマイク１の製造に用いられるフォトマスクの数を減らすことができる。

そして、振動膜６に導電性が不要であるので、振動膜６の材料として、導電性を有するシリコンを用いる必要がなく、シリコンマイク１では、ＳｉＯ_２／ＳｉＮが用いられている。そのため、シリコンマイク１の製造にＳＯＩ基板を用いる必要がなく、シリコン基板２を用いて、従来のシリコンマイクよりも安価に製造することができる。
なお、振動膜６は、ＳｉＯ_２／ＳｉＮの２層構造を有するものに限定されない。たとえば、ＳｉＯ_２、ＳｉＮおよびＰｏｌｙ−Ｓｉの群から選択される１種の材料からなる単層構造を有していてもよいし、その群から選択される複数種の各材料からなる層を積層した積層構造を有していてもよい。

また、従来のシリコンマイクでは、ダイヤフラムに生じる振動が静電容量変化を生じさせ、その静電容量変化による電圧変動が音声信号として出力されるため、感度が低く、微小な音波（振動）まで検出するには、音声信号を大きく増幅しなければならない。しかしながら、音声信号を大きく増幅すると、音声信号に含まれるノイズ成分も増幅されてしまう。

これに対し、シリコンマイク１では、振動膜６に生じる振動が圧電効果により電圧に直に変換されるので、微小な音波の入力に対しても良好に電圧を出力することができる。したがって、微小な音波の検出のために、出力電圧を大きく増幅する必要がない。そのため、音声信号に含まれるノイズ量の低減を図ることができる。
また、振動膜６を支持するシリコン基板２を利用して、ＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２などの半導体素子を形成することができる。また、シリコンマイク１のように、シリコン基板２上に層間絶縁膜５１を挟んで配線５２，５３，５４が形成され、この配線５２，５３，５４がコンタクトプラグ５５〜５８を介してＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２に接続されることにより、集積回路を形成することができる。この集積回路は、シリコンマイク部からの信号を処理する信号処理回路を構成する。この集積回路は、シリコン基板２において振動膜６の周囲に形成されていることが好ましい。これにより、振動膜６を有するシリコンマイク部（ＭＥＭＳセンサ部）と集積回路とを１チップで構成すること（１チップ化）が可能となる。

以上のように、シリコンマイク１の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１に破線で示すように、振動膜６には、開口５と連通する空気抜き孔８１が貫通して形成されていることが好ましい。開口５が振動膜６と反対側から閉塞部材（図示せず）により閉塞される場合に、空気抜き孔８１が形成されていれば、開口５内（振動膜６と閉塞部材との間）に空気が閉じ込められることを防止でき、振動膜６の良好な振動を確保することができる。

また、シリコンマイク１では、半導体基板の一例としてシリコン基板２が用いられているが、シリコン基板２に代えて、ＳｉＣ（シリコンカーバイド）などのシリコン以外の半導体材料からなる基板が用いられてもよい。
さらに、圧電素子９の代わりに、振動膜６にひずみゲージを形成して、シリコンマイクを構成してもよい。
（２）圧力センサ
図４は、本発明の他の実施形態に係る圧力センサの模式的な平面図である。図５は、図４に示す切断線Ｖ−Ｖにおける圧力センサの模式的な断面図である。なお、図５では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。

圧力センサ１０１は、シリコン基板１０２を備えている。シリコン基板１０２には、センサ領域１０３および回路形成領域１０４が設定されている。
センサ領域１０３において、シリコン基板１０２には、平面視円形状の開口１０５が厚さ方向に貫通して形成されている。シリコン基板１０２の表面における開口１０５の直径は、たとえば、２００〜１０００μｍである。

センサ領域１０３において、シリコン基板１０２の表面上には、図５に示すように、ダイヤフラム１０６が形成されている。ダイヤフラム１０６は、ＳｉＯ_２からなる酸化膜１０７およびポリシリコンからなるポリシリコン層１０８をシリコン基板１０２側から順に積層した２層構造を有している。
酸化膜１０７は、センサ領域１０３の全域に形成されている。酸化膜１０７の厚さは、たとえば、０．３〜１μｍである。

ポリシリコン層１０８は、酸化膜１０７を挟んで開口１０５および開口１０５の周縁部と対向する部分に形成されている。ポリシリコン層１０８の厚さは、たとえば、０．１〜０．５μｍである。
ポリシリコン層１０８には、導電型不純物が選択的に添加（ドープ）されることにより、いわゆるポリシリコンピエゾ抵抗であるひずみゲージ１０９が形成されている。ひずみゲージ１０９における不純物濃度は、たとえば、１×１０^１９〜１×１０^２０／ｃｍ^３である。ひずみゲージ１０９は、図４に示すように、平面視において、開口１０５の内側で開口１０５の周縁に沿ってＣ字状に形成された本体部１１０と、本体部１１０の両端から互いに平行に延びる延長部１１１，１１２とを備えている。

ダイヤフラム１０６の表面は、層間絶縁膜１１５により覆われている。層間絶縁膜１１５は、ＳｉＯ_２からなる。
層間絶縁膜１１５上には、配線１１６，１１７が形成されている。配線１１６，１１７は、Ａｌ（アルミニウム）を含む金属材料からなる。
配線１１６の一端部は、延長部１１１の端部の上方に配置されている。配線１１６の一端部と延長部１１１との間において、層間絶縁膜１１５に貫通孔１１８が形成されている。配線１１６の一端部は、貫通孔１１８内に入り込み、貫通孔１１８内で延長部１１１と接続されている。配線１１６は、回路形成領域１０４に向けて延びている。

配線１１７の一端部は、延長部１１２の上方に配置されている。配線１１７の一端部と延長部１１２との間において、層間絶縁膜１１５に貫通孔（図示せず）が形成されている。配線１１７の一端部は、貫通孔内に入り込み、貫通孔内で延長部１１２と接続されている。配線１１７は、回路形成領域１０４に向けて延びている。
回路形成領域１０４には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）１２１およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）１２２を含む集積回路が形成されている。

回路形成領域１０４において、ＮチャネルＭＯＳＦＥＴ１２１が形成されるＮＭＯＳ領域１２３と、ＰチャネルＭＯＳＦＥＴ１２２が形成されるＰＭＯＳ領域１２４とは、素子分離部１２５により、それぞれ周囲から絶縁分離されている。素子分離部１２５は、シリコン基板１０２にその表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）１２６を形成し、その溝１２６の内面に熱酸化法により熱酸化膜１２７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により絶縁体１２８（たとえば、ＳｉＯ_２）を溝１２６内に堆積させることにより形成されている。

ＮＭＯＳ領域１２３には、Ｐ型ウェル１３１が形成されている。Ｐ型ウェル１３１の深さは、溝１２６の深さよりも大きい。Ｐ型ウェル１３１の表層部には、チャネル領域１３２を挟んで、Ｎ型のソース領域１３３およびドレイン領域１３４が形成されている。ソース領域１３３およびドレイン領域１３４のチャネル領域１３２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ１２１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。

チャネル領域１３２上には、ゲート絶縁膜１３５が設けられている。ゲート絶縁膜１３５は、ＳｉＯ_２からなり、ダイヤフラム１０６の酸化膜１０７と同一層に形成されている。
ゲート絶縁膜１３５上には、ゲート電極１３６が設けられている。ゲート電極１３６は、導電型不純物が添加されたポリシリコンからなり、ダイヤフラム１０６のポリシリコン層１０８と同一層に形成されている。ゲート電極１３６の不純物濃度は、たとえば、１×１０^２０〜１×１０^２１／ｃｍ^３である。

ゲート絶縁膜１３５およびゲート電極１３６の周囲には、サイドウォール１３７が形成されている。サイドウォール１３７は、ＳｉＮからなる。
ソース領域１３３、ドレイン領域１３４およびゲート電極１３６の表面には、それぞれシリサイド１３８，１３９，１４０が形成されている。
ＰＭＯＳ領域１２４には、Ｎ型ウェル１４１が形成されている。Ｎ型ウェル１４１の深さは、溝１２６の深さよりも大きい。Ｎ型ウェル１４１の表層部には、チャネル領域１４２を挟んで、Ｐ型のソース領域１４３およびドレイン領域１４４が形成されている。ソース領域１４３およびドレイン領域１４４のチャネル領域１４２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ１２２では、ＬＤＤ構造が適用されている。

チャネル領域１４２上には、ゲート絶縁膜１４５が設けられている。ゲート絶縁膜１４５は、ＳｉＯ_２からなり、ゲート絶縁膜１３５およびダイヤフラム１０６の酸化膜１０７と同一層に形成されている。
ゲート絶縁膜１４５上には、ゲート電極１４６が設けられている。ゲート電極１４６は、導電型不純物が添加されたポリシリコンからなり、ゲート電極１３６およびダイヤフラム１０６のポリシリコン層１０８と同一層に形成されている。ゲート電極１４６の不純物濃度は、たとえば、１×１０^２０〜１×１０^２１／ｃｍ^３である。

ゲート絶縁膜１４５およびゲート電極１４６の周囲には、サイドウォール１４７が形成されている。サイドウォール１４７は、ＳｉＮからなる。
ソース領域１４３、ドレイン領域１４４およびゲート電極１４６の表面には、それぞれシリサイド１４８，１４９，１５０が形成されている。
回路形成領域１０４において、シリコン基板１０２の表面上には、層間絶縁膜１５１が形成されている。層間絶縁膜１５１は、ＳｉＯ_２からなり、層間絶縁膜１１５と同一層に形成されている。

層間絶縁膜１５１上には、配線１５２，１５３，１５４が設けられている。配線１５２，１５３，１５４は、Ａｌ（アルミニウム）を含む金属材料からなり、配線１１６，１１７と同一層に形成されている。
配線１５２は、ソース領域１３３の上方に形成されている。配線１５２とソース領域１３３との間において、層間絶縁膜１５１には、それらを電気的に接続するためのコンタクトプラグ１５５が貫通して設けられている。コンタクトプラグ１５５は、Ｗ（タングステン）からなる。

配線１５３は、ドレイン領域１３４およびドレイン領域１４４の上方に、それらに跨るように形成されている。配線１５３とドレイン領域１３４との間において、層間絶縁膜１５１には、それらを電気的に接続するためのコンタクトプラグ１５６が貫通して設けられている。また、配線１５３とドレイン領域１４４との間において、層間絶縁膜１５１には、それらを電気的に接続するためのコンタクトプラグ１５７が貫通して設けられている。コンタクトプラグ１５６，１５７は、Ｗからなる。

配線１５４は、ソース領域１４３の上方に形成されている。配線１５４とソース領域１４３との間において、層間絶縁膜１５１には、それらを電気的に接続するためのコンタクトプラグ１５８が貫通して設けられている。コンタクトプラグ１５８は、Ｗからなる。
圧力センサ１０１の最表面には、表面保護膜１６１が形成されている。表面保護膜１６１は、ＳｉＮからなる。層間絶縁膜１１５，１５１および配線１１６，１１７，１５２，１５３，１５４は、表面保護膜１６１により覆われている。表面保護膜１６１の厚さは、たとえば、０．５〜１．５μｍである。

シリコン基板１０２の裏面には、ガラス板１６２が接合されている。これにより、開口１０５内に閉鎖された空間が形成されている。
ダイヤフラム１０６は、シリコン基板１０２における開口１０５と対向する部分１０６Ａがその対向方向に振動可能な可撓性を有している。ダイヤフラム１０６に圧力が加わると、ダイヤフラム１０６が歪み変形し、その歪み変形によりひずみゲージ１０９の電気抵抗が変化する。この電気抵抗の変化が配線１１６，１１７間の電圧変化として現れる。したがって、配線１１６，１１７間の電圧変化に基づいて、ダイヤフラム１０６に加えられた圧力を検出することができる。また、配線１１６，１１７が回路形成領域１０４に形成される集積回路と電気的に接続されていれば、配線１１６，１１７間の電圧が信号として集積回路に入力される。集積回路としては、その入力される信号の増幅およびノイズ成分の除去などの処理のための信号処理回路が例示される。

図６Ａ〜６Ｎは、圧力センサの製造工程を順に示す模式的な断面図である。図６Ａ〜６Ｎでは、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
圧力センサ１０１の製造工程では、まず、図６Ａに示すように、公知のＳＴＩ（Shallow Trench Isolation）技術により、シリコン基板１０２の表層部に、素子分離部１２５が形成される。次に、イオン注入法により、ＮＭＯＳ領域１２３およびＰＭＯＳ領域１２４に、それぞれＰ型不純物（たとえば、Ｂ（ボロン））およびＮ型不純物（たとえば、Ｐ（リン））が注入され、Ｐ型ウェル１３１およびＮ型ウェル１４１が形成される。その後、熱酸化法またはＣＶＤ法により、シリコン基板１０２の表面全域に、ＳｉＯ_２からなる酸化膜１７１が形成される。

次いで、図６Ｂに示すように、ＣＶＤ法により、酸化膜１７１上に、ポリシリコンの堆積層１７２が形成される。
その後、図６Ｃに示すように、フォトリソグラフィにより、堆積層１７２上に、レジストパターン１７３が形成される。レジストパターン１７３は、堆積層１７２におけるひずみゲージ１０９およびゲート電極１３６，１４６となるべき部分のみを露出させ、その他の部分を覆い隠す。

レジストパターン１７３の形成後、そのレジストパターン１７３をマスクとして、堆積層１７２に、Ｐ型不純物が注入される。これにより、図６Ｄに示すように、ひずみゲージ１０９およびゲート電極１３６，１４６が形成される。Ｐ型不純物の注入後、レジストパターン１７３は除去される。
その後、図６Ｅに示すように、フォトリソグラフィにより、堆積層１７２上に、新たなレジストパターン１７４が形成される。レジストパターン１７４は、ゲート電極１３６，１４６を覆い隠すとともに、堆積層１７２におけるポリシリコン層１０８となる部分を覆い隠し、その他の部分を露出させる。

そして、レジストパターン１７４をマスクとするエッチングにより、堆積層１７２がパターニングされる。これにより、図６Ｆに示すように、ゲート電極１３６，１４６が互いに切り離されるとともに、ひずみゲージ１０９を有するポリシリコン層１０８が形成される。堆積層１７２のパターニング後、レジストパターン１７４は除去される。そして、イオン注入法により、Ｐ型ウェル１３１の表層部に、Ｎ型不純物１３８Ｎ，１３９Ｎが注入される。また、イオン注入法により、Ｎ型ウェル１４１の表層部に、Ｐ型不純物１４８Ｐ，１４９Ｐが注入される。

次いで、図６Ｇに示すように、ポリシリコン層１０８およびゲート電極１３６，１４６をマスクとするエッチングにより、酸化膜１７１が選択的に除去され、シリコン基板１０２上に、酸化膜１０７およびゲート絶縁膜１３５，１４５が得られる。
ＣＶＤ法により、シリコン基板１０２上の全域にＳｉＮが堆積される。そして、そのＳｉＮの堆積層がエッチバックされることにより、サイドウォール１３７，１４７が形成される。

サイドウォール１３７，１４７の形成後、図６Ｈに示すように、イオン注入法により、Ｐ型ウェル１３１の表層部に、Ｎ型不純物が先に注入されたＮ型不純物よりも深い位置まで注入され、ソース領域１３３およびドレイン領域１３４が形成される。また、イオン注入法により、Ｎ型ウェル１４１の表層部に、Ｐ型不純物が先に注入されたＰ型不純物よりも深い位置まで注入され、ソース領域１４３およびドレイン領域１４４が形成される。その後、シリサイド１３８，１３９，１４０，１４８，１４９，１５０が形成される。

次に、図６Ｉに示すように、ＣＶＤ法により、層間絶縁膜１１５，１５１が形成される。
層間絶縁膜１１５，１５１の形成後、フォトリソグラフィおよびエッチングにより、層間絶縁膜１５１におけるソース領域１３３，１４３およびドレイン領域１３４，１４４と対向する部分に、層間絶縁膜１５１を厚さ方向に貫通する貫通孔が形成される。そして、ＣＶＤ法により、各貫通孔内にＷが供給され、各貫通孔がＷで埋め尽くされる。これにより、図６Ｊに示すように、コンタクトプラグ１５５〜１５８が形成される。また、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１５に、延長部１１１（図４参照）を部分的に露出させる貫通孔１１８および延長部１１２（図４参照）を部分的に露出させる貫通孔（図示せず）が形成される。

その後、スパッタ法により、層間絶縁膜１１５，１５１上に、Ａｌ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Ａｌ膜がパターニングされ、図６Ｋに示すように、配線１１６，１１７（図４参照），１５２，１５３，１５４が形成される。
その後、図６Ｌに示すように、ＣＶＤ法により、層間絶縁膜１１５，１５１上に、表面保護膜１６１が形成される。

表面保護膜１６１の形成後、図６Ｍに示すように、フォトリソグラフィにより、シリコン基板１０２の裏面上に、レジストパターン１７５が形成される。レジストパターン１７５は、シリコン基板１０２における開口１０５となる部分を露出させ、その他の部分を覆い隠す。
そして、図６Ｎに示すように、レジストパターン１７５をマスクとするエッチングにより、シリコン基板１０２に開口１０５が形成される。このとき、酸化膜１０７がエッチングストッパとして機能し、ポリシリコン層１０８がエッチングされることが防止される。その後、レジストパターン１７５が除去され、陽極接合法により、シリコン基板１０２の裏面にガラス板１６２が接合されると、図５に示す圧力センサ１０１が得られる。

以上のように、圧力センサ１０１では、ダイヤフラム１０６がポリシリコン層１０８を有している。そして、ポリシリコン層１０８に、導電型不純物が選択的に添加されることにより、ドープトポリシリコンからなるひずみゲージ１０９が形成されている。ダイヤフラム１０６に圧力が加わると、ポリシリコン層１０８が歪み変形し、その歪み変形によりひずみゲージ１０９の電気抵抗が変化する。この電気抵抗の変化に基づいて、ダイヤフラム１０６（ポリシリコン層１０８）に加えられた圧力の大きさを検出することができる。

そして、圧力センサ１０１は、安価なシリコン基板１０２を用いて製造することができ、シリコン基板よりもはるかに高価なＳＯＩ基板を必要としない。よって、圧力センサ１０１を従来よりも安価に製造することができる。
ひずみゲージ１０９は、平面視において、開口１０５の内側で開口１０５の周縁に沿ってＣ字状に形成されている。これにより、ポリシリコン層１０８の種々の方向の変形に対して、ひずみゲージ１０９の電気抵抗の良好な変化を得ることができるので、圧力センサ１０１の感度の向上を図ることができる。

また、ダイヤフラム１０６を支持するシリコン基板１０２を利用して、ＮチャネルＭＯＳＦＥＴ１２１およびＰチャネルＭＯＳＦＥＴ１２２などの半導体素子を形成することができる。また、圧力センサ１０１のように、シリコン基板１０２上に層間絶縁膜１５１を挟んで配線１５２，１５３，１５４が形成され、この配線１５２，１５３，１５４がコンタクトプラグ１５５〜１５８を介してＮチャネルＭＯＳＦＥＴ１２１およびＰチャネルＭＯＳＦＥＴ１２２に接続されることにより、集積回路を形成することができる。この集積回路は、圧力センサ部からの信号を処理する信号処理回路を構成する。この集積回路は、シリコン基板１０２においてダイヤフラム１０６の周囲に形成されていることが好ましい。これにより、ダイヤフラム１０６を有する圧力センサ部（ＭＥＭＳセンサ部）と集積回路とを１チップで構成すること（１チップ化）が可能となる。

さらに、圧力センサ１０１では、ＮチャネルＭＯＳＦＥＴ１２１のゲート電極１３６およびＰチャネルＭＯＳＦＥＴ１２２のゲート電極１４６とポリシリコン層１０８とが同一層に形成されている。そのため、ゲート電極１３６，１４６とポリシリコン層１０８とを同じ工程で形成することができ、圧力センサ１０１の製造工程の簡素化が図られている。
以上のように、圧力センサ１０１の一実施形態を説明したが、本発明は、他の形態で実施することもできる。

たとえば、圧力センサ１０１では、ポリシリコンの堆積層１７２がパターニングされることにより、ポリシリコン層１０８がセンサ領域１０３に選択的に形成されているが、センサ領域１０３では堆積層１７２がエッチングされず、ポリシリコン層１０８がセンサ領域１０３の全域に形成されていてもよい。
また、圧力センサ１０１では、半導体基板の一例としてシリコン基板１０２が用いられているが、シリコン基板１０２に代えて、ＳｉＣ（シリコンカーバイド）などのシリコン以外の半導体材料からなる基板が用いられてもよい。

さらに、ひずみゲージ１０９の代わりに、ダイヤフラム１０６に圧電素子を形成して、圧力センサを構成してもよい。
以上では、ＭＥＭＳセンサとして、シリコンマイク１および圧力センサ１０１を例示し、それぞれについて説明したが、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ シリコンマイク（ＭＥＭＳセンサ）
２ シリコン基板（半導体基板）
５ 開口
６ 振動膜
７ 酸化膜
８ 窒化膜
９ 圧電素子
１０ 下部電極
１１ 圧電体
１２ 上部電極
２１ ＮチャネルＭＯＳＦＥＴ（半導体素子）
２２ ＰチャネルＭＯＳＦＥＴ（半導体素子）
５２ 配線
５３ 配線
５４ 配線
８１ 空気抜き孔
１０１ 圧力センサ（ＭＥＭＳセンサ）
１０２ シリコン基板（半導体基板）
１０５ 開口
１０６ ダイヤフラム（振動膜）
１０６Ａ 部分
１０８ ポリシリコン層
１０９ ひずみゲージ
１２１ ＮチャネルＭＯＳＦＥＴ（半導体素子）
１２２ ＰチャネルＭＯＳＦＥＴ（半導体素子）
１５２ 配線
１５３ 配線
１５４ 配線

Claims (12)

1. 開口が貫通して形成された半導体基板と、
   前記開口に対向して設けられ、その対向方向に振動可能な振動膜と、
   前記振動膜に形成された圧電素子またはひずみゲージとを含む、ＭＥＭＳセンサ。
2. 前記振動膜は、前記半導体基板における前記開口の周囲の部分に支持されており、
   前記圧電素子は、前記振動膜上に設けられている、請求項１に記載のＭＥＭＳセンサ。
3. 前記振動膜に前記開口と連通する空気抜き孔が貫通して形成されている、請求項２に記載のＭＥＭＳセンサ。
4. 前記ＭＥＭＳセンサが、シリコンマイクである、請求項１〜３のいずれか一項に記載のＭＥＭＳセンサ。
5. 前記振動膜は、前記開口を前記半導体基板の一方面側から閉塞するように設けられたポリシリコン層を含み、
   前記ひずみゲージは、前記ポリシリコン層に導電型不純物を選択的に添加することにより形成され、前記ポリシリコン層の歪み変形により電気抵抗が変化する、請求項１に記載のＭＥＭＳセンサ。
6. 前記ひずみゲージにおける不純物濃度は、１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３である、請求項５に記載のＭＥＭＳセンサ。
7. 前記ひずみゲージは、平面視において、前記開口の内側で前記開口の周縁に沿ってＣ字状に形成されている、請求項５または６に記載のＭＥＭＳセンサ。
8. 前記ＭＥＭＳセンサが、圧力センサである、請求項１、５、６および７のいずか一項に記載のＭＥＭＳセンサ。
9. 前記半導体基板に形成された半導体素子と、
   前記半導体素子に接続される配線とをさらに含む、請求項１〜８のいずれか一項に記載のＭＥＭＳセンサ。
10. 前記半導体基板において、前記振動膜の周囲に前記半導体素子および前記配線が形成されている、請求項９に記載のＭＥＭＳセンサ。
11. 前記半導体素子は、前記ＭＥＭＳセンサからの信号を処理する信号処理回路を構成している、請求項９または１０に記載のＭＥＭＳセンサ。
12. 前記ＭＥＭＳセンサと、前記半導体素子とが１チップ化されている、請求項９〜１１のいずれか一項に記載のＭＥＭＳセンサ。

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