JP5721452B2 - 静電容量型ｍｅｍｓセンサ - Google Patents

静電容量型ｍｅｍｓセンサ Download PDF

Info

Publication number
JP5721452B2
JP5721452B2 JP2011015730A JP2011015730A JP5721452B2 JP 5721452 B2 JP5721452 B2 JP 5721452B2 JP 2011015730 A JP2011015730 A JP 2011015730A JP 2011015730 A JP2011015730 A JP 2011015730A JP 5721452 B2 JP5721452 B2 JP 5721452B2
Authority
JP
Japan
Prior art keywords
film
semiconductor substrate
electrode portion
space
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011015730A
Other languages
English (en)
Other versions
JP2012156896A (ja
Inventor
吾郎 仲谷
吾郎 仲谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2011015730A priority Critical patent/JP5721452B2/ja
Priority to US13/359,490 priority patent/US9520505B2/en
Publication of JP2012156896A publication Critical patent/JP2012156896A/ja
Application granted granted Critical
Publication of JP5721452B2 publication Critical patent/JP5721452B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0018—Structures acting upon the moving or flexible element for transforming energy into mechanical movement or vice versa, i.e. actuators, sensors, generators
    • B81B3/0021—Transducers for transforming electrical into mechanical energy or vice versa
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0257—Microphones or microspeakers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0292—Sensors not provided for in B81B2201/0207 - B81B2201/0285
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0109—Bridges
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/04—Electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/05—Type of movement
    • B81B2203/051—Translation according to an axis parallel to the substrate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/005—Electrostatic transducers using semiconductor materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Pressure Sensors (AREA)
  • Micromachines (AREA)
  • Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)

Description

本発明は、静電容量型ＭＥＭＳセンサに関する。
ＭＥＭＳ（Micro Electro Mechanical Systems）技術により作製されるセンサは、たとえば、マイクロフォンなどに用いられている。
特許文献１は、ＭＥＭＳ技術を用いて作製されるマイクロフォンを開示している。このマイクロフォンは、固定電極を構成する後プレートと、可動電極を構成するダイヤフラムと、ダイヤフラムを後プレートに保持する手段とを含む。後プレートは多数の孔を有している。同文献の図８には、シリコンウエハをエッチングして、シリコンウエハと一体化した後プレートを形成した構造が示されている。後プレートに対してシリコンウエハの裏面側にはキャビティが形成され、後プレートに対してシリコンウエハの表面側には隙間が形成される。シリコンウエハの表面には、前記隙間を介して後プレートに対向するように、窒化シリコンからなるダイヤフラムが配置されている。ダイヤフラムの表面には金属層が形成されている。音波が入力されると、ダイヤフラムが振動し、それに応じてダイヤフラムの表面の金属層と後プレートとの間の静電容量が変動する。これにより、音波を電気信号に変換できる。
ダイヤフラムの形成は、シリコンウエハ表面に犠牲層としてのポリシリコン膜を形成する工程と、ポリシリコン膜上に窒化シリコン膜（ダイヤフラム）を形成する工程と、犠牲層としてのポリシリコン膜をエッチング除去して、ダイヤフラムの拘束を解く工程とを含む。
特許第３４５１５９３号公報
静電容量型のセンサの感度を向上するためには、可動電極および固定電極の面積（対向面積）を大きくすることが好ましい。しかし、特許文献１の先行技術の構成では、電極の面積を大きくすると、それに応じて、素子サイズが大きくなる。したがって、１枚のシリコンウエハから作製できるマイクロフォン等のセンサの数が少なくなる。それに応じて、センサの製造コストが高くなる。
また、特許文献１の先行技術の構成では、ダイヤフラムを可動状態で支持するために、犠牲層としてのポリシリコン層の形成が不可欠である。特許文献１には、「湿式蝕刻剤」を使用してポリシリコン層を除去する、と説明されているが、本願発明者が検証したところ、湿式エッチングでは、エッチング液の表面張力によって、ダイヤフラムがシリコンウエハ表面に付着してしまうことがわかった。そのため、実際には、犠牲層としてのポリシリコン層の除去は、フッ酸ベーパ等を用いた気相エッチングによらなければならない。しかし、気相エッチングは、高価なプロセスであるから、製造コストの削減を阻害する。
この発明は、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型ＭＥＭＳセンサを提供する。
この発明の静電容量型ＭＥＭＳセンサは、互いに対向する第１電極部および第２電極部を有する静電容量型ＭＥＭＳセンサであって、前記第１電極部としての側壁を有する凹所が厚さ方向に掘り込まれた半導体基板と、前記凹所の深さ方向に沿う姿勢で前記第１電極部に対向するように前記凹所内に配置され、前記凹所の底面から離隔した下縁を有し、前記半導体基板の材料からなる、前記第２電極部としての膜と、前記膜を前記半導体基板に結合する絶縁膜とを含み、前記絶縁膜が、前記膜の少なくとも一側縁を前記凹所の前記第１電極部以外の側壁に結合していて、前記第１電極部、前記第２電極部および前記絶縁膜は、前記半導体基板に形成された絶縁部材によって覆われている（請求項１）。
半導体基板の「厚さ方向」とは、半導体基板の主面に直交する方向（主面の法線方向）である。
この構成によれば、半導体基板の凹所内に配置された第２電極部としての膜は、その下縁が凹所の底面から浮いた状態で、絶縁膜によって半導体基板に結合されているので、自在に振動したり膨張収縮したりできる。そのため、この発明の静電容量型ＭＥＭＳセンサでは、前記膜が可動電極となり、第１電極部としての側壁が固定電極となっていて、膜が振動や膨張収縮することに応じて、膜と側壁との間の静電容量が変動する。これにより、たとえば、音波によって膜が振動した場合には、その音波を電気信号に変換でき、温度や湿度の変化によって膜が膨張収縮した場合には、温度や湿度の変化を電気信号に変換できる。
第２電極部は、半導体基板の主面に平行な方向に厚さを有しているとともに、半導体基板の主面の法線方向に沿う主面を有している。第２電極部は、凹所の深さ方向に沿う姿勢で凹所内に配置されていることから、半導体基板を水平に沿わせると、略垂直に延びる。そのため、第２電極部が重力の影響によって撓んで凹所の内側面に付着したりしないので、重力の影響を考慮することなく、第２電極部を薄くすることができる。これにより、第２電極部は、僅かな音波や温度や湿度の変化にも応答して、振動したり膨張収縮したりできる。つまり、静電容量型ＭＥＭＳセンサの感度を向上することができる。また、凹所を深くすれば、凹所の深さ方向に第２電極部を拡大することができるので、第１電極部と第２電極部との対向面積を大きくすることができ、これによっても、静電容量型ＭＥＭＳセンサの感度を向上することができる。
また、凹所の深さ方向に第２電極部を大きくしても、半導体基板の厚さ方向から見た静電容量型ＭＥＭＳセンサの大きさは変わらない。そのため、第２電極部を大きくしても、半導体基板の厚さ方向から見て、静電容量型ＭＥＭＳセンサを小さく構成することができる。これにより、１枚の元基板（半導体ウエハ）から作製できる静電容量型ＭＥＭＳセンサの数を増やすことができるので、それに応じて、静電容量型ＭＥＭＳセンサの製造コストを削減できる。
また、第１電極部および第２電極部は、ともに、半導体基板の材料からなる。そして、凹所を、その内側に第２電極部が配置されるように、半導体基板において厚さ方向に掘り込み、第２電極部の下端を凹所の底面から離隔させることで静電容量型ＭＥＭＳセンサを製造できる。そのため、静電容量型ＭＥＭＳセンサを製造する際、第２電極部を可動状態で支持するために、第１電極部と第２電極部との間に犠牲層を形成する工程や、この犠牲層を除去する工程は不要である。これによっても、静電容量型ＭＥＭＳセンサの製造コストを削減できる。
以上の結果、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型ＭＥＭＳセンサを提供できる。
また、膜は、側壁に結合された一端縁を基端部として良好に振動したり膨張収縮したりできる。
前記膜は、前記第１電極部側の第１空間と、前記第１電極部側とは反対側の第２空間とに前記凹所内の空間を区画していることが好ましい（請求項２）。
静電容量型ＭＥＭＳセンサは、少なくとも前記第１空間を覆うように前記半導体基板上に配置された蓋部材をさらに含むことが好ましい（請求項３）。この構成によれば、第１空間が蓋部材によって凹所外から遮断されるので、第１空間内における第１電極部と第２電極部（膜）との間に凹所外からの異物が侵入して静電容量型ＭＥＭＳセンサの感度が低下することを防止できる。
静電容量型ＭＥＭＳセンサは、前記第１空間および第２空間を覆うように前記半導体基板上に配置された蓋部材と、前記第２空間を前記凹所外の空間に連通させる開口部を有する状態で、前記蓋部材を前記半導体基板に結合する結合剤とをさらに含むことが好ましい（請求項４）。
この構成によれば、第１空間が蓋部材によって凹所外から遮断されるので、第１空間内における第１電極部と第２電極部（膜）との間に凹所外からの異物が侵入して静電容量型ＭＥＭＳセンサの感度が低下することを防止できる。また、第２空間は、開口部によって凹所外の空間に連通することによって反響室となる。そのため、音波が開口部から第２空間に入って第２空間で反響し、これに応じて第２電極部が振動することで、この音波を電気信号に変換できる。そして、結合剤で蓋部材を半導体基板に結合すると開口部が同時に形成されることから、開口部を別途形成する工程を省略することができるので、それに応じて、静電容量型ＭＥＭＳセンサの製造コストを削減できる。
静電容量型ＭＥＭＳセンサは、前記第１空間および第２空間を覆うように前記半導体基板上に配置され、前記第２空間を前記凹所外の空間に連通させる開口が形成された蓋部材をさらに含むことが好ましい（請求項５）。
この構成によれば、第１空間が蓋部材によって凹所外から遮断されるので、第１空間内における第１電極部と第２電極部（膜）との間に凹所外からの異物が侵入して静電容量型ＭＥＭＳセンサの感度が低下することを防止できる。また、第２空間は、蓋部材に形成された開口によって凹所外の空間に連通することによって反響室となる。そのため、音波が開口から第２空間に入って第２空間で反響し、これに応じて第２電極部が振動することで、この音波を電気信号に変換できる。
静電容量型ＭＥＭＳセンサは、前記膜の前記第１電極部に対向する表面から前記第１電極部に向かって突出した突起をさらに含むことが好ましい（請求項６）。この構成によれば、突起は、膜の揺れ止めとして機能し、第１電極部に接触することによって膜の振動を減衰させることができる。
前記膜は、前記第１電極部に対向する表面に凹凸を有していることが好ましい（請求項７）。この構成によれば、膜の当該表面の面積が増えることによって膜（第２電極部）と第１電極部との対向面積が増えるとともに、膜の当該表面の凸部によって膜と第１電極部との対向間隔が狭くなるので、膜と第１電極との間の静電容量を大きくすることができる。これにより、静電容量型ＭＥＭＳセンサの感度を向上することができる。また、膜の凸部が、膜の揺れ止めとして機能し、第１電極部に接触することによって膜の振動を減衰させることができる。
前記第１電極部は、表面に凹凸を有していることが好ましい（請求項８）。この構成によれば、第１電極部の当該表面の面積が増えることによって膜（第２電極部）と第１電極部との対向面積が増えるとともに、第１電極部の当該表面の凸部によって膜と第１電極部との対向間隔が狭くなるので、膜と第１電極との間の静電容量を大きくすることができる。これにより、静電容量型ＭＥＭＳセンサの感度を向上することができる。また、第１電極部の凸部が、膜の揺れ止めとして機能し、膜に接触することによって膜の振動を減衰させることができる。膜において第１電極部に対向する表面にも凹凸が形成されていれば、これらの効果を一層高めることができる。
前記膜は、前記第１電極部に対向する表面に凹凸を有していて、前記膜の表面の凸部は、前記第１電極部の表面の凹部に嵌まり込み、前記第１電極部の表面の凸部は、前記膜の表面の凹部に嵌まり込んでいることが好ましい（請求項９）。この構成によれば、膜（第２電極部）と第１電極部との対向面積が増えるので、膜と第１電極部との間の静電容量を大きくすることができる。これにより、静電容量型ＭＥＭＳセンサの感度を向上することができる。
前記半導体基板に集積回路素子が形成されていることが好ましい（請求項１０）。この構成によれば、静電容量型ＭＥＭＳセンサの素子と集積回路素子とを１チップで構成すること（１チップ化）が可能となる。
前記静電容量型ＭＥＭＳセンサは、前記膜を振動板とした静電容量型マイクロフォンであってもよい（請求項１１）。この構成によれば、高感度でありながら小型であり、かつ、製造コストも削減できる静電容量型マイクロフォンを提供できる。
図１は、本発明の一実施形態に係る静電容量型マイクロフォンの模式的な斜視図である。 図２は、静電容量型マイクロフォンの模式的な平面図である。 図３は、図２の切断面線ＩＩＩ−ＩＩＩにおける模式的な断面図である。 図４（ａ）は、図１〜図３に示す静電容量型マイクロフォンの製造工程を示す模式的な平面図であり、図４（ｂ）は、図４（ａ）の切断面線Ａ−Ａにおける模式的な断面図である。 図５（ａ）は、図４（ａ）の次の工程を示す模式的な平面図であり、図５（ｂ）は、図５（ａ）の切断面線Ｂ−Ｂにおける模式的な断面図である。 図６（ａ）は、図５（ａ）の次の工程を示す模式的な平面図であり、図６（ｂ）は、図６（ａ）の切断面線Ｃ−Ｃにおける模式的な断面図である。 図７（ａ）は、図６（ａ）の次の工程を示す模式的な平面図であり、図７（ｂ）は、図７（ａ）の切断面線Ｄ−Ｄにおける模式的な断面図である。 図８（ａ）は、図７（ａ）の次の工程を示す模式的な平面図であり、図８（ｂ）は、図８（ａ）の切断面線Ｅ−Ｅにおける模式的な断面図である。 図９（ａ）は、図８（ａ）の次の工程を示す模式的な平面図であり、図９（ｂ）は、図９（ａ）の切断面線Ｆ−Ｆにおける模式的な断面図である。 図１０（ａ）は、図９（ａ）の次の工程を示す模式的な平面図であり、図１０（ｂ）は、図１０（ａ）の切断面線Ｇ−Ｇにおける模式的な断面図である。 図１１（ａ）は、図１０（ａ）の次の工程を示す模式的な平面図であり、図１１（ｂ）は、図１１（ａ）の切断面線Ｈ−Ｈにおける模式的な断面図である。 図１２（ａ）は、図１１（ａ）の次の工程を示す模式的な平面図であり、図１２（ｂ）は、図１２（ａ）の切断面線Ｉ−Ｉにおける模式的な断面図である。 図１３（ａ）は、図１２（ａ）の次の工程を示す模式的な平面図であり、図１３（ｂ）は、図１３（ａ）の切断面線Ｊ−Ｊにおける模式的な断面図である。 図１４（ａ）は、図１３（ａ）の次の工程を示す模式的な平面図であり、図１４（ｂ）は、図１４（ａ）の切断面線Ｋ−Ｋにおける模式的な断面図である。 図１５（ａ）は、図１４（ａ）の次の工程を示す模式的な平面図であり、図１５（ｂ）は、図１５（ａ）の切断面線Ｌ−Ｌにおける模式的な断面図である。 図１６は、本体側ウエハに蓋側ウエハを接合する途中の状態を示す模式的な斜視図である。 図１７は、互いに接合された状態にある本体側ウエハおよび蓋側ウエハの平面図である。 図１８は、第１の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図１９は、第２の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２０は、第３の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２１は、第４の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２２は、第５の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２３は、第６の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２４は、第７の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２５は、第８の変形例に係る静電容量型マイクロフォンの模式的な平面図である。 図２６は、第９の変形例に係る静電容量型マイクロフォンの模式的な斜視図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
具体的には、本発明の静電容量型ＭＥＭＳセンサとして、静電容量型マイクロフォンを例示して、当該マイクロフォンについて説明する。
図１は、本発明の一実施形態に係るマイクロフォンの模式的な斜視図である。図２は、マイクロフォンの模式的な平面図である。
図１および図２を参照して、マイクロフォン１は、平面視四角形のチップ状に形成されている。マイクロフォン１は、半導体基板２および蓋部材３を備えている。
半導体基板２は、たとえば、５ｍΩ〜２５ｍΩの低抵抗のＳｉ（シリコン）からなり、所定の厚さを有している。半導体基板２の「厚さ方向」とは、半導体基板２の主面である表面２Ａに直交する方向（表面２Ａの法線方向）である。
半導体基板２の厚さ方向から見た平面視において、半導体基板２には、マイクロフォン領域４と、マイクロフォン領域４を取り囲む集積回路領域５と、集積回路領域５を取り囲む端子領域６とが設定されている。集積回路領域５および端子領域６は、額縁状に形成されている。
蓋部材３は、たとえばＳｉからなり、半導体基板２上に配置され、マイクロフォン領域４および集積回路領域５の全域における半導体基板２の表面２Ａを覆っている。蓋部材３の外側周縁部は、全周に亘って、集積回路領域５の外の端子領域６にはみ出ている。蓋部材３の外側周縁部において、端子領域６における半導体基板２の表面２Ａに対向する面には、結合剤７（ドットを付した部分）が貼り付けられている。
結合剤７は、たとえば、鉛を含有するガラスのフリットであり、スクリーン印刷によって、蓋部材３の外側周縁部に貼り付けられている。結合剤７は、蓋部材３の外側周縁部において全周に亘って設けられている訳でなく、蓋部材３の外側周縁部の周上１箇所には設けられていない。そのため、結合剤７全体は、蓋部材３の外側周縁部のほぼ全域を縁取る略Ｃ字形状をなしている。結合剤７は、平面視で集積回路領域５を取り囲むように、端子領域６における半導体基板２の表面２Ａに貼り付いている。これにより、蓋部材３と半導体基板２とが結合されている。
蓋部材３の外側周縁部における前記周上１箇所には、結合剤７が設けられていないので、この箇所における蓋部材３の外側周縁部と半導体基板２の表面２Ａとの間には隙間がある。この隙間を、開口部８ということにする。開口部８は、蓋部材３と半導体基板２の表面２Ａとの間において結合剤７に囲まれた空間を、マイクロフォン１の外部に連通させている。
以下には、マイクロフォン領域４、集積回路領域５および端子領域６のそれぞれの領域におけるマイクロフォン１の構成を個別に説明する。
＜マイクロフォン領域における構成＞
マイクロフォン領域４には、半導体基板２の厚さ方向において半導体基板２の表面２Ａから半導体基板２の厚さ途中まで掘り込まれた凹所９が形成されている。凹所９全体は、たとえば略長方形の平断面を有する直方体形状である。凹所９の深さは、たとえば５００μｍである。凹所９は、蓋部材３と半導体基板２の表面２Ａとの間の空間に連通している。この空間をマイクロフォン１の外部に連通させている開口部８は、凹所９を、マイクロフォン１の外部（つまり、凹所９外の空間）に連通させている。
マイクロフォン領域４における半導体基板２において、凹所９の内面（底面を除く）を区画する部分を側壁１０といい、凹所９の底面を区画する部分を底壁１１という。側壁１０には、平面視における凹所９の長手方向において対向する１対の側壁１２と、平面視における凹所９の短手方向において対向する１対の側壁１３とを含んでいる。
図３は、図２の切断面線ＩＩＩ−ＩＩＩにおける模式的な断面図である。
図３を参照して、マイクロフォン１は、マイクロフォン領域４において、膜２０と、絶縁膜２１（図１および図２参照）と、第１配線層２２と、第２配線層２３と、絶縁層２４と、パッシベーション層２５と、絶縁部材２６とを備えている。これらの部材および凹所９は、マイクロフォン領域４においてマイクロフォン素子３０を構成している。
膜２０は、半導体基板２の材料（ここでは、Ｓｉ）からなる薄膜であり、可撓性を有する。膜２０の厚さは、たとえば１μｍである。膜２０は、凹所９の深さ方向に沿う姿勢で凹所９内に配置されている。平面視において、膜２０の厚さ方向は、半導体基板２の表面２Ａに平行な方向、詳しくは、凹所９の長手方向に一致している（図２参照）。膜２０において、その厚さ方向と直交する方向に沿って延びる１対の面（図３における左右の面）を主面２０Ａとし、図３における上面を天面２０Ｂとし、図３における下面を底面２０Ｃとする。天面２０Ｂは、半導体基板２の表面２Ａと面一になっている。底面２０Ｃは、膜２０の下縁であり、凹所９の底面（前述した底壁１１）から天面２０Ｂ側へ離隔している。
膜２０は、平面視における凹所９の短手方向において対向する１対の側壁１３間に架設されており、凹所９の短手方向において長手である（図２参照）。凹所９の長手方向において対向する１対の側壁１２において、図３で左側の側壁１２を第１電極部Ｘとすると、膜２０は、凹所９内において第１電極部Ｘ側に偏った位置に配置されている。これにより、凹所９内の空間は、膜２０によって、第１電極部Ｘ側の第１空間９Ａと、第１電極部Ｘ側とは反対側の第２空間９Ｂとに区画されている。膜２０の底面２０Ｃが凹所９の底面から離隔しているので、第１空間９Ａと第２空間９Ｂとは、膜２０の底面２０Ｃと凹所９の底面との間の隙間を介して互いに連通している。
なお、第１電極部Ｘが側壁１２に設けられているのに対して、１対の側壁１３には、第１電極部Ｘが設けられていない。
前述した蓋部材３は、第１空間９Ａおよび第２空間９Ｂを半導体基板２の表面２Ａ側から覆っている。また、前述した開口部８は、第１空間９Ａよりも第２空間９Ｂに近い側に形成されていて、第２空間９Ｂをマイクロフォン１の外部に連通させている。
前述した第１電極部Ｘに対応して、膜２０を第２電極部Ｙと呼ぶことがある。膜２０（第２電極部Ｙ）では、第１電極Ｘ側の主面２０Ａが、第１電極部Ｘに対して、第１空間９Ａを挟んで対向している。
図１に示す絶縁膜２１は、たとえばＳｉＯ２（酸化シリコン）からなる。絶縁膜２１は、膜２０の長手方向両側に１つずつ設けられている。図１の姿勢を基準として、右側の絶縁膜２１は、この絶縁膜２１側の側壁１３と膜２０との間に介在されていて、膜２０の右側の一側縁を当該側壁１３に結合している。図１の姿勢を基準として、左側の絶縁膜２１は、この絶縁膜２１側における膜２０の端縁（左端縁）から右側へ離れた位置に設けられている。このように、１対の側壁１３間に架設された膜２０において１対の絶縁膜２１に挟まれた部分は、１対の絶縁膜２１によって、１対の側壁１３（半導体基板２）に結合されているとともに、１対の側壁１３から分離絶縁されている。
第１配線層２２は、たとえばＡｌ（アルミニウム）からなる。第１配線層２２は、膜２０の天面２０Ｂ上および半導体基板２の表面２Ａ上に跨って形成されている。第１配線層２２は、一端部２２Ａおよび他端部２２Ｂを有していて、一端部２２Ａおよび他端部２２Ｂをつなぐように形成されている。一端部２２Ａは、膜２０の天面２０Ｂにおいて１対の絶縁膜２１に挟まれた領域上に設けられている。他端部２２Ｂは、接続端子７０として、図１の左奥側の端子領域６における半導体基板２の表面２Ａ上に設けられている。第１配線層２２は、図１における左側の絶縁膜２１を跨いでいる。
第２配線層２３は、第１配線層２２と同じ材料からなる。第２配線層２３は、半導体基板２の表面２Ａ上に形成されている。第２配線層２３は、一端部２３Ａおよび他端部２３Ｂを有していて、一端部２３Ａおよび他端部２３Ｂをつなぐように形成されている。一端部２３Ａは、半導体基板２の表面２Ａ上において第１電極部Ｘと一致する領域に配置されている。他端部２３Ｂは、接続端子７０として、図１の左奥側の端子領域６における半導体基板２の表面２Ａ上に設けられている。
図３を参照して、絶縁層２４は、たとえばＳｉＯ２からなる。絶縁層２４は、マイクロフォン領域４における半導体基板２の表面２Ａおよび膜２０の天面２０Ｂにおいて、第１配線層２２および第２配線層２３が形成されていない全領域に形成されている。
パッシベーション層２５は、たとえばＳｉＯ２からなる。パッシベーション層２５は、第１配線層２２、第２配線層２３および絶縁層２４上に積層されている。
絶縁部材２６は、たとえばＳｉＯ２からなる。絶縁部材２６は、凹所９の内面（底面を除く）の全領域と、膜２０の１対の主面２０Ａの全領域とに形成されている。また、絶縁部材２６は、絶縁層２４およびパッシベーション層２５のそれぞれにおいて凹所９の内面および主面２０Ａに連続する端面の全領域にも形成されている。
なお、絶縁層２４およびパッシベーション層２５は、説明の便宜上、図１および図２では図示されていない。
第１配線層２２および第２配線層２３のそれぞれにバイアス電圧が与えられると、第１電極部Ｘと第２電極部Ｙとの電位差が一定になる。この状態で、マイクロフォン１に音波（音圧）が入力されると、音波は、開口部８から凹所９の第２空間９Ｂに進入して、第２空間９Ｂで反響する。すると、第２電極部Ｙが振動板となって振動する。これにより、第１電極部Ｘと第２電極部Ｙとの間隔が変化するので、第１電極部Ｘと第２電極部Ｙとの間の静電容量が変化する。この静電容量の変化に基づいて、マイクロフォン素子３０は、音波を検出することができる。
＜集積回路領域における構成＞
集積回路領域５には、集積回路素子４０が形成されている。つまり、半導体基板２には、マイクロフォン素子３０だけでなく、集積回路素子４０が形成されているので、マイクロフォン素子３０と集積回路素子４０とを１チップで構成すること（１チップ化）が可能である。
集積回路素子４０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを含む。より具体的には、集積回路素子４０は、半導体基板２上に形成されたｎチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）４１およびｐチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）４２を含んでいる。集積回路素子４０は、マイクロフォン素子３０での静電容量の変化量に応じた信号を処理等するために用いることができる。
半導体基板２において、ｎチャネルＭＯＳＦＥＴ４１が形成されるｎＭＯＳ領域４３と、ｐチャネルＭＯＳＦＥＴ４２が形成されるｐＭＯＳ領域４４とは、素子分離部４５により、それぞれ周囲から分離絶縁されている。
素子分離部４５は、半導体基板２にその表面２Ａから比較的浅く掘り下がったトレンチ（シャロートレンチ４６）を形成し、そのシャロートレンチ４６の内面に熱酸化法により熱酸化膜４７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により絶縁体４８（たとえば、ＳｉＯ２）をシャロートレンチ４６内に堆積させることにより形成されている。
ｎＭＯＳ領域４３には、ｐ型ウェル４９が形成されている。ｐ型ウェル４９の深さは、シャロートレンチ４６の深さよりも大きい。ｐ型ウェル４９の表層部には、チャネル領域５０を挟んで、ｎ型のソース領域５１およびｎ型のドレイン領域５２が形成されている。ソース領域５１およびドレイン領域５２のチャネル領域５０側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ｎチャネルＭＯＳＦＥＴ４１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
チャネル領域５０上には、ゲート絶縁膜５３が設けられている。このゲート絶縁膜５３は、前述した絶縁層２４と同一層に形成されている。
ゲート絶縁膜５３上には、ゲート電極５４が設けられている。ゲート電極５４は、ｎ型のＰｏｌｙ−Ｓｉ（多結晶シリコン）からなる。
ゲート絶縁膜５３およびゲート電極５４の周囲には、サイドウォール５５が形成されている。サイドウォール５５は、ＳｉＮ（窒化シリコン）からなる。
ソース領域５１、ドレイン領域５２およびゲート電極５４の表面には、それぞれシリサイド５６〜５８が形成されている。
ｐＭＯＳ領域４４には、ｎ型ウェル５９が形成されている。ｎ型ウェル５９の深さは、シャロートレンチ４６の深さよりも大きい。ｎ型ウェル５９の表層部には、チャネル領域６０を挟んで、ｐ型のソース領域６１およびｐ型のドレイン領域６２が形成されている。ソース領域６１およびドレイン領域６２のチャネル領域６０側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ｐチャネルＭＯＳＦＥＴ４２では、ＬＤＤ構造が適用されている。
チャネル領域６０上には、ゲート絶縁膜６３が形成されている。ゲート絶縁膜６３は、ＳｉＯ２からなる。
ゲート絶縁膜６３上には、ゲート電極６４が形成されている。ゲート電極６４は、ｐ型のＰｏｌｙ−Ｓｉからなる。
ゲート絶縁膜６３およびゲート電極６４の周囲には、サイドウォール６５が形成されている。サイドウォール６５は、窒化シリコンからなる。
ソース領域６１、ドレイン領域６２およびゲート電極６４の表面には、それぞれシリサイド６６〜６８が形成されている。
そして、半導体基板２の表面２Ａ上には、第３配線層６９が形成されている。第３配線層６９は、前述した第１配線層２２および第２配線層２３と同じ材料からなり、これらの層と同一層に形成されている。第３配線層６９は、隣り合うｎチャネルＭＯＳＦＥＴ４１およびｐチャネルＭＯＳＦＥＴ４２のドレイン領域５２，６２に跨って形成されていて、ドレイン領域５２，６２を電気的に接続している。
また、図示していないが、集積回路領域５には、ソース領域５１，６１およびゲート電極５４，６４のそれぞれにつながった配線層が形成されており、当該配線層および第３配線層６９のそれぞれの一部は、接続端子７０として、端子領域６に配置されている（図１参照）。
半導体基板２の表面２Ａ上には、前述したパッシベーション層２５が積層されている。パッシベーション層２５は、集積回路領域５における半導体基板２の表面２Ａだけでなく、ゲート電極５４，６４の周りのサイドウォール５５，６５、シリサイド５８，６８および第３配線層６９も覆っている。
＜端子領域における構成＞
図１を参照して、端子領域６には、前述した接続端子７０が配置されている。図１では、間隔を隔てて一列に並んだ４つの接続端子７０からなる組が、マイクロフォン領域４および集積回路領域５を挟んで２組設けられている。
また、マイクロフォン領域４および集積回路領域５と同様に、端子領域６における半導体基板２の表面２Ａにも、パッシベーション層２５（図３参照）が積層されている。端子領域６におけるパッシベーション層２５には、各接続端子７０をパッドとして露出させる開口７１が形成されている。パッドとして露出した各接続端子７０は、たとえば、ボンディングワイヤ（図示せず）などにより外部の電極パッド（図示せず）と電気的に接続される。
＜マイクロフォンの製造方法＞
図４〜図１７は、マイクロフォンの製造工程を示す図である。
次に、図４〜図１７を参照して、前述したマイクロフォン１の製造工程を工程順に説明する。
まず、図４に示すように、公知の方法により、半導体基板２を作製する。半導体基板２全体は、所定の厚さを有するＳｉの円板である（図１６参照）。マイクロフォン１は、多数がまとまった状態で、１枚の半導体基板（シリコンウエハ）２上で一括して形成される。図４（ａ）は、１枚の半導体基板２において、１つのマイクロフォン１が作製される領域を抜き出した平面図である。当該領域をマイクロフォン形成領域３５ということにする。マイクロフォン形成領域３５は、半導体基板２において多数設けられ、所定の配置パターンで離散配置されている（図１６参照）。各マイクロフォン形成領域３５から１つのマイクロフォン１が形成される。
そして、図４（ｂ）に示すように、集積回路領域５における半導体基板２に、公知のＣＭＯＳ技術により、ｎチャネルＭＯＳＦＥＴ４１およびｐチャネルＭＯＳＦＥＴ４２の一部を形成する。図４（ｂ）では、集積回路領域５における半導体基板２に、素子分離部４５と、ｐ型ウェル４９と、ｎ型ウェル５９と、チャネル領域５０，６０と、ソース領域５１，６１と、ドレイン領域５２，６２と、シリサイド５６，５７，６６，６７とが形成されている。
次いで、図５に示すように、レジストパターン（図示せず）をマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、マイクロフォン領域４における半導体基板２を、表面２Ａから半導体基板２の厚さ途中まで掘り下げてトレンチ７５を形成する。トレンチ７５は、１対の絶縁膜２１（図１および図２参照）に一致する２箇所の位置に形成される。
次いで、図６に示すように、熱酸化法により、各トレンチ７５の内面を熱酸化し、各トレンチ７５内をＳｉＯ２で埋め尽くす。これにより、各トレンチ７５内に、ＳｉＯ２からなる絶縁膜２１が形成される。
次いで、ＣＶＤ法により、マイクロフォン領域４および集積回路領域５における半導体基板２の表面２Ａに、ＳｉＯ２からなる膜（ＳｉＯ２膜）を形成する。そして、レジストパターン（図示せず）をマスクとするエッチングにより、集積回路領域５におけるＳｉＯ２膜を選択的に除去する。その結果、図７（ｂ）に示すように、マイクロフォン領域４における半導体基板２の表面２Ａの全領域に形成されたＳｉＯ２膜は、前述した絶縁層２４となり、集積回路領域５において残ったＳｉＯ２膜は、前述したゲート絶縁膜５３，６３となる。
次いで、図８（ｂ）に示すように、レジストパターン（図示せず）をマスクとするエッチングにより、マイクロフォン領域４における絶縁層２４を選択的に除去し、絶縁層２４に、開口７６を形成する。開口７６は、前述した第１配線層２２の一端部２２Ａおよび第２配線層２３の一端部２３Ａのそれぞれと一致する２箇所の位置に形成されている（図２および図８（ａ）参照）。２つある開口７６のうち、一方（図８では右側）の開口７６は、１対の絶縁膜２１の間に形成されている。各開口７６から半導体基板２の表面２Ａが露出されている。なお、図８（ｂ）では、参考のため、絶縁膜２１を図示している。
次いで、スパッタ法により、半導体基板２の表面２Ａ上、絶縁層２４上およびゲート絶縁膜５３，６３上に、Ａｌが選択的に堆積され、Ａｌの堆積層が、公知のパターニング技術によってパターニングされる。これにより、図９に示すように、絶縁層２４上に、第１配線層２２および第２配線層２３が形成され（図９（ａ）参照）、集積回路領域５における半導体基板２の表面２Ａ上に、前述した第３配線層６９が形成される（図９（ｂ）参照）。第１配線層２２の一端部２２Ａは、１対の絶縁膜２１の間の開口７６（図９では右側の開口７６）に入り込んでいて、この開口７６から露出された半導体基板２の表面２Ａに接触している（図９（ｂ）参照）。第２配線層２３の一端部２３Ａは、１対の絶縁膜２１の間の開口７６とは別の開口７６（図９では左側の開口７６）に入り込んでいて、この開口７６から露出された半導体基板２の表面２Ａに接触している（図９（ｂ）参照）。
次いで、図１０（ｂ）に示すように、集積回路領域５における半導体基板２に、公知のＣＭＯＳ技術により、ｎチャネルＭＯＳＦＥＴ４１およびｐチャネルＭＯＳＦＥＴ４２の一部を形成する。図１０（ｂ）では、新たに、ゲート電極５４，６４と、サイドウォール５５，６５と、シリサイド５８，６８とが形成されている。
次いで、図１１（ｂ）に示すように、ＣＶＤ法により、半導体基板２の表面２Ａの全領域に、パッシベーション層２５が形成される。そして、レジストパターン（図示せず）をマスクとするエッチングにより、パッシベーション層２５に、前述した各接続端子７０をそれぞれパッドとして露出させる開口７１が形成される（図１１（ａ）参照）。パッシベーション層２５が形成されることにより、集積回路領域５では、集積回路素子４０が完成する。
次いで、図１２に示すように、レジストパターン（図示せず）をマスクとするエッチングにより、マイクロフォン領域４において、パッシベーション層２５、絶縁層２４および半導体基板２が、この順番で掘り下げられ、これにより、トレンチ７７が形成される。トレンチ７７は、１対の絶縁膜２１を挟む位置に形成されており、合計で２つある。２つのトレンチ７７のうち、一方の第１トレンチ７７Ａは、第１配線層２２と第２配線層２３との間の領域に形成され、他方の第２トレンチ７７Ｂは、第１配線層２２に対する第１トレンチ７７Ａの反対側の領域に形成されている。詳しくは、第１トレンチ７７Ａは、前述した第１空間９Ａと一致する位置に形成され、第２トレンチ７７Ｂは、前述した第２空間９Ｂと一致する位置に形成されている（図１および図２参照）。平面視において、第１トレンチ７７Ａは、第１空間９Ａと同じ大きさであり、第２トレンチ７７Ｂは、第２空間９Ｂと同じ大きさである。
１対の絶縁膜２１のそれぞれにおいて、第１トレンチ７７Ａ側の端面は、第１トレンチ７７Ａ内に露出されていて、第２トレンチ７７Ｂ側の端面は、第２トレンチ７７Ｂ内に露出されている。
半導体基板２において第１トレンチ７７Ａと第２トレンチ７７Ｂとに挟まれた部分は、前述した膜２０（図１〜図３参照）と同じ薄さの膜状部分７８となっている。膜状部分７８は、第１トレンチ７７Ａと第２トレンチ７７Ｂとを完全に仕切った状態で、膜状部分７８以外の半導体基板２と一体化されている。
次いで、ＣＶＤ法により、図１３（ｂ）に示すように、第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの内面の全領域に、ＳｉＯ２からなる膜（ＳｉＯ２膜）７９を形成する。
次いで、レジストパターン（図示せず）をマスクとするエッチング（ＲＩＥ）により、図１４（ｂ）に示すように、第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの底面におけるＳｉＯ２膜７９だけを選択的に除去する。第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの内側面（底面以外の面）に残ったＳｉＯ２膜７９は、前述した絶縁部材２６となる（図３参照）。第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの底面からは、半導体基板２が露出されている。
次いで、半導体基板２の表面２Ａ側から第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの内部にエッチング剤が導入される（等方性エッチング）。
たとえば、プラズマエッチング等のドライエッチングを適用する場合にはエッチンガスが第１トレンチ７７Ａおよび第２トレンチ７７Ｂに導入される。また、ウェットエッチングを適用する場合にはエッチング液が第１トレンチ７７Ａおよび第２トレンチ７７Ｂに導入される。
これにより、パッシベーション層２５と、第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの内側面の絶縁部材２６とをマスクとして、半導体基板２における第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの底の周囲の基板材料が等方的にエッチングされる。具体的には、第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの底を起点として、半導体基板２が、その厚さ方向と、厚さ方向に直交する方向とにエッチングされる。
そのため、半導体基板２において第１トレンチ７７Ａおよび第２トレンチ７７Ｂの内側面の絶縁部材２６よりも深い位置にある部分がエッチングされる。すると、第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの底面が、それぞれのトレンチの内側面よりも外側へ広がっていく。これに応じて、半導体基板２において膜状部分７８の下端部（第１トレンチ７７Ａおよび第２トレンチ７７Ｂの底側の端部）につながっている部分が、第１トレンチ７７Ａおよび第２トレンチ７７Ｂのそれぞれの側から削られていく。
このような等方性エッチングの結果、図１５（ｂ）に示すように、第１トレンチ７７Ａおよび第２トレンチ７７Ｂが深くなるとともに、これらのトレンチが、膜状部分７８の下でつながる。これにより、第１トレンチ７７Ａが凹所９の第１空間９Ａとなり、第２トレンチ７７Ｂが凹所９の第２空間９Ｂとなって、第１空間９Ａおよび第２空間９Ｂによって凹所９が完成し、膜状部分７８が膜２０となる。つまり、マイクロフォン領域４においてマイクロフォン素子３０が完成する。この状態で、膜２０の底面２０Ｃは、凹所９の底面から離隔していて、膜２０において１対の絶縁膜２１に挟まれた部分は、凹所９において宙に浮いた状態で、膜２０以外の半導体基板２から分離絶縁されている（図１および図２参照）。
そして、このような製造工程によって、図１６に示すように、半導体基板２（半導体ウエハ）では、多数のマイクロフォン形成領域３５において、マイクロフォン素子３０および集積回路素子４０が一括形成される。
次いで、前述した蓋部材３を形成する工程が実施される。この工程に関して、蓋部材３の元となるシリコン基板が準備される。このシリコン基板を、蓋側ウエハ８２という。これに対して、前述した半導体基板２を、本体側ウエハ２ということがある。
蓋側ウエハ８２は、半導体基板２と同じ形状のＳｉの円板である。蓋側ウエハ８２の１対の円形面８２Ａにおける一方には、多数の蓋部材形成領域８３が設けられている。各蓋部材形成領域８３から１つの蓋部材３が形成される。蓋部材形成領域８３は、マイクロフォン形成領域３５と同じ数だけ形成されており、本体側ウエハ２のマイクロフォン形成領域３５と同じ配置パターンで離散配置されている。
蓋部材形成領域８３が形成された円形面８２Ａには、前述した結合剤７が、スクリーン印刷によって貼り付けられている。結合剤７は、略Ｃ字状パターンに形成されており、各蓋部材形成領域８３を取り囲んでいる。
このような蓋側ウエハ８２を、蓋部材形成領域８３が形成された円形面８２Ａが本体側ウエハ２の表面２Ａに対向するように、本体側ウエハ２に取り付ける。すると、蓋側ウエハ８２の各蓋部材形成領域８３が、本体側ウエハ２におけるいずれかのマイクロフォン形成領域３５と対向する。そして、各蓋部材形成領域８３の周りの結合剤７が、対応するマイクロフォン形成領域３５の集積回路領域５（図１参照）を取り囲んだ状態で、本体側ウエハ２の表面２Ａに接触する。この状態で熱処理を加えると、結合剤７が本体側ウエハ２の表面２Ａに接着され、これにより、蓋側ウエハ８２と本体側ウエハ２とが接合される。
接合された状態における蓋側ウエハ８２および本体側ウエハ２は、図１７に示すように、平面視で重なっている。
そして、蓋側ウエハ８２および本体側ウエハ２から、マイクロフォン１を１つずつ切り出すために、第１ダイシングブレード８４が通ることになる第１ダイシングライン８５と、第２ダイシングブレード８６が通ることになる第２ダイシングライン８７とが設定される。第１ダイシングライン８５および第２ダイシングライン８７は、平面視において、隣り合うマイクロフォン形成領域３５の境界を直線状に延びた仮想的な線である。
第１ダイシングライン８５は、比較的太い。そのため、隣り合うマイクロフォン形成領域３５のそれぞれにおいて前記境界近傍に配置された接続端子７０が１本の第１ダイシングライン８５の内側に位置している。
第２ダイシングライン８７は、第１ダイシングライン８５よりも細い。第２ダイシングライン８７は、隣り合うマイクロフォン形成領域３５の境界線上を延びている。第２ダイシングライン８７は、第１ダイシングライン８５の内側で延びる第２ダイシングライン８７Ａと、第２ダイシングライン８７Ａに直交する第２ダイシングライン８７Ｂとを含んでいる。
第１ダイシングブレード８４および第２ダイシングブレード８６は、円板形状の砥石であって、周端面に切断歯部が形成されている。第１ダイシングブレード８４の厚さは、第１ダイシングライン８５の太さ（幅）とほぼ同じである。第２ダイシングブレード８６の厚さは、第２ダイシングライン８７の太さ（幅）とほぼ同じである。
接合された状態における蓋側ウエハ８２および本体側ウエハ２を固定し、各第１ダイシングライン８５に沿って、第１ダイシングブレード８４を移動させる。第１ダイシングブレード８４は、その円板形状の中心軸線まわりに回転しながら、第１ダイシングライン８５上を移動する。その際、第１ダイシングブレード８４は、蓋側ウエハ８２から入れられる。第１ダイシングブレード８４が通過すると、蓋側ウエハ８２において第１ダイシングライン８５と重なる部分が削除される。これにより、本体側ウエハ２の各マイクロフォン形成領域３５の接続端子７０が、蓋側ウエハ８２側から露出される。
そして、露出された各接続端子７０にバイアス電圧を印加することによって、各マイクロフォン形成領域３５におけるマイクロフォン素子３０および集積回路素子４０（図３参照）の検査が行われる。
検査終了後、各第２ダイシングライン８７（第２ダイシングライン８７Ａ，Ｂ）に沿って、第２ダイシングブレード８６を移動させる。第２ダイシングブレード８６は、その円板形状の中心軸線まわりに回転しながら、第２ダイシングライン８７上を移動する。その際、第２ダイシングブレード８６は、蓋側ウエハ８２から入れられ、蓋側ウエハ８２および本体側ウエハ２の両方を厚さ方向において貫通する。第２ダイシングブレード８６が通過すると、蓋側ウエハ８２および本体側ウエハ２から、図１〜図３に示すマイクロフォン１が１つずつ切り出される。
以上のように、このマイクロフォン１では、図１に示すように、半導体基板２の凹所９内に配置された第２電極部Ｙとしての膜２０が、その下縁の底面２０Ｃが凹所９の底面から浮いた状態で、絶縁膜２１によって半導体基板２に結合されている。これにより、膜２０は、自在に振動できる。そのため、マイクロフォン１では、膜２０が可動電極となり、第１電極部Ｘとしての側壁１２が固定電極となっていて、膜２０が振動することに応じて、膜２０と側壁１２との間の静電容量が変動する。これにより、音波によって膜２０が振動した場合には、その音波を電気信号に変換できる。
第２電極部Ｙは、凹所９の深さ方向に沿う姿勢で凹所９内に配置されていることから、半導体基板２を水平に沿わせると、略垂直に延びる。そのため、第２電極部Ｙが重力の影響によって撓んで凹所９の内側面に付着したりしないので、重力の影響を考慮することなく、第２電極部Ｙを薄くすることができる。これにより、第２電極部Ｙは、僅かな音波の変化にも応答して、振動できる。つまり、マイクロフォン１の感度を向上することができる。また、凹所９を深くすれば、凹所９の深さ方向に第２電極部Ｙを拡大することができるので、第１電極部Ｘと第２電極部Ｙとの対向面積を大きくすることができ、これによっても、マイクロフォン１の感度を向上することができる。
また、凹所９の深さ方向に第２電極部Ｙを大きくしても、半導体基板２の厚さ方向から見た平面視におけるマイクロフォン１の大きさは変わらない。そのため、第２電極部Ｙを大きくしても、半導体基板２の厚さ方向から見て、マイクロフォン１を小さく構成することができる。これにより、１枚の元基板（半導体ウエハ）から作製できるマイクロフォン１の数を増やすことができるので、それに応じて、マイクロフォン１の製造コストを削減できる。
また、第１電極部Ｘおよび第２電極部Ｙは、ともに、半導体基板２の材料からなる。そして、凹所９を、その内側に第２電極部Ｙが配置されるように、半導体基板２において厚さ方向に掘り込み、第２電極部Ｙの下端（底面２０Ｃ）を凹所９の底面から離隔させることでマイクロフォン１を製造できる。そのため、マイクロフォン１を製造する際、第２電極部Ｙを可動状態で支持するために、第１電極部Ｘと第２電極部Ｙとの間に犠牲層を形成する工程や、この犠牲層を除去する工程は不要である。これによっても、マイクロフォン１の製造コストを削減できる。
以上の結果、高感度でありながら小型であり、かつ、製造コストも削減できるマイクロフォン１を提供できる。
絶縁膜２１が、膜２０の少なくとも一側縁を凹所９の第１電極部Ｘ以外の側壁１３に結合しているので、膜２０は、側壁１３に結合された一端縁を基端部として良好に振動できる。
また、凹所９の第１空間９Ａが蓋部材３によって凹所９外から遮断されるので、第１空間９Ａ内における第１電極部Ｘと第２電極部Ｙ（膜２０）との間に凹所９外からの異物が侵入してマイクロフォン１の感度が低下することを防止できる。なお、第１電極部Ｘと第２電極部Ｙ（膜２０）との間に凹所９外からの異物が侵入することを防止できるのであれば、蓋部材３は、凹所９において少なくとも第１空間９Ａを覆っていればよい。
また、凹所９の第２空間９Ｂは、開口部８によって凹所９外の空間に連通することによって反響室となる。そのため、音波が開口部８から第２空間９Ｂに入って第２空間９Ｂで反響し、これに応じて第２電極部Ｙが振動することで、この音波を電気信号に変換できる。そして、結合剤７で蓋部材３を半導体基板２に結合すると開口部８が同時に形成されることから、開口部８を別途形成する工程を省略することができるので、それに応じて、マイクロフォン１の製造コストを削減できる。
＜変形例＞
以下には、前述した実施形態の変形例について説明する。
図１８は、第１の変形例に係るマイクロフォンの模式的な平面図である。
図１８に示すように、膜２０は、平面視において、側壁１２と、これに直交して延びる側壁１３との両方に対向するように、これらの側壁１２，１３に沿ってＬ字状に折れ曲がっていてもよい。この場合、これらの側壁１２，１３で構成された第１電極部Ｘと、Ｌ字状の膜２０で構成された第２電極部Ｙとによって、第１電極部Ｘと第２電極部Ｙとの対向面積を大きくすることができる。これにより、第１電極部Ｘと第２電極部Ｙとの間の静電容量を大きくすることができるので、マイクロフォン１の感度を向上することができる。
図１９は、第２の変形例に係るマイクロフォンの模式的な平面図である。図２０は、第３の変形例に係るマイクロフォンの模式的な平面図である。
膜２０は、前述した実施形態では１枚だけ設けられているが（図２参照）、複数設けられていてもよい。図１９では、２枚の膜２０が間隔を隔てて平行になるように設けられており、図２０では、３枚の膜２０が間隔を隔てて平行になるように設けられている。各膜２０には、第１配線層２２が設けられている。
図２１は、第４の変形例に係るマイクロフォンの模式的な平面図である。
図２１に示すように、膜２０において、第１電極部Ｘに対向する主面２０Ａには、凹凸８８が形成されている。図２１の凹凸８８は、凹所９の深さ方向に沿って延びる凹部８８Ａおよび凸部８８Ｂで構成されている。凹凸８８は、前述したトレンチ７７を形成するためのエッチングの際に（図１２（ａ）参照）、凹凸８８に対応した凹凸形状を有するレジストパターン（図示せず）をマスクとして半導体基板２をエッチングすることによって形成される。
この場合、膜２０の当該主面２０Ａの面積が増えることによって膜２０（第２電極部Ｙ）と第１電極部Ｘとの対向面積が増えるとともに、膜２０の凸部８８Ｂによって膜２０と第１電極部Ｘとの対向間隔が狭くなるので、膜２０と第１電極部Ｘとの間の静電容量を大きくすることができる。これにより、マイクロフォン１の感度を向上することができる。また、膜２０の凸部８８Ｂが、膜２０の揺れ止めとして機能し、第１電極部Ｘに接触することによって膜２０の振動を減衰させることができる。
図２２は、第５の変形例に係るマイクロフォンの模式的な平面図である。図２３は、第６の変形例に係るマイクロフォンの模式的な平面図である。
図２２に示すように、凹凸８８と同様の凹凸８９が、第１電極部Ｘの表面（膜２０に対向する面）に形成されていてもよい。凹凸８９は、凹部８９Ａおよび凸部８９Ｂで構成されている。凹凸８９は、前述したトレンチ７７を形成するためのエッチングの際に（図１２（ａ）参照）、凹凸８９に対応した凹凸形状を有するレジストパターン（図示せず）をマスクとして半導体基板２をエッチングすることによって形成される。
この場合、第１電極部Ｘの当該表面の面積が増えることによって膜２０（第２電極部Ｙ）と第１電極部Ｘとの対向面積が増えるとともに、第１電極部Ｘの凸部８９Ｂによって膜２０と第１電極部Ｘとの対向間隔が狭くなるので、膜２０と第１電極との間の静電容量を大きくすることができる。これにより、マイクロフォン１の感度を向上することができる。また、第１電極部Ｘの凸部８９Ｂが、膜２０の揺れ止めとして機能し、膜２０に接触することによって膜２０の振動を減衰させることができる。
図２２では、第２電極部Ｙの主面２０Ａには、凹凸８８（図２１参照）が形成されていないが、図２３に示すように、第１電極部Ｘの表面に凹凸８９が形成されているとともに、膜２０（第２電極部Ｙ）の主面２０Ａに凹凸８８が形成されていてもよい。そうすれば、マイクロフォン１の感度を向上させる効果や、膜２０の振動を減衰させる効果を一層高めることができる。
図２３では、膜２０の主面２０Ａの凸部８８Ｂが、第１電極部Ｘの表面の凹部８９Ａに嵌まり込み、第１電極部Ｘの表面の凸部８９Ｂが、膜２０の主面２０Ａの凹部８８Ａに嵌まり込んでいる。この場合、膜２０（第２電極部Ｙ）と第１電極部Ｘとの対向面積が増えるので、膜２０と第１電極部Ｘとの間の静電容量を大きくすることができる。これにより、マイクロフォン１の感度を向上することができる。
図２４は、第７の変形例に係るマイクロフォンの模式的な平面図である。
前述した実施形態では、絶縁膜２１は、膜２０の長手方向両側に１つずつ設けられているが（図２参照）、図２４に示すように、膜２０において、両側の絶縁膜２１の間に、別の絶縁膜２１が追加で設けられていてもよい。追加で設けられる絶縁膜２１は、１つでもよいし、複数でもよい。膜２０の天面２０Ｂにおいて隣り合う絶縁膜２１の間の領域には、第１配線層２２が設けられている。
各絶縁膜２１は、膜２０の主面２０Ａから外方へはみ出るように形成されている。この場合、前述したトレンチ７７を形成するためのエッチングの際に（図１２（ａ）参照）、各絶縁膜２１が膜２０の主面２０Ａから外方へはみ出るようなエッチング条件で半導体基板２がエッチングされる。各絶縁膜２１において、第１電極部Ｘに対向する主面２０Ａからはみ出た部分は、この主面２０Ａから第１電極部Ｘに向かって突出した突起２１Ａである。突起２１Ａが、膜２０の揺れ止めとして機能し、第１電極部Ｘに接触することによって膜２０の振動を減衰させることができる。また、膜２０と第１電極部Ｘとが同じ材料（Ｓｉ）で形成されている一方で、膜２０では、ＳｉＯ２からなる突起２１Ａが第１電極部Ｘに接触するので、膜２０が第１電極部Ｘに貼り付くことを防止できる。
図２５は、第８の変形例に係るマイクロフォンの模式的な平面図である。
前述した実施形態では、膜２０は、平面視における凹所９の短手方向において対向する１対の側壁１３間に架設されていて、これにより、側壁１３（半導体基板２）によって両持ちで支持されている（図１および図２参照）。
しかし、図２５に示す膜２０は、絶縁膜２１によって一方の側壁１３だけに結合されているものの、１対の側壁１３間に架設されておらず、側壁１３（半導体基板２）によって片持ちで支持されている。前述したトレンチ７７を形成するためのエッチングの際に（図１２（ａ）参照）、第１トレンチ７７Ａと第２トレンチ７７Ｂとがどちらかの側壁１３側でつながるように半導体基板２をエッチングすることによって、膜２０を、片持ちで支持されるように構成できる。
膜２０は、片持ちで支持されることによって、両持ちで支持される場合よりも撓み易くなるので、マイクロフォン１の感度の一層の向上を図ることができる。
図２６は、第９の変形例に係るマイクロフォンの模式的な斜視図である。
前述した実施形態では、結合剤７を略Ｃ字形状にすることで、結合剤７が設けられていない箇所における蓋部材３の外側周縁部と半導体基板２の表面２Ａとの間に隙間（開口部８）を形成して、この開口部８から外部の音波を凹所９内に取り込んでいる（図１参照）。
これに代え、図２６に示すように蓋部材３に開口９０を設け、この開口９０から外部の音波を凹所９内に取り込んでもよい。開口９０は、蓋部材３において凹所９に対向していない部分に形成されており、蓋部材３を厚さ方向に貫通している。この場合、結合剤７は、略Ｃ字形状でなく環状であり、蓋部材３と半導体基板２の表面２Ａとの間の空間を完全に（漏れなく）取り囲んでいる。開口９０は、当該空間を介して、凹所９の第２空間９Ｂを凹所９外の空間に連通させている。
この場合も、第２空間９Ｂは、蓋部材３に形成された開口９０によって凹所９外の空間に連通することによって反響室となる。そのため、音波が開口９０から第２空間９Ｂに入って第２空間９Ｂで反響し、これに応じて第２電極部Ｙが振動することで、マイクロフォン１では、この音波を電気信号に変換できる。また、開口９０は、蓋部材３において凹所９に対向していない部分に形成されているので、外部の異物が開口９０から凹所９に簡単に侵入することを防止できる。
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、前述した実施形態では、本発明の静電容量型ＭＥＭＳセンサの一例として、静電容量型マイクロフォンを挙げたが、本発明は、温度センサや湿度センサにも適用可能である。前述した膜２０は、温度や湿度の変化によって膨張収縮することができるので、膜２０が膨張収縮することに応じて膜２０（第２電極部Ｙ）と側壁１２（第１電極部Ｘ）との間の静電容量が変動することによって、温度や湿度の変化を電気信号に変換できる。そして、静電容量型ＭＥＭＳセンサを温度センサや湿度センサとした場合にも、マイクロフォン１の場合と同様の効果を奏することができる。
１ 静電容量型マイクロフォン
２ 半導体基板
３ 蓋部材
７ 結合剤
８ 開口部
９ 凹所
９Ａ 第１空間
９Ｂ 第２空間
１２ 側壁
１３ 側壁
２０ 膜
２０Ａ 主面
２０Ｃ 底面
２１ 絶縁膜
２１Ａ 突起
４０ 集積回路素子
８８ 凹凸
８８Ａ 凹部
８８Ｂ 凸部
８９ 凹凸
８９Ａ 凹部
８９Ｂ 凸部
９０ 開口
Ｘ 第１電極部
Ｙ 第２電極部

Claims (11)

  1. 互いに対向する第１電極部および第２電極部を有する静電容量型ＭＥＭＳセンサであって、
    前記第１電極部としての側壁を有する凹所が厚さ方向に掘り込まれた半導体基板と、
    前記凹所の深さ方向に沿う姿勢で前記第１電極部に対向するように前記凹所内に配置され、前記凹所の底面から離隔した下縁を有し、前記半導体基板の材料からなる、前記第２電極部としての膜と、
    前記膜を前記半導体基板に結合する絶縁膜とを含み、
    前記絶縁膜が、前記膜の少なくとも一側縁を前記凹所の前記第１電極部以外の側壁に結合していて、
    前記第１電極部、前記第２電極部および前記絶縁膜は、前記半導体基板に形成された絶縁部材によって覆われている、静電容量型ＭＥＭＳセンサ。
  2. 前記膜が、前記第１電極部側の第１空間と、前記第１電極部側とは反対側の第２空間とに前記凹所内の空間を区画している、請求項１に記載の静電容量型ＭＥＭＳセンサ。
  3. 少なくとも前記第１空間を覆うように前記半導体基板上に配置された蓋部材をさらに含む、請求項２に記載の静電容量型ＭＥＭＳセンサ。
  4. 前記第１空間および第２空間を覆うように前記半導体基板上に配置された蓋部材と、
    前記第２空間を前記凹所外の空間に連通させる開口部を有する状態で、前記蓋部材を前記半導体基板に結合する結合剤とをさらに含む、請求項２に記載の静電容量型ＭＥＭＳセンサ。
  5. 前記第１空間および第２空間を覆うように前記半導体基板上に配置され、前記第２空間を前記凹所外の空間に連通させる開口が形成された蓋部材をさらに含む、請求項２に記載の静電容量型ＭＥＭＳセンサ。
  6. 前記膜の前記第１電極部に対向する表面から前記第１電極部に向かって突出した突起をさらに含む、請求項１〜５のいずれか一項に記載の静電容量型ＭＥＭＳセンサ。
  7. 前記膜が、前記第１電極部に対向する表面に凹凸を有している、請求項１〜６のいずれか一項に記載の静電容量型ＭＥＭＳセンサ。
  8. 前記第１電極部が表面に凹凸を有している、請求項１〜７のいずれか一項に記載の静電容量型ＭＥＭＳセンサ。
  9. 前記膜が、前記第１電極部に対向する表面に凹凸を有していて、
    前記膜の表面の凸部が、前記第１電極部の表面の凹部に嵌まり込み、前記第１電極部の表面の凸部が、前記膜の表面の凹部に嵌まり込んでいる、請求項８に記載の静電容量型ＭＥＭＳセンサ。
  10. 前記半導体基板に集積回路素子が形成されている、請求項１〜９のいずれか一項に記載の静電容量型ＭＥＭＳセンサ。
  11. 前記静電容量型ＭＥＭＳセンサが、前記膜を振動板とした静電容量型マイクロフォンである、請求項１〜１０のいずれか一項に記載の静電容量型ＭＥＭＳセンサ。
JP2011015730A 2011-01-27 2011-01-27 静電容量型ｍｅｍｓセンサ Active JP5721452B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011015730A JP5721452B2 (ja) 2011-01-27 2011-01-27 静電容量型ｍｅｍｓセンサ
US13/359,490 US9520505B2 (en) 2011-01-27 2012-01-26 Capacitance type MEMS sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011015730A JP5721452B2 (ja) 2011-01-27 2011-01-27 静電容量型ｍｅｍｓセンサ

Publications (2)

Publication Number Publication Date
JP2012156896A JP2012156896A (ja) 2012-08-16
JP5721452B2 true JP5721452B2 (ja) 2015-05-20

Family

ID=46576649

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011015730A Active JP5721452B2 (ja) 2011-01-27 2011-01-27 静電容量型ｍｅｍｓセンサ

Country Status (2)

Country Link
US (1) US9520505B2 (ja)
JP (1) JP5721452B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9173024B2 (en) * 2013-01-31 2015-10-27 Invensense, Inc. Noise mitigating microphone system
JP6143490B2 (ja) 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
JP2015200619A (ja) * 2014-04-10 2015-11-12 株式会社東芝 圧力センサ
TWI591764B (zh) * 2015-01-12 2017-07-11 精材科技股份有限公司 晶片封裝體及其製造方法
KR101684094B1 (ko) * 2015-04-08 2016-12-08 현대자동차주식회사 Mems습도센서소자
EP3443760A4 (en) * 2016-04-14 2019-12-11 Robert Bosch GmbH MOLDED INTERCONNECT MICROSYSTEM (MEMS) DEVICE PACKAGE
US11496820B2 (en) * 2016-12-29 2022-11-08 Gmems Tech Shenzhen Limited MEMS device with quadrilateral trench and insert

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69325732T2 (de) * 1992-03-18 2000-04-27 Knowles Electronics, Inc. Festkörper-Kondensatormikrofon
JPH1096745A (ja) * 1996-09-21 1998-04-14 Murata Mfg Co Ltd 静電容量型外力検出装置
JPH10148643A (ja) * 1996-11-19 1998-06-02 Tdk Corp 加速度センサ及びその製造方法
ATE242587T1 (de) * 1999-09-06 2003-06-15 Sonionmems As Silikon basierte sensor-systeme
US6621134B1 (en) * 2002-02-07 2003-09-16 Shayne Zurn Vacuum sealed RF/microwave microresonator
JP4101785B2 (ja) * 2003-09-11 2008-06-18 アオイ電子株式会社 コンデンサーマイクロフォン及びその作製方法
JP2008085507A (ja) * 2006-09-26 2008-04-10 Matsushita Electric Works Ltd 音響センサ並びにそれを備えた音響モジュール
JP2009044600A (ja) * 2007-08-10 2009-02-26 Panasonic Corp マイクロホン装置およびその製造方法
US20100112743A1 (en) * 2008-11-05 2010-05-06 Rohm Co., Ltd. Method of manufacturing semiconductor device including vibrator which is provided with side insulating film and insulating separation region formed by thermal oxidation
JP2010147150A (ja) * 2008-12-17 2010-07-01 Rohm Co Ltd 半導体装置の製造方法
JP5260342B2 (ja) * 2009-01-30 2013-08-14 ローム株式会社 Ｍｅｍｓセンサ
JP5520691B2 (ja) * 2009-06-18 2014-06-11 ローム株式会社 半導体装置及び半導体装置の製造方法
JP2011128132A (ja) * 2009-11-19 2011-06-30 Seiko Epson Corp 物理量センサー、物理量センサーの製造方法、および電子機器

Also Published As

Publication number Publication date
US20120193733A1 (en) 2012-08-02
JP2012156896A (ja) 2012-08-16
US9520505B2 (en) 2016-12-13

Similar Documents

Publication Publication Date Title
JP5721452B2 (ja) 静電容量型ｍｅｍｓセンサ
US9266716B2 (en) MEMS acoustic transducer with silicon nitride backplate and silicon sacrificial layer
US8098870B2 (en) Silicon microphone
KR101578542B1 (ko) 마이크로폰 제조 방법
KR100899482B1 (ko) 실리콘 마이크 및 그의 제조 방법
US11418888B2 (en) Microelectromechanical electroacoustic transducer with piezoelectric actuation and corresponding manufacturing process
US8490495B2 (en) Capacitive pressure sensor with vertical electrical feedthroughs and method to make the same
US20110006382A1 (en) MEMS sensor, silicon microphone, and pressure sensor
US20090185700A1 (en) Vibration transducer and manufacturing method therefor
US20120082325A1 (en) Condenser microphone array chip
JP2015180521A (ja) 単結晶シリコン電極を備えた容量性微小電気機械式センサー
CN105874312B (zh) 在单芯片上的惯性和压力传感器
WO2014159552A1 (en) Mems acoustic transducer with silicon nitride backplate and silicon sacrificial layer
WO2012122869A1 (zh) Mems麦克风及其形成方法
KR101764314B1 (ko) 음향 센서 및 그 제조 방법
US8569850B2 (en) Ultra low pressure sensor
JP2010103701A (ja) Ｍｅｍｓセンサ
US11402288B2 (en) Membrane-based sensor having a plurality of spacers extending from a cap layer
CN110881163B (zh) Mems换能器和用于制造mems换能器的方法
KR102091854B1 (ko) 콘덴서 마이크로폰 및 그 제조방법
EP2755325B1 (en) Resonant transducer and manufacturing method of resonant transducer
JP2017042871A (ja) Ｍｅｍｓ素子およびその製造方法、並びにｍｅｍｓ素子の接続構造
JP2012028900A (ja) コンデンサマイクロホン
JP4605470B2 (ja) コンデンサマイクロホン
KR102084133B1 (ko) Mems 센서 그리고 센서 장치를 형성하는 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150324

R150 Certificate of patent or registration of utility model

Ref document number: 5721452

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250