JP2011082297A - 半導体装置 - Google Patents

Abstract

【課題】素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止し、耐圧低下を抑制する。
【解決手段】ｎ⁺型カソード領域６を中央に配置してその両側にｐ⁺型アノード領域７を配置した構造において、半導体素子部８の上に電極パターン１１を形成すると共に、電極パターン１１が半導体素子部８の側面に位置する電位制御部９に接続された構造とする。 そして、電極パターン１１の内部抵抗による電圧降下を利用して、高電位側のｎ⁺型カソード領域６から低電位側のｐ⁺型アノード領域７に向かう方向において、半導体素子部８の表面の電位が徐々に低下させる。また、半導体素子部８の側面においても、電極パターン１１の内部抵抗による電圧降下を利用して、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に向かう方向において、各電位制御部９の電位を段階的に低下させる。
【選択図】図１

Description

本発明は、ＳＯＩ（Silicon on insulator）基板を用いて高耐圧デバイスを形成した半導体装置に関するものである。

従来より、支持基板と活性層とが埋込絶縁膜を介して貼り合わされたＳＯＩ基板を用いて高耐圧デバイスを形成した半導体装置がある。このような半導体装置では、高耐圧デバイスでの終端部での耐圧低下が問題となる。このため、特許文献１では、長方形状にレイアウトされた高耐圧デバイスの側面に絶縁膜を介して分圧ダイオードを配置し、各分圧ダイオードを配線にて繋いだ構造を提案している。このような構造とすることで、各分圧ダイオードにより、長方形状にレイアウトされた高耐圧デバイスにおける高電位側とされる一端から低電位側とされる他端に向けて、距離に応じた多段階的な分圧を行うことができる。これにより、高耐圧デバイスの側面において電位制御を行うことができ、電界集中を緩和することが可能となって、耐圧低下を抑制することが可能となる。

特許第４２０４８９５号公報

しかしながら、特許文献１に示す装置では、高耐圧デバイスの側面の電位制御を行うために、分圧ダイオードのような制御デバイスを形成している。このため、制御デバイス形成領域を高耐圧デバイスの周囲に設けなければならず、素子面積増大が避けられない。

本発明は上記点に鑑みて、素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止し、耐圧低下を抑制することができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１電極（１２、５８、６９）を通じて第１不純物層（６、５７、６８）に対して高電圧を印加すると共に、第２電極（１３、５６、６６）を通じて第２不純物層（７、５１、６１）に対して高電圧よりも低い低電圧を印加する半導体素子が備えられた半導体素子部（８）における第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）の長手方向の両側を側面として、該側面に沿って、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向に複数の電位制御部（９）が備えられ、半導体素子部（８）の上に、内部抵抗に応じて第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かい、かつ、半導体素子部（８）の側面を通過するパターンとして延設されることで、複数の電位制御部（９）のそれぞれに電気的に接続された電極パターン（１１）が備えられていることを特徴としている。

このような半導体装置によれば、電極パターン（１１）の内部抵抗による電圧降下を利用して、高電位側の第１不純物層（６、５７、６８）から低電位側の第２不純物層（７、５１、６１）に向かう方向において、半導体素子部（８）の表面の電位を徐々に低下させられるようにできる。また、半導体素子部（８）の側面においても、電極パターン（１１）の内部抵抗による電圧降下を利用して、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において、各電位制御部（９）の電位を段階的に低下させられる。このため、半導体素子部（８）内において第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に至るまでの電位降下に合せて、半導体素子部（８）の表面の電位および側面に位置する各電位制御部（９）の電位を低下させることが可能となる。

これにより、第１不純物層（６、５７、６８）や第２不純物層（７、５１、６１）の長手方向両端、つまりこれらの終端部での電界集中を防止することが可能となり、耐圧低下を抑制することが可能となる。そして、半導体素子部（８）の側面に形成した各電位制御部（９）の電位を異ならせることを、半導体素子部（８）の上部において半導体素子部（８）と重なるように配置した電極パターン（１１）によって行える。このため、従来のように分圧ダイオードのような制御デバイスを形成するための制御デバイス形成領域を半導体素子部（８）の周囲に設けなくても済む。よって、素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止して、耐圧低下を抑制することができる半導体装置とすることが可能となる。

例えば、請求項２に記載したように、電極パターン（１１）を蛇行状にレイアウトすることができる。具体的には、請求項３に記載したように、電極パターン（１１）を、第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）の長手方向と平行方向に伸びる平行部分と、該部分の両端において該部分に垂直方向に伸びる垂直部分とを有した構成とし、垂直部分において電位制御部（９）に電気的に接続した構造とすることができる。

このような電極パターン（１１）は、例えば、請求項４に記載したように、活性層（３）を覆っている層間絶縁膜（１０）内に埋め込まれた構造とすることができる。

一方、請求項５に記載したように、複数の電位制御部（９）に関しては、活性層（３）をトレンチ分離構造（５）により第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において複数に分離したシリコンにて構成することができる。

また、請求項６に記載したように、トレンチ（５ａ）と、該トレンチ（５ａ）の内壁を熱酸化することで形成した絶縁膜（５ｂ）と、該絶縁膜（５ｂ）の表面においてトレンチ（５ａ）内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層（５ｃ）とによってトレンチ分離構造（５）を構成するのであれば、半導体素子部（８）の側面に配置されたトレンチ分離構造（５）を第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において複数に分割することで電気的に分離した複数のＰｏｌｙ−Ｓｉ層（５ｃ）にて複数の電位制御部（９）を構成することもできる。

この場合、請求項７に記載したように、複数に分割されたトレンチ分離構造（５）にて構成された複数の電位制御部（９）を半導体素子部（８）の側面に複数列備えることができる。

このような構造とすれば、第１領域（Ｒ１）の外部の電位の影響をシールドすることができる。このため、より第１領域（Ｒ１）の外部の電位に対するシールド能力を上げることが可能となり、より効果的に耐圧低下を抑制することが可能となる。

さらに、請求項８に記載したように、複数に分割されたトレンチ分離構造（５）と第１領域（Ｒ１）の外縁を囲んでいるトレンチ分離構造（５）との間の幅Ｗ１が２μｍ以下とされ、複数に分割されたトレンチ分離構造（５）同士の間の幅Ｗ２が２μｍ以下とされるようにすると好ましい。

このように、幅Ｗ１、Ｗ２を２μｍ以下にすると、トレンチ分離構造（５）を構成する絶縁膜（５ｂ）とシリコンとの仕事関数差に基づいて広がる空乏層によって、幅Ｗ１、Ｗ２の間のシリコンが完全空乏化される。このため、より耐圧低下を効果的に防止できる半導体装置にすることが可能となる。

請求項９に記載の発明では、活性層（３）のうち埋込絶縁膜（４）側の表面には、第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）の長手方向と平行方向を長手方向とするｐ型領域（２０）およびｎ型領域（２１）にて構成されたＰＮ接合部が繰り返し形成されていることを特徴としている。

このように、活性層（３）のうち埋込絶縁膜（４）側の表面にＰＮ接合部を繰り返し形成することにより、半導体素子部（８）の表面や側面に加えて裏面についても、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において、各電位制御部（９）の電位を段階的に低下させられる。これにより、より半導体装置の耐圧を向上させることが可能となる。

請求項１０に記載の発明では、半導体素子部（８）の側面に配置されたトレンチ分離構造（５）には、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に至るまでの間において、半導体素子部（８）側に突出する複数の凸部（５ｄ）が形成されていることを特徴としている。

このように、トレンチ分離構造（５）に対して半導体素子部（８）側に突出する凸部（５ｄ）を形成することで、活性層（３）から電位制御部（９）までの距離を長くすることができ、活性層（３）のうち凸部（５ｄ）と接する部位では電荷が誘起され難くなるようにできる。このため、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。

請求項１１に記載の発明では、半導体素子部（８）の側面におけるトレンチ分離構造（５）よりも内側の活性層（３）に対し、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に至るまでの間において、ｐ型領域（３０）およびｎ型領域（３１）にて構成されるＰＮ接合部が繰り返し形成されていることを特徴としている。

このように、半導体素子部（８）の側面にｐ型領域（３０）およびｎ型領域（３１）にて構成されるＰＮ接合部を形成している。このため、ｐ型領域（３０）のうちトレンチ分離構造（５）と接する部位において電荷が誘起されるが、ｎ型領域（３１）のうちトレンチ分離構造（５）と接する部位では電荷が誘起され難くなるようにできる。このため、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。

以上のような構造の半導体装置に備えられる半導体素子としては、様々な構造のものを適用することができる。

例えば、請求項１２に記載したように、半導体素子として、活性層（３）の表層部に形成された第１不純物層に相当する第１導電型のカソード領域（６）および第２不純物層に相当する第２導電型のアノード領域（７）と、カソード領域（６）に電気的に接続された第１電極に相当するカソード電極（１２）と、アノード領域（７）に電気的に接続された第２電極に相当するアノード電極（１３）とを有し、アノード領域（７）がカソード領域（６）の両側に配置されたＰＮダイオードを適用することができる。

また、請求項１３に記載したように、半導体素子として、活性層（３）の表層部に形成された第２導電型のチャネル層（５０）と、チャネル層（５０）内において該チャネル層（５０）の表層部に形成された第２不純物層に相当する第１導電型のソース領域（５１）と、活性層（３）の表層部においてチャネル層（５０）から離間して形成された第１不純物層に相当する第１導電型のドレイン領域（５７）と、チャネル層（５０）の表面のうち活性層（３）とソース領域（５１）との間に位置する部分をチャネル領域（５３）として該チャネル領域（５３）の上にゲート絶縁膜（５４）を介して備えられたゲート電極（５５）と、ソース領域（５１）およびチャネル層（５０）に電気的に接続された第２電極に相当するソース電極（５６）と、ドレイン領域（５７）と電気的に接続された第１電極に相当するドレイン電極（５８）とを有し、ソース領域（５１）およびチャネル領域（５０）がドレイン領域（５７）の両側に配置されたＬＤＭＯＳを適用することもできる。

さらに、請求項１４に記載したように、半導体素子として、活性層（３）の表層部に形成された第２導電型のベース領域（６０）と、ベース領域（６０）内において該ベース領域（６０）の表層部に形成された第２不純物領域に相当する第１導電型のエミッタ領域（６１）と、活性層（３）の表層部においてベース領域（６０）から離間して形成された第１不純物領域に相当する第２導電型のコレクタ領域（６８）と、ベース領域（６０）の表面のうち活性層（３）とエミッタ領域（６１）との間に位置する部分をチャネル領域（６３）として該チャネル領域（６３）の上にゲート絶縁膜（６４）を介して備えられたゲート電極（６５）と、エミッタ領域（６１）およびベース領域（６０）に電気的に接続された第２電極に相当するエミッタ電極（６６）と、コレクタ領域（６８）と電気的に接続された第１電極に相当するコレクタ電極（６９）とを有し、エミッタ領域（６１）およびベース領域（６０）がコレクタ領域（６９）の両側に配置されたＩＧＢＴを適用することもできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置の上面レイアウトを示した図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図である。 本発明の第２実施形態にかかる半導体装置の断面図である。 図４のＣ−Ｃ’矢視断面図である。 （ａ）は、トレンチ分離構造５の構成を変更した場合の上面レイアウト図であり、（ｂ）は、（ａ）のＥ−Ｅ’断面図である。 本発明の第３実施形態にかかる半導体装置のＰＮダイオード形成領域Ｒ１の上面レイアウトを示した図である。 図７に示す半導体装置のＰＮダイオード形成領域Ｒ１の底面レイアウトを示した図である。 図７のＦ−Ｆ’断面図である。 図７のＧ−Ｇ’断面図である。 本発明の第４実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。 本発明の第５実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。 本発明の第６実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。 本発明の第７実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。 （ａ）は、本発明の第８実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、（ｂ）は、（ａ）のＨ−Ｈ’断面図、（ｃ）は、（ａ）のＩ−Ｉ’断面図である。 （ａ）は、本発明の第９実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、（ｂ）は、（ａ）のＪ−Ｊ’断面図、（ｃ）は、（ａ）のＫ−Ｋ’断面図である。 本発明の他の実施形態で説明するＬＤＭＯＳを備えた半導体装置の断面図である。 本発明の他の実施形態で説明するＩＧＢＴを備えた半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、半導体素子としてラテラルのＰＮダイオードを形成した半導体装置に対して本発明の一実施形態を適用したものである。図１は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。これらの図を参照して、本実施形態の半導体装置について説明する。なお、図１は断面図ではないが、レイアウト構成を理解し易くするために部分的にハッチングを示してある。

図１に示されるように、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２等の素子形成領域が１チップ中に集積された構造により、本実施形態の半導体装置が構成されている。具体的には、図２に示されるように、半導体装置は、ＳＯＩ基板１を用いて構成されている。ＳＯＩ基板１は、例えばシリコン基板からなる支持基板２とｎ^-型のシリコン基板を薄膜化して構成した活性層３とを酸化膜等で構成される埋込絶縁膜４を介して接合して構成されている。

活性層３は半導体素子が形成される部分であり、厚みが例えば５〜２５μｍとされている。この活性層３に形成されたトレンチ分離構造５により、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２とが素子分離されている。トレンチ分離構造５は、活性層３の表面から形成された埋込絶縁膜４まで達する溝５ａと、この溝５ａ内を埋め込むように形成された絶縁膜５ｂとによって構成されており、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２の少なくとも外縁がトレンチ分離構造５によって囲まれている。そして、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２等の素子形成領域を囲んでいる周辺領域において、活性層３をＧＮＤ等の低インピーダンス源に固定することで、隣接する素子形成領域間での電圧干渉などが抑制されている。

また、活性層３の表層部には、拡散層にて構成されたｎ⁺型カソード領域（第１不純物層）６とｐ⁺型アノード領域（第２不純物層）７とが形成されている。例えば、ｎ⁺型カソード領域６は、ｎ型不純物濃度が１×１０¹⁸〜１×１０²⁰ｃｍ^-3、接合深さが０．１〜１μｍとされている。ｐ⁺型アノード領域７は、例えばｐ型不純物濃度が１×１０¹⁸〜１×１０²⁰ｃｍ^-3、接合深さが０．２〜２μｍとされている。

これらｎ⁺型カソード領域６とｐ⁺型アノード領域７は共に短冊状（長方形状）で構成され、図１の上面レイアウトに示されるように、１本のｎ⁺型カソード領域６を中心とした両側に、ｎ⁺型カソード領域６から離間した位置にｐ⁺型アノード領域７が一本ずつ配置されることでストライプ状の構造とされている。このため、活性層３のうちｎ⁺型カソード領域６およびｐ⁺型アノード領域７を囲む部分が長方形状のレイアウトとなっている。この長方形状の部分がＰＮダイオードの配置された半導体素子部８とされ、この長方形状の半導体素子部８を囲むようにトレンチ分離構造５が形成されている。

このトレンチ分離構造５は、さらに、長方形状とされた半導体素子部８の両長辺を側面として、この側面から垂直方向に複数本延設された部分と、この側面から垂直方向に複数本延設された部分を含めて半導体素子部８の両側を挟むように側面に対向するように延設された部分とを有したレイアウトとされている。これにより、半導体素子部８の側面に、トレンチ分離構造５によって囲まれた複数の領域が構成され、この複数の領域によって電位制御部９が構成されている。各電位制御部９は、ＰＮダイオード形成領域Ｒ１の中心を通る紙面左右方向に中心線（ｎ⁺型カソード領域６を通過する中心線）を引くと共に、および紙面上下方向に中心線を引くと、それら各中心線を中心として、線対称となるようにレイアウトされている。

また、活性層３の表面には層間絶縁膜１０が形成されており、この層間絶縁膜１０内に埋め込まれるようにして電位制御用の電極パターン１１が形成されている。電極パターン１１は、図１に示されるようにダイオード形成領域Ｒ１の中心を通る紙面左右方向に引いた中心線を挟んで線対称に配置されている。そして、高電圧側となるｎ⁺型カソード領域６から低電圧側となるｐ⁺型アノード領域７に至るように一本のライン状とされ、これらの間において極力距離を稼ぎつつ、かつ、ＰＮダイオードの両側に配置された複数の電位制御部９を通過するように、蛇行状にレイアウトされている。すなわち、電極パターン１１は、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの間において、紙面左右方向（ｎ⁺型カソード領域６やｐ⁺型アノード領域７の長手方向）と平行方向に伸びる平行部分と、それに対して垂直方向に伸びる垂直部分とにより構成されている。そして、紙面左右方向に伸びる部分が半導体素子部８の両側の電位制御部９側まで伸び、その部分の両端において紙面上下方向に伸びる部分の隣り合うもの同士が紙面左右方向に伸びる部分と連結されることで、蛇行状のレイアウトが構成されている。

また、図２および図３に示されるように、電極パターン１１と活性層３との間には層間絶縁膜１０の一部が介在した構造とされている。そして、図１および図３に示したように、層間絶縁膜１０には部分的にコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じて電極パターン１１の所望部位と活性層３の所望部位とが電気的に接続され、その他の部分では、電極パターン１１と活性層３とが電気的に分離された構造とされている。具体的には、電極パターン１１のうち電位制御部９側に位置している部位がコンタクトホール１０ａを通じて電位制御部９と電気的に接続されている。ただし、電極パターン１１を通じて電位制御部９同士が電気的に接続され、かつ、電極パターン１１の内部抵抗によって電位制御部９同士の間の電位差を発生させることが必要になる。このため、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの間において、電極パターン１１のうち紙面上下方向に伸びる部分が、隣接している電位制御部９のいずれか一方にのみ接続され、両方共に接続されることがないようにしている。このようにすることで、電極パターン１１が短い部位で高い電位差を発生させなくても済むようにしている。そして、このような構造とされた電極パターン１１が層間絶縁膜１０の残部によって覆われた状態となっている。

さらに、層間絶縁膜１０のうちｎ⁺型カソード領域６やｐ⁺型アノード領域７と対応する箇所には、コンタクトホール１０ｂ、１０ｃが形成されている。そして、コンタクトホール１０ｂを介してｎ⁺型カソード領域６に対してカソード電極（第１電極）１２が電気的に接続されていると共に、コンタクトホール１０ｃを介してｐ⁺型アノード領域７に対してアノード電極（第２電極）１３が電気的に接続されている。

このような構造により、ＰＮダイオードを形成した半導体装置が構成されている。このような半導体装置では、ｎ⁺型カソード領域６を中央に配置してその両側にｐ⁺型アノード領域７を配置した構造において、半導体素子部８の上に電極パターン１１を形成すると共に、電極パターン１１が半導体素子部８の側面に位置する電位制御部９に接続された構造とされている。

このため、電極パターン１１の内部抵抗による電圧降下を利用して、高電位側のｎ⁺型カソード領域６から低電位側のｐ⁺型アノード領域７に向かう方向において、半導体素子部８の表面の電位が徐々に低下させられるようにできる。また、半導体素子部８の側面においても、電極パターン１１の内部抵抗による電圧降下を利用して、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に向かう方向において、各電位制御部９の電位を段階的に低下させられる。このため、半導体素子部８内においてｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの電位降下に合せて、半導体素子部８の表面の電位および側面に位置する各電位制御部９の電位を低下させることが可能となる。

これにより、ｎ⁺型カソード領域６やｐ⁺型アノード領域７の長手方向両端、つまりこれらの終端部での電界集中を防止することが可能となり、耐圧低下を抑制することが可能となる。そして、半導体素子部８の側面に形成した各電位制御部９の電位を異ならせることを、半導体素子部８の上部において半導体素子部８と重なるように配置した電極パターン１１によって行えるため、各電位制御部９に関しては活性層３の一部を使用して構成できる。このため、従来のように分圧ダイオードのような制御デバイスを形成するための制御デバイス形成領域を半導体素子部８の周囲に設けなくても済み、単に活性層３が部分的に残っているだけで良い。よって、素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止して、耐圧低下を抑制することができる半導体装置とすることが可能となる。

なお、このような構造の半導体装置の製造方法については、従来のＰＮダイオードを備えた半導体装置の製造方法とほぼ同様であり、電位制御部９を形成するためにトレンチ分離構造５の形成に用いるマスクのパターンを変更したり、電極パターン１１の形成工程を追加するだけで構わない。すなわち、トレンチ分離構造５の形成に用いるマスクのパターン変更は、トレンチ５ａを形成するためのマスクのパターンが本実施形態の半導体装置に備えられるトレンチ分離構造５のパターンと対応するパターンとなるようにすれば良い。また、電極パターン１１の形成工程としては、層間絶縁膜１０の形成工程中に電極パターン１１の形成工程を含むようにすれば良い。例えば、層間絶縁膜１０の一部を熱酸化等によって形成したのち、その所望箇所にフォトエッチングによってコンタクトホール１０ａを形成する。次に、その上にノンドープもしくは低濃度の不純物をドープしたＰｏｌｙ−Ｓｉを成膜したのち、パターニングして電極パターン１１を形成し、さらに、絶縁膜のデポジション等によって層間絶縁膜の残部を形成する。その後は、従来と同様、コンタクトホール１０ｂ、１０ｃの形成工程やカソード電極１２およびアノード電極１３の形成工程を行うことで、本実施形態の半導体装置を製造することができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してより耐圧向上を図るための構造を追加したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４は、本実施形態にかかる半導体装置の断面図、図５は、図４のＣ−Ｃ’矢視断面図であり、活性層３を埋込絶縁膜４側から見たときの底面レイアウトに相当する。なお、図４は、図５のＤ−Ｄ’線に対応する断面図である。

本実施形態の半導体装置は、ＰＮダイオードの下方に、耐圧向上を図るための構造を追加したもので、本実施形態の半導体装置の上面レイアウトについては、図１と同様である。具体的には、図４および図５に示したように、ＰＮダイオードの下方、つまり活性層３における埋込絶縁膜４と隣接する部分に、複数のｐ型領域２０と複数のｎ型領域２１とによって構成されたＰＮ接合部を形成している。これら複数のｐ型領域２０と複数のｎ型領域２１は、図５の底面レイアウトに示されるように、ｎ⁺型カソード領域６やｐ⁺型アノード領域７の長手方向と同方向を長手方向とする短冊状とされ、同じ幅で交互に並べられることによりストライプ状とされている。これらｐ型領域２０およびｎ型領域２１は、本実施形態では埋込絶縁膜４からの接合深さが同じ１〜１０μｍとされており、ｐ型領域２０はｐ型不純物濃度が１×１０¹⁵〜１×１０¹⁹ｃｍ^-3、ｎ型領域２１はｎ型不純物濃度が１×１０¹⁵〜１×１０¹⁹ｃｍ^-3とされている。

このような構造により、本実施形態の半導体装置が構成されている。このような半導体装置では、活性層３のうち半導体素子の下方における埋込絶縁膜４と隣接する位置に、ｐ型領域２０およびｎ型領域２１が交互に繰り返し配置された構造となる。このため、以下の作用および効果を奏することができる。

カソード電極１２に対して高電圧を印加すると共にアノード電極１３および支持基板２をＧＮＤにした場合、ｐ型領域２０のうち埋込絶縁膜４に隣接する位置に＋電荷が誘起される。つまり、ｎ型領域２１が反転層とならない程度に不純物濃度が濃くなっていてｎ型領域２１のうち埋込絶縁膜４と隣接する位置には＋電荷が誘起されず、ｎ型領域２１以外の部分に反転層が局在化させられるようにできる。このため、擬似的なフィールドプレートを構成することが可能となり、活性層３の下方においてｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの間において、ｐ型領域２０の間隔に応じて均等に電圧降下が生じるようにできる。

また、単にｎ型領域２１のみを形成した場合には、ｎ型領域２１からの空乏層が十分に広がらず、リサーフ（Ｒｅｓｕｒｆ：REduced SUrface Field）効果を得ることができなくなり、期待した耐圧が得られなく可能性があるが、ｐ型領域２０を形成しているため、空乏層が十分に広がるようにできる。したがって、半導体素子部８の表面や側面に加えて裏面についても、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に向かう方向において、各電位制御部９の電位を段階的に低下させられる。これにより、より半導体装置の耐圧を向上させることが可能となる。

なお、このような構造の半導体装置は、例えば次のような製造方法によって製造される。まず、ＳＯＩ基板１を形成する前の段階において、活性層３を構成するためのシリコン基板の表面に、ｐ型領域２０の形成予定領域が開口するマスクを配置した後、そのマスク上からｐ型不純物をイオン注入する。続いて、ｐ型不純物注入に用いたマスクを除去した後、ｎ型領域２１の形成予定領域が開口するマスクを配置し、そのマスク上からｎ型不純物をイオン注入する。そして、熱処理によって活性化させることでｐ型領域２０およびｎ型領域２１を形成し、さらに、埋込絶縁膜４を介して、シリコン基板のうちｐ型領域２０およびｎ型領域２１が形成された側の表面を支持基板２に貼り合せる。その後は、シリコン基板を薄膜化して活性層３を形成したのち、第１実施形態と同様の製造工程を行うことで、本実施形態の半導体装置を製造することができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造５の構成を変更すると共に電位制御部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１、第２実施形態では、トレンチ分離構造５をトレンチ５ａ内が絶縁膜５ｂにて埋め込まれた構造としている。これに対して、トレンチ分離構造５を他の構造にて構成することもでき、例えばトレンチ５ａ内を絶縁膜５ｂだけでなくＰｏｌｙ−Ｓｉ層で埋め込む構造を採用することができるが、単に構造を変更しただけでは問題が発生する。これについて、図６を参照して説明する。

図６（ａ）は、半導体装置におけるトレンチ分離構造５の構造を変えた場合の一例を指名した上面レイアウト図、図６（ｂ）は、図６（ａ）のＥ−Ｅ’断面である。

図６（ａ）、（ｂ）に示されるように、トレンチ分離構造５を、トレンチ５ａと、トレンチ５ａの内壁を熱酸化することで形成した絶縁膜５ｂと、絶縁膜５ｂの表面においてトレンチ５ａ内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層５ｃとによって構成している。このような構造とするのは、第１、第２実施形態のように絶縁膜５ｂのみによってトレンチ５ａを埋め込んだ構造にすると、絶縁膜５ｂの構成材料（例えばＳｉＯ₂）とシリコンとの熱膨張率などの物性の差により発生する応力がシリコン層に掛かり、結晶欠陥などを発生させる可能性があるためである。このような結晶欠陥などは、リーク電流を発生させ、半導体素子が正常に動作することを阻害する要因となる。このため、そのような応力に起因する結晶欠陥などの発生を抑制するためには、絶縁膜５ｂのみでなく、Ｐｏｌｙ−Ｓｉ層５ｃを用いるのが好ましい。

しかしながら、このような構造とする場合、図６（ａ）から判るように半導体素子部８の側面がすべてＰｏｌｙ−Ｓｉ層５ｃによって囲まれた状態になるため、半導体素子部８の側面の電位制御を行うことができなくなる。これと同様のことは、特許文献１に記載された半導体装置についても言え、トレンチ分離構造のトレンチ内を絶縁膜およびＰｏｌｙ−Ｓｉ層によって構成するような場合には、耐圧向上の効果を得ることができなくなる。

このため、本実施形態では、トレンチ分離構造５のトレンチ５ａ内を絶縁膜５ｂおよびＰｏｌｙ−Ｓｉ層５ｃで覆った構造としつつ、かつ、半導体素子部８の側面の電位制御が行えるようにする。

図７は、本実施形態にかかる半導体装置のＰＮダイオード形成領域Ｒ１の上面レイアウト図である。図８は、ＰＮダイオード形成領域Ｒ１の底面レイアウト図である。また、図９は、図７のＦ−Ｆ’断面図であり、図１０は、図７のＧ−Ｇ’断面図である。これらの図を参照して、本実施形態の半導体装置について説明する。なお、図７は断面図ではないが、レイアウト構成を理解し易くするために部分的にハッチングを示してある。

図７に示すように、本実施形態では、半導体素子部８の側面に配置されるトレンチ分離構造５を複数に分割し、さらにその周囲をトレンチ分離構造５によって囲んだ構造としている。すなわち、半導体素子部８の側面に配置されるトレンチ分離構造５に備えられるＰｏｌｙ−Ｓｉ層５ｃによって電位制御部９を構成し、このＰｏｌｙ−Ｓｉ層５ｃに電極パターン１１が電気的に接続された構造としている。このようにすれば、半導体素子部８の側面に配置される複数のトレンチ分離構造５が互いに分割され、各Ｐｏｌｙ−Ｓｉ層５ｃが電気的に分離されるため、各Ｐｏｌｙ−Ｓｉ層５ｃを異なる電位に制御可能となる。したがって、電極パターン１１の電圧降下に基づいて、Ｐｏｌｙ−Ｓｉ層５ｃを電位制御部９として機能させることが可能となり、第１実施形態と同様の効果を得ることが可能となる。

なお、本実施形態のような構造の半導体装置の場合、半導体素子部８の側面に分割配置されたトレンチ分離構造５と、半導体素子部８およびその側面に分割配置されたトレンチ分離構造５を囲むように配置されたトレンチ分離構造との間にシリコンが存在することになる。しかしながら、この領域は、既に半導体素子部８の側面に配置されたトレンチ分離構造５によって半導体素子部８の電圧の影響を受けないようにされているため、この領域の等電位線は紙面左右方向に平行なものとなる。したがって、この領域の存在によって耐圧低下が起こることはない。

また、このような構造の半導体装置は、トレンチ分離構造５のパターンが第１実施形態と異なっているだけである。このため、第１実施形態の半導体装置の製造方法に対して、トレンチ５ａを形成する際のマスクのパターンを変更すること、および、トレンチ５ａ内の埋込を絶縁膜５ｂのみで行うのではなくＰｏｌｙ−Ｓｉ層５ｃも用いて行うことが変わるだけであ。その他の製造工程については、第１実施形態と同様の工程を用いることにより、本実施形態にかかる半導体装置を製造することができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対してトレンチ分離構造５の間の幅を規定したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。

図１１は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第３実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。

この図に示されるように、半導体素子部８の側面に分割配置されたトレンチ分離構造５と、半導体素子部８およびその側面に分割配置されたトレンチ分離構造５を囲むように配置されたトレンチ分離構造５の間の幅Ｗ１と、半導体素子部８の側面に分割配置された各トレンチ分離構造５の間の幅Ｗ２とが、共に、２μｍ以下となるようにしている。

このように、幅Ｗ１、Ｗ２を２μｍ以下にすると、トレンチ分離構造５を構成する絶縁膜５ｂ（例えば酸化膜）とシリコンとの仕事関数差に基づいて広がる空乏層によって、幅Ｗ１、Ｗ２の間のシリコンが完全空乏化される。このため、より耐圧低下を効果的に防止できる半導体装置にすることが可能となる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対してトレンチ分離構造５のレイアウトを変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。

図１２は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第３実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。

この図に示されるように、半導体素子部８の側面に分割配置されたトレンチ分離構造５について、その周囲を囲むトレンチ分離構造５からの距離が変わるようにレイアウトしてある。具体的には、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの間において、ｎ⁺型カソード領域６から近い順番に、周囲を囲むトレンチ分離構造５からの距離が遠いものと近いものとが交互に入れ替えで配置されている。つまり、半導体素子部８の側面に分割配置されたトレンチ分離構造５が、複数列（本実施形態では２列）に配置されるようにしている。

このような構造とすれば、周囲を囲むトレンチ分離構造５から近い側に配置されたトレンチ分離構造５と、それよりも遠い側（半導体素子部８側）に位置しているトレンチ分離構造５の複数段構造により、ＰＮダイオード形成領域Ｒ１の外部の電位の影響をシールドすることができる。このため、よりＰＮダイオード形成領域Ｒ１の外部の電位に対するシールド能力を上げることが可能となり、より効果的に耐圧低下を抑制することが可能となる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１３は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第１実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。

この図に示されるように、本実施形態の半導体装置では、半導体素子部８の側面に位置するトレンチ分離構造５に対して、半導体素子部８側に突出する複数の凸部５ｄを形成することで、トレンチ分離構造５を凹凸形状としている。

このように、本実施形態では、トレンチ分離構造５に対して半導体素子部８側に突出する凸部５ｄを形成している。半導体素子部８の側面に位置する電位制御部９の電位の影響により、活性層３のうちトレンチ分離構造５と接する部分に電荷が誘起されるため、それが等電位線の分布に偏りを生じさせ、耐圧低下の要因となる。しかしながら、本実施形態のようにトレンチ分離構造５に対して半導体素子部８側に突出する凸部５ｄを形成することで、活性層３から電位制御部９までの距離を長くすることができ、活性層３のうち凸部５ｄと接する部位では電荷が誘起され難くなるようにできる。このため、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第６実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第６実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１４は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第１実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。

この図に示されるように、本実施形態の半導体装置でも、半導体素子部８の側面に位置するトレンチ分離構造５に対して、半導体素子部８側に突出する凸部５ｄを形成することで、トレンチ分離構造５を凹凸形状にしている。そして、さらにトレンチ分離構造５をトレンチ５ａと、トレンチ５ａの内壁を熱酸化することで形成した絶縁膜５ｂと、絶縁膜５ｂの表面においてトレンチ５ａ内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層５ｃとによって構成している。

このように、トレンチ５ａ内を絶縁膜５ｂだけでなくＰｏｌｙ−Ｓｉ層５ｃと共に埋め込んだ構造のトレンチ分離構造５であっても、半導体素子部８の側面に位置するトレンチ分離構造５に対して凹凸形状を構成することができる。このようにしても、第６実施形態と同様の効果を得ることができる。

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１５（ａ）は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、図１５（ｂ）は、図１５（ａ）のＨ−Ｈ’断面図、図１５（ｃ）は、図１５（ａ）のＩ−Ｉ’断面図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第１実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。

図１５（ａ）に示されるように、本実施形態の半導体装置では、半導体素子部８の側面において、トレンチ分離構造５よりも内側の活性層３に対してｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部をｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの間において繰り返し形成してある。これらｐ型領域３０およびｎ型領域３１は、図１５（ｂ）、（ｃ）に示されるように拡散層によって構成されており、これらの形成予定領域が開口するマスクをそれぞれ用いて活性層３の表面からｐ型不純物もしくはｎ型不純物をイオン注入した後、熱処理によって拡散させることで形成される。

このように、本実施形態では、半導体素子部８の側面にｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部を形成している。このため、ｐ型領域３０のうちトレンチ分離構造５と接する部位において電荷が誘起されるが、ｎ型領域３１のうちトレンチ分離構造５と接する部位では電荷が誘起され難くなるようにできる。このため、第６実施形態と同様に、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第８実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第８実施形態と同様であるため、第８実施形態と異なる部分についてのみ説明する。

図１６（ａ）は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、図１６（ｂ）は、図１６（ａ）のＪ−Ｊ’断面図、図１６（ｃ）は、図１６（ａ）のＫ−Ｋ’断面図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第８実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。

図１６（ａ）に示されるように、本実施形態の半導体装置では、半導体素子部８の側面において、トレンチ分離構造５よりも内側の活性層３に対してｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部をｎ⁺型カソード領域６からｐ⁺型アノード領域７に至るまでの間において繰り返し形成してある。これらｐ型領域３０およびｎ型領域３１は、図１６（ｂ）、（ｃ）に示されるように拡散層によって構成されており、これらの形成予定領域が開口するマスクをそれぞれ用いて活性層３の表面からｐ型不純物もしくはｎ型不純物をイオン注入した後、熱処理によって拡散させることで形成される。そして、さらにトレンチ分離構造５をトレンチ５ａと、トレンチ５ａの内壁を熱酸化することで形成した絶縁膜５ｂと、絶縁膜５ｂの表面においてトレンチ５ａ内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層５ｃとによって構成している。

このように、トレンチ５ａ内を絶縁膜５ｂだけでなくＰｏｌｙ−Ｓｉ層５ｃと共に埋め込んだ構造のトレンチ分離構造５であっても、半導体素子部８の側面にｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部を形成することができる。このようにしても、第８実施形態と同様の効果を得ることができる。

（他の実施形態）
上記各実施形態では、半導体素子としてＰＮダイオードを形成した半導体装置について説明したが、他の半導体素子が形成される半導体装置についても本発明を適用することができる。

図１７は、半導体素子としてＬＤＭＯＳを備えた半導体装置の断面図である。この図に示されるように、活性層３の表層部に、ｐ^-型チャネル層５０が形成されていると共に、このｐ^-型チャネル層５０内において当該ｐ^-型チャネル層５０の表層部にｎ⁺型ソース領域（第２不純物層）５１およびｐ⁺型コンタクト領域５２が形成されている。そして、ｐ^-型チャネル層５０の表面のうちｎ⁺型ソース領域５１と活性層３との間に位置する部分をチャネル領域５３として、このチャネル領域５３の上にゲート絶縁膜５４を介してゲート電極５５が配置されている。また、ｎ⁺型ソース領域５１およびｐ⁺型コンタクト領域５２の上には、ソース電極（第２電極）５６が配置されており、ｎ⁺型ソース領域５１およびｐ⁺型コンタクト領域５２と電気的に接続されている。そして、これら各構成が図示していないが図１７の紙面垂直方向を長手方向として短冊状にレイアウトされている。

一方、ｐ^-型チャネル層５０から離間するように、活性層３の表層部にはｎ⁺型ドレイン領域（第１不純物層）５７が形成されている。そして、このｎ⁺型ドレイン領域５７の上にはドレイン電極（第１電極）５８が形成されており、ｎ⁺型ドレイン領域５７と電気的に接続された構造とされている。これらｎ⁺型ドレイン領域５７およびドレイン電極５８も、図示しないが図１７の紙面垂直方向を長手方向として短冊状にレイアウトされている。また、これらｎ⁺型ドレイン領域５７およびドレイン電極５８を中央に配置して、ｐ型チャネル層５０やｎ⁺型ソース領域５１およびｐ⁺型コンタクト領域５２等をその両側に配置することでストライプ状のレイアウトとされている。そして、図示していないが、層間絶縁膜や保護膜が備えられることで、ＬＤＭＯＳが構成されている。

このようなＬＤＭＯＳが構成された半導体装置に関しても、上記各実施形態と同様の構造を採用することにより、上記各実施形態と同様の効果を得ることができる。なお、図１７では、第１実施形態の構造をＬＤＭＯＳが備えられた半導体装置に適用した場合について例示してあるが、勿論、第２〜第９実施形態の構造に適用することもできる。

また、図１８は、半導体素子としてＩＧＢＴを備えた半導体装置の断面図である。
この図に示されるように、活性層３の表層部に、ｐ^-型ベース領域６０が形成されていると共に、このｐ^-型ベース領域６０内において当該ｐ^-型ベース領域６０の表層部にｎ⁺型エミッタ領域（第２不純物層）６１およびｐ⁺型コンタクト領域６２が形成されている。そして、ｐ^-型ベース領域６０の表面のうちｎ⁺型エミッタ領域６１と活性層３との間に位置する部分をチャネル領域６３として、このチャネル領域６３の上にゲート絶縁膜６４を介してゲート電極６５が配置されている。また、ｎ⁺型エミッタ領域６１およびｐ⁺型コンタクト領域６２の上には、エミッタ電極（第２電極）６６が配置されており、ｎ⁺型エミッタ領域６１およびｐ⁺型コンタクト領域６２と電気的に接続されている。そして、これら各構成が図示していないが図１８の紙面垂直方向を長手方向として短冊状にレイアウトされている。

一方、ｐ^-型ベース領域６０から離間するように、活性層３の表層部にはｎ⁺型バッファ層６７が形成されていると共に、ｎ⁺型バッファ層６７内における当該ｎ⁺型バッファ層６７の表層部にｐ⁺型コレクタ領域（第１不純物層）６８が形成されている。そして、このｐ⁺型コレクタ領域６８の上にはコレクタ電極（第１電極）６９が形成されており、ｐ⁺型コレクタ領域６８と電気的に接続された構造とされている。これらｐ⁺型コレクタ領域６８およびコレクタ電極６９等も、図示しないが図１８の紙面垂直方向を長手方向として短冊状にレイアウトされている。また、これらｐ⁺型コレクタ領域６８およびコレクタ電極６９等を中央に配置して、ｐ型チャネル層６０やｎ⁺型エミッタ領域６１およびｐ⁺型コンタクト領域６２等をその両側に配置することでストライプ状のレイアウトとされている。そして、図示していないが、層間絶縁膜や保護膜が備えられることで、ＩＧＢＴが構成されている。

このようなＩＧＢＴが構成された半導体装置に関しても、上記各実施形態と同様の構造を採用することにより、上記各実施形態と同様の効果を得ることができる。なお、図１８では、第１実施形態の構造をＩＧＢＴが備えられた半導体装置に適用した場合について例示してあるが、勿論、第２〜第９実施形態の構造に適用することもできる。

さらに、上記各実施形態では、電極パターン１１の一例を示したが、必ずしも上記したパターンにする必要は無い。例えば、上記各実施形態では、ｎ⁺型カソード領域６からｐ⁺型アノード領域７に至る一本のライン状のもので電極パターン１１を構成したが、２本にしても良い。その場合、２本の電極パターン１１それぞれが例えばｎ⁺型カソード領域６とｐ⁺型アノード領域７との配列方向に平行な中心線を中心とした線対称となるようにすると、半導体素子部８の両側面での電位差を合せることが可能になるという効果も得られる。

なお、上記各実施形態の相互間において、適宜組み合わせが可能である。例えば、第２実施形態に示したｐ型領域２０およびｎ型領域２１によるＰＮ接合部を備えた構造を第３〜第９実施形態および他の実施形態に示した各種構成に適用することも可能である。また、第１導電型をｎ型とし、第２導電型をｐ型とする半導体素子を例に挙げて説明したが、各導電型を反転させた構造、つまり第１導電型をｐ型とし、第２導電型をｎ型とする半導体素子に対して本発明を適用することもできる。

１ ＳＯＩ基板
２ 支持基板
３ 活性層
４ 埋込絶縁膜
５ トレンチ分離構造
５ａ トレンチ
５ａ 溝
５ｂ 絶縁膜
５ｃ Ｐｏｌｙ−Ｓｉ層
５ｄ 凸部
６ ｎ＋型カソード領域
７ ｐ＋型アノード領域
８ 半導体素子部
９ 電位制御部
１０ 層間絶縁膜
１０ａ〜１０ｃ コンタクトホール
１１ 電極パターン
１２ カソード電極
１３ アノード電極
２０、３０ ｐ型領域
２１、３１ ｎ型型領域
Ｒ１ ＰＮダイオード形成領域（第１領域）
Ｒ２ 他のデバイスの形成領域（第２領域）

Claims (14)

1. 支持基板（２）と第１導電型からなる活性層（３）が埋込絶縁膜（４）の両側に形成されたＳＯＩ基板（１）を有し、
   前記ＳＯＩ基板（１）における前記活性層（３）に、一方向を長手方向とするストライプ状の上面レイアウトとされた第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）が形成され、第１電極（１２、５８、６９）を通じて前記第１不純物層（６、５７、６８）に対して高電圧を印加すると共に、第２電極（１３、５６、６６）を通じて前記第２不純物層（７、５１、６１）に対して前記高電圧よりも低い低電圧を印加する半導体素子が備えられ、前記半導体素子が配置された半導体素子部（８）を含み、外縁がトレンチ分離構造（５）によって囲まれた第１領域（Ｒ１）と、
   前記デバイス形成領域（Ｒ１）とは異なる位置に他の素子が配置された第２領域（Ｒ２）と、を備えてなる半導体装置において、
   前記半導体素子部（８）における前記第１不純物層（６、５７、６８）および前記第２不純物層（７、５１、６１）の両側を側面として、該側面に沿って、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かう方向に複数の電位制御部（９）が備えられていると共に、
   前記半導体素子部（８）の上に、内部抵抗に応じて前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かい、かつ、前記半導体素子部（８）の前記側面を通過するパターンとして延設されることで、前記複数の電位制御部（９）のそれぞれに電気的に接続された電極パターン（１１）が備えられていることを特徴とする半導体装置。
2. 前記電極パターン（１１）は、蛇行状にレイアウトされていることを特徴とする請求項１に記載の半導体装置。
3. 前記電極パターン（１１）は、前記第１不純物層（６、５７、６８）および前記第２不純物層（７、５１、６１）の長手方向と平行方向に伸びる平行部分と、該部分の両端において該部分に垂直方向に伸びる垂直部分とを有し、前記垂直部分において前記電位制御部（９）に電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記活性層（３）は層間絶縁膜（１０）によって覆われており、前記半導体素子部（８）の上の前記層間絶縁膜（１０）内に前記電極パターン（１１）が埋め込まれていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記複数の電位制御部（９）は、前記活性層（３）を前記トレンチ分離構造（５）により前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かう方向において複数に分離したシリコンであることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記トレンチ分離構造（５）は、トレンチ（５ａ）と、該トレンチ（５ａ）の内壁を熱酸化することで形成した絶縁膜（５ｂ）と、該絶縁膜（５ｂ）の表面において前記トレンチ（５ａ）内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層（５ｃ）とによって構成されており、
   前記複数の電位制御部（９）は、前記半導体素子部（８）の前記側面に配置されたトレンチ分離構造（５）を前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かう方向において複数に分割することで電気的に分離した複数の前記Ｐｏｌｙ−Ｓｉ層（５ｃ）にて構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
7. 前記複数に分割された前記トレンチ分離構造（５）にて構成された前記複数の電位制御部（９）は、前記半導体素子部（８）の前記側面に複数列備えられていることを特徴とする請求項６に記載の半導体装置。
8. 前記複数に分割された前記トレンチ分離構造（５）と前記第１領域（Ｒ１）の外縁を囲んでいる前記トレンチ分離構造（５）との間の幅Ｗ１が２μｍ以下とされ、前記複数に分割された前記トレンチ分離構造（５）同士の間の幅Ｗ２が２μｍ以下とされていることを特徴とする請求項６または７に記載の半導体装置。
9. 前記活性層（３）のうち前記埋込絶縁膜（４）側の表面には、前記第１不純物層（６、５７、６８）および前記第２不純物層（７、５１、６１）の長手方向と平行方向を長手方向とするｐ型領域（２０）およびｎ型領域（２１）にて構成されたＰＮ接合部が繰り返し形成されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
10. 前記半導体素子部（８）の前記側面に配置された前記トレンチ分離構造（５）には、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に至るまでの間において、前記半導体素子部（８）側に突出する複数の凸部（５ｄ）が形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
11. 前記半導体素子部（８）の前記側面における前記トレンチ分離構造（５）よりも内側の前記活性層（３）に対し、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に至るまでの間において、ｐ型領域（３０）およびｎ型領域（３１）にて構成されるＰＮ接合部が繰り返し形成されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
12. 前記半導体素子は、
    前記活性層（３）の表層部に形成された前記第１不純物層に相当する第１導電型のカソード領域（６）および前記第２不純物層に相当する第２導電型のアノード領域（７）と、
    前記カソード領域（６）に電気的に接続された前記第１電極に相当するカソード電極（１２）と、
    前記アノード領域（７）に電気的に接続された前記第２電極に相当するアノード電極（１３）とを有し、前記アノード領域（７）が前記カソード領域（６）の両側に配置されたＰＮダイオードであることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
13. 前記半導体素子は、
    前記活性層（３）の表層部に形成された第２導電型のチャネル層（５０）と、
    前記チャネル層（５０）内において該チャネル層（５０）の表層部に形成された前記第２不純物層に相当する第１導電型のソース領域（５１）と、
    前記活性層（３）の表層部において前記チャネル層（５０）から離間して形成された前記第１不純物層に相当する第１導電型のドレイン領域（５７）と、
    前記チャネル層（５０）の表面のうち前記活性層（３）と前記ソース領域（５１）との間に位置する部分をチャネル領域（５３）として該チャネル領域（５３）の上にゲート絶縁膜（５４）を介して備えられたゲート電極（５５）と、
    前記ソース領域（５１）および前記チャネル層（５０）に電気的に接続された前記第２電極に相当するソース電極（５６）と、
    前記ドレイン領域（５７）と電気的に接続された前記第１電極に相当するドレイン電極（５８）とを有し、前記ソース領域（５１）および前記チャネル領域（５０）が前記ドレイン領域（５７）の両側に配置されたＬＤＭＯＳであることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
14. 前記半導体素子は、
    前記活性層（３）の表層部に形成された第２導電型のベース領域（６０）と、
    前記ベース領域（６０）内において該ベース領域（６０）の表層部に形成された前記第２不純物層に相当する第１導電型のエミッタ領域（６１）と、
    前記活性層（３）の表層部において前記ベース領域（６０）から離間して形成された前記第１不純物層に相当する第２導電型のコレクタ領域（６８）と、
    前記ベース領域（６０）の表面のうち前記活性層（３）と前記エミッタ領域（６１）との間に位置する部分をチャネル領域（６３）として該チャネル領域（６３）の上にゲート絶縁膜（６４）を介して備えられたゲート電極（６５）と、
    前記エミッタ領域（６１）および前記ベース領域（６０）に電気的に接続された前記第２電極に相当するエミッタ電極（６６）と、
    前記コレクタ領域（６８）と電気的に接続された前記第１電極に相当するコレクタ電極（６９）とを有し、前記エミッタ領域（６１）および前記ベース領域（６０）が前記コレクタ領域（６９）の両側に配置されたＩＧＢＴであることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。

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