JP5935296B2 - 基準電圧回路 - Google Patents
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Description
本発明は、電源電位が接地電位に対して変動するハイサイド回路中又はローサイド回路中において、安定した基準電圧を確保するための基準電圧回路及び半導体基板に関する。
従来から、スイッチング電源としてハイサイドＮＭＯＳのゲートを駆動するための電子回路等では、その高電位側電源電位と低電位側電源電位が接地電位に対して変動する。
図４はこのような一般的なゲート駆動回路を示し、図４（Ａ）はハイサイド回路の場合のゲート駆動回路の説明図、図４（Ｂ）はローサイド回路の場合のゲート駆動回路の説明図である。
図４（Ａ）に示すように、ハイサイドのＮＭＯＳトランジスタＭ１は、ハイサイド駆動信号ＩＮ１によってオン／オフする。ローサイドのＮＭＯＳトランジスタＭ２はローサイド駆動信号ＩＮ２によってオン／オフする。
各トランジスタＭ１，Ｍ２は、交互にオンする。例えば、ＮＭＯＳトランジスタＭ１がオフでＮＭＯＳトランジスタＭ２がオンの場合、ハイサイドの低電位側電源電圧ＶＳ２は接地電位になる。また、逆にＮＭＯＳトランジスタＭ１がオンで、ＮＭＯＳトランジスタＭ２がオフの場合、低電位側電源電圧ＶＳ２はＮＭＯＳトランジスタＭ１のドレイン電圧ＶＩとなる。このように、各トランジスタＭ１，Ｍ２のスイッチング動作に応じてハイサイド回路の電源電位が変動する。
また、図４（Ｂ）に示すように、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２のスイッチング動作に応じてローサイド回路の電源電位がＶＩ電位に対して変動する。
一般に、電子回路においては、その動作の安定性を確保するために、例えば、電源電圧を監視する低電圧検出回路等を搭載している。
ハイサイド回路では、電源電圧が接地電位に対して変動するため、接地電位で動作するローサイド用の回路の場合とは別に、ＶＳ１−ＶＳ２間で動作する専用の回路が必要となる。この場合、動作の基準となる基準電圧が必要となるが、一般に基準電圧は接地電位を基準として生成される。
このため、トランジスタのゲート電圧を制御する保護回路（例えば、特許文献１参照）等が考えられる。
図５は、ハイサイド用の基準電圧回路の説明図である。図５に示した基準電圧回路９０では、接地電位基準で基準電流Ｉｒｅｆを生成し、ハイサイド側に設けた抵抗Ｒに基準電流Ｉｒｅｆを流し、基準電圧Ｖｒｅｆ＝Ｒ・Ｉｒｅｆを生成している。
また、図５の回路を有する半導体基板の断面構造の例を図６に示す。
Ｐ型半導体基板２０にＮウェル層２１を形成し、そのＮウェル層内に、低電圧検出回路１２、レベルシフト回路１３、ロジック回路１４、ゲート駆動回路１５を形成することができる。なお、基準電圧回路９０のうち、抵抗Ｒは、Ｎウェル層内に形成することができるが、基準電流Ｉｒｅｆは、Ｎウェル層外に形成することになる。
Ｐ型半導体基板２０にＮウェル層２１を形成し、そのＮウェル層内に、低電圧検出回路１２、レベルシフト回路１３、ロジック回路１４、ゲート駆動回路１５を形成することができる。なお、基準電圧回路９０のうち、抵抗Ｒは、Ｎウェル層内に形成することができるが、基準電流Ｉｒｅｆは、Ｎウェル層外に形成することになる。
しかしながら、このような回路構成では、基準電流Ｉｒｅｆの出力端子と接地電位との間の寄生容量Ｃｐの影響により、ＶＳ１，ＶＳ２が過渡的に変化してしまうと基準電圧Ｖｒｅｆも変動してしまうため、ハイサイド回路の誤動作を招くという問題が生じていた。
本発明は、上述のかかる事情に鑑みてなされたものであり、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供することを目的とする。
上記課題を解決するため、本発明の基準電圧回路は、Ｐ型半導体基板上のＮウェル内に形成したハイサイド回路中において、前記Ｎウェルをコレクタとし、前記Ｎウェル中に形成したＰ領域をベースとし、前記ベースの上層に形成したＮ領域をエミッタとし、前記ハイサイド回路を構成する基板を、前記コレクタとしての前記Ｎウェルとで共通化したＮＰＮトランジスタを用いて構成したことを特徴とする。
このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するＰ型半導体基板の基準電圧回路とすることができる。
また、本発明の基準電圧回路は、Ｎ型半導体基板上のＰウェル内に形成したローサイド回路中において、前記Ｐウェルをコレクタとし、前記Ｐウェル中に形成したＮ領域をベースとし、前記ベースの上層に形成したＰ領域をエミッタとし、前記ローサイド回路を構成する基板を、前記コレクタとしての前記Ｐウェルとで共通化したＰＮＰトランジスタを用いて構成したことを特徴とする。
このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するＮ型半導体基板の基準電圧回路とすることができる
さらに、本発明の半導体基板は、Ｐ型の半導体基板上に形成されたコレクタとしてのＮウェル層と、該Ｎウェル層内に形成されたベースとしてのＰ領域層と、該Ｐ領域層の上層に形成されたエミッタとしてのＮ領域層と、を備え、ハイサイド回路を構成する基板を前記コレクタとしての前記Ｎウェル層で共通化したＮＰＮトランジスタを備えていることを特徴とする。
このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するＰ型の半導体基板とすることができる。
さらに、本発明の半導体基板は、Ｎ型の半導体基板上に形成されたコレクタとしてのＰウェル層と、該Ｐウェル層内に形成されたベースとしてのＮ領域層と、該Ｎ領域層の上層に形成されたエミッタとしてのＰ領域層と、を備え、ローサイド回路を構成する基板を前記コレクタとしての前記Ｐウェル層で共通化したＰＮＰトランジスタを備えていることを特徴とする。
このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するＮ型の半導体基板とすることができる。
本発明の基準電圧回路及び半導体基板は、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる。
次に、本発明の一実施形態に係る基準電圧回路及び半導体基板について、図面を参照して説明する。尚、以下に示す実施例は本発明の基準電圧回路及び半導体基板における好適な具体例であり、技術的に好ましい種々の限定を付している場合もあるが、本発明の技術範囲は、特に本発明を限定する記載がない限り、これらの態様に限定されるものではない。また、以下に示す実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、かつ、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下に示す実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
図１は本発明の一実施形態に係る基準電圧回路の説明図、図２は本発明の一実施形態に係る半導体基板の要部の断面図である。
図１は、基準電圧Ｖｒｅｆを低電圧検出回路に使用する場合を例として示している。具体的には、基準電圧回路１１、低電圧検出回路１２、レベルシフト回路１３、ロジック回路１４、ゲート駆動回路１５が高電位側電源電圧ＶＳ１及び低電位側電源電圧ＶＳ２との間に並列に配置されている。
基準電圧回路１１は、高電位側電源電圧ＶＳ１にベース及びコレクタが接続されたＮＰＮトランジスタＱ１，Ｑ２，Ｑ３が並列に接続されている。また、ＮＰＮトランジスタＱ１のエミッタは電流源回路Ｉ１に接続され、ＮＰＮトランジスタＱ２のエミッタは抵抗Ｒ１及び電流源回路Ｉ２に直列接続され、ＮＰＮトランジスタＱ３のエミッタは抵抗Ｒ２及び電流源回路Ｉ３に直列接続されている。さらに、オペアンプＯＰ１の２つの入力端は、ＮＰＮトランジスタＱ１と電流源回路Ｉ１との間と、抵抗Ｒ１と電流源回路Ｉ２との間にそれぞれ接続されている。
低電圧検出回路１２は、高電位側電源電圧ＶＳ１と低電位側電源電圧ＶＳ２との間に直列に接続された抵抗Ｒ３，Ｒ４と、抵抗Ｒ３，Ｒ４の間及び抵抗Ｒ２と電流源回路Ｉ３との間にそれぞれ接続される二つの入力端子を有するコンパレータ（比較器）ＣＯＭＰ１を備えている。また、このコンパレータＣＯＭＰ１の出力はロジック回路１４に出力される。
ロジック回路１４には、レベルシフト回路１３からの出力が入力され、コンパレータＣＯＭＰ１からの出力とで論理制御された出力によりゲート駆動回路１５がＮＭＯＳトランジスタＭ１のゲート電圧を制御する。
図２は、Ｐ型半導体基板２０にＮウェル層２１を形成し、そのＮウェル層２１内にハイサイド回路素子２２を形成する場合を示している。本発明では、バンドギャップ基準電圧回路を構成するバイポーラトランジスタにＮＰＮトランジスタＱ１、Ｑ２、Ｑ３を使用し、このトランジスタのコレクタ（図２中の端子Ｃ）をハイサイド回路素子２２の基板であるＮウェル層２１とする。
さらに、Ｎウェル層２１中に、Ｐベース（図２中の端子Ｂ）２３を形成し、そのＰベース２３の上層にＮエミッタ（図２中の端子Ｅ）２４を形成する。ここで、ベースとコレクタとは図１に示すように短絡して高電位側電源電圧ＶＳ１に接続している。
図２中のハイサイド回路素子２２のＮＰＮトランジスタは、図１中のＱ１、Ｑ２、Ｑ３に対応する。ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３により、図１に示すように高電位側電源電圧ＶＳ１を基準として動作するバンドギャップ基準電圧回路を構成できる。ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３のコレクタとハイサイド回路素子２２のＮウェル層２１とが共通となるが、Ｎウェル層２１を最も高電位で低インピーダンスの高電位側電源電圧ＶＳ１に接続するため、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３に電流が流れてもＮウェル層２１を介して生じる他の素子への影響を回避することができる。
また、図２中のハイサイド回路素子２２のＰチャネルＭＯＳＦＥＴ２５及びＮチャネルＭＯＳＦＥＴ２６は、図１中の基準電圧回路１１内の電流源回路Ｉ１，Ｉ２，Ｉ３やオペアンプＯＰ１、低電圧検出回路１２、レベルシフト回路１３、ロジック回路１４、ゲート駆動回路１５の構成に使用する。
また、図２中のローサイド回路素子２７のＰチャネルＭＯＳＦＥＴ２８及びＮチャネルＭＯＳＦＥＴ２９は、図４中のローサイドのゲート駆動回路１５ａの構成に使用する。さらに、図２中のローサイド回路素子２７のＰチャネルＭＯＳＦＥＴ２８及びＮチャネルＭＯＳＦＥＴ２９で、レベルシフト回路やローサイド用ゲート駆動回路に信号を入力するための前段回路を構成しても良い。
このように、ハイサイド回路の基板でありかつ、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３のコレクタであるＮウェル層２１は、最も高電位である高電位側電源電圧ＶＳ１に接続されるので、スイッチ素子のスイッチ動作に伴って高電位側電源電圧ＶＳ１が変動しても、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３のバイアス電位も高電位側電源電圧ＶＳ１と共に変動するため、接地電位に対する影響を回避することができる。
図１のハイサイド回路を有する半導体基板の断面構造の例を図３に示す。
Ｐ型半導体基板にＮウェル層を形成し、そのＮウェル層内に、基準電圧回路１１、低電圧検出回路１２、レベルシフト回路１３、ロジック回路１４、ゲート駆動回路１５をすべて形成することができる。したがって、図６に示す従来の半導体基板に比べて電源電位の変動の影響を回避し、安定した基準電圧を出力することが可能となる。
Ｐ型半導体基板にＮウェル層を形成し、そのＮウェル層内に、基準電圧回路１１、低電圧検出回路１２、レベルシフト回路１３、ロジック回路１４、ゲート駆動回路１５をすべて形成することができる。したがって、図６に示す従来の半導体基板に比べて電源電位の変動の影響を回避し、安定した基準電圧を出力することが可能となる。
なお、上記実施の形態では、Ｐ型半導体基板にＮウェルを形成し、そのＮウェル内にハイサイド回路を形成する場合について説明したが、Ｎ型半導体基板にＰウェルを形成し、そのＰウェル内にローサイド回路を形成する場合においても、上述した説明のＰＭＯＳをＮＭＯＳに、ＮＭＯＳをＰＭＯＳに、ＰＮＰをＮＰＮに、Ｐ基板をＮ基板に、ＰウェルをＮウェルに、それぞれ入れ替えることで同様の効果を奏することができる。
以上説明したように、本発明によれば、電源電位が接地電位に対して変動するハイサイド回路またはローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することが可能となる。
１１…基準電圧回路
１２…低電圧検出回路
１３，１３ａ…レベルシフト回路
１４…ロジック回路
１５，１５ａ…ゲート駆動回路
２０…Ｐ型半導体基板
２１…Ｎウェル層（コレクタ）
２２…ハイサイド回路素子
２３…Ｐベース（Ｐ領域）
２４…Ｎエミッタ（Ｎ領域）
２７…ローサイド回路素子
９０…従来の基準電圧回路
１２…低電圧検出回路
１３，１３ａ…レベルシフト回路
１４…ロジック回路
１５，１５ａ…ゲート駆動回路
２０…Ｐ型半導体基板
２１…Ｎウェル層（コレクタ）
２２…ハイサイド回路素子
２３…Ｐベース（Ｐ領域）
２４…Ｎエミッタ（Ｎ領域）
２７…ローサイド回路素子
９０…従来の基準電圧回路
Claims (2)
- Ｐ型半導体基板上のＮウェル内に形成したハイサイド回路中において、前記Ｎウェルをコレクタとし、前記Ｎウェル中に形成したＰ領域をベースとし、前記ベースの上層に形成したＮ領域をエミッタとし、前記ハイサイド回路を構成する基板を、前記コレクタとしての前記Ｎウェルとで共通化したＮＰＮトランジスタを用いて構成したことを特徴とする基準電圧回路。
- Ｎ型半導体基板上のＰウェル内に形成したローサイド回路中において、前記Ｐウェルをコレクタとし、前記Ｐウェル中に形成したＮ領域をベースとし、前記ベースの上層に形成したＰ領域をエミッタとし、前記ローサイド回路を構成する基板を、前記コレクタとしての前記Ｐウェルとで共通化したＰＮＰトランジスタを用いて構成したことを特徴とする基準電圧回路。
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