JP2000236067A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】誤動作や素子破壊が生じ難い高耐圧ドライバＩ
Ｃを提供すること。 【解決手段】ｐ^--基板１の表面層に選択的にｎ領域２を
形成し、ｎ領域２の表面層に選択的にｎ⁺ 領域３を形成
し、ｎ⁺ 領域３に囲まれたｎ領域２の表面層にｎ⁺ 領域
３とは離してｐ領域４を形成し、ｐ^--基板の表面層に、
ｎ領域２を取り囲むように、ｐ⁺ 領域５を形成し、この
ｐ⁺ 領域５とｎ⁺ 領域３の間に、ｐ⁺領域５とｎ⁺ 領域
３に接し、ｐ領域４を囲むように、ｐ^- 領域６を形成す
る。このｐ^- 領域５は必ずしも、ｎ⁺ 領域３には接しな
くてもよい。尚、同図（ａ）で示すｎ⁺ 領域３は、同図
（ｂ）に示すように繋がった一つの領域である。前記の
ｎ⁺ 領域３がｎ領域４を挟んで対向するｎ⁺ 領域３との
最小の間隔Ｌ（単位はμｍ）とｎ領域２のシート抵抗Ｒ
_S （単位はΩ／□）の関係を、Ｌ≦４４００／√Ｒｓと
なるように、ＬとＲ_S を選定することで４万Ｖ／μｓｅ
ｃ以上の高ｄｖ／ｄｔノイズ耐量を確保することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パワーデバイス
の制御駆動用などに用いられる高耐圧ドライバＩＣなど
の半導体装置に関する。

【０００２】

【従来の技術】パワースイッチングデバイスを用いたイ
ンバータ装置などの電力変換装置に対する大きな課題と
して、低消費電力化、高機能化、小型化、低コスト化あ
るいは低ノイズ化などがあげられる。これまでＩＧＢＴ
（Insulated Gate Bipolar Transistor ）とＦＷＤ（Fr
ee wheel Diode）の組み合わせで製品化されていたパワ
ーモジュールの分野では、過電流検出および保護、ある
いは過熱検出および保護などのインテリジェント機能を
搭載して、インバータの動作プログラミングを行うマイ
コンとＩＧＢＴとのインターフェイスの部品（前記のイ
ンテリジェント機能部品）をパワーモジュール内に取り
込んだＩＰＭ（Intelligent Power Module）の需要が年
々増加しており、ＩＰＭを搭載することで、インバータ
装置の小型化が図られている。

【０００３】しかし、ＩＰＭは、従来、パワーモジュー
ルの外で構成していた検出回路あるいは保護回路を、パ
ワーモジュール内に組み込むために、部品点数が増加
し、従来のＩＰＭではサイズが大きくなり、またそのコ
ストがアップするという問題があった。そこでこの問題
点を解決するために登場したのが上下アームのドライバ
機能と各種保護機能を一つのシリコンチップに搭載した
高耐圧ドライバＩＣ（ドライバ機能を有するＨＶＩＣ：
High Voltage Integration Circuit）であり、この高耐
圧ドライバＩＣ自身がＩＧＢＴの素子耐圧である６００
Ｖあるいは１２００Ｖといった高電圧を確保することが
できるような構造を有している。

【０００４】この高耐圧ドライバＩＣにおける高耐圧部
と低耐圧部の分離する構造としては、ｐｎ接合を用いた
接合分離構造とＳｉＯ₂ などの誘電体を用いた誘電体分
離構造が一般的である。接合分離構造は、例えば、ｐ型
基板を用いる場合はその表面に低濃度のｎ型のエピタキ
シャル層を形成したウエハを用い、深いｐ型層の拡散を
して接合によって３次元的にｎ層の島を作り、その中に
ＣＭＯＳにより構成するドライバ回路などを作り込み、
このｎ層の島（ｎ層領域）とｐ型基板に逆バイアスを印
加することで、接合容量によって電気的に分離して高耐
圧を維持する構造である。

【０００５】一方、誘電体分離構造は、シリコン基板上
に選択的形成したＳｉＯ₂ によって電気的に分離された
シリコン領域に回路を構成するもので、分離されたシリ
コン領域ごとに異なる基準電位で動作させることができ
るため、高電圧を維持することができる構造である。前
記の接合分離構造はエピタキシャルウエハを用いるのに
対して誘電体分離構造は３次元的にＳｉＯ₂ により分離
を施したウエハを用いるため、誘電体分離構造の方が、
ウエハコストの点で不利であり、従って、一般的には接
合分離構造が用いられる。

【０００６】また、最近では、従来の接合分離構造で用
いていたエピタキシャルウエハを使用せずに、通常のシ
リコンウエハを用い、プレーナ接合のみによって、接合
分離を行う新たな自己分離といった分離構造も特開平９
−５５４９８号公報で開示されている。この構造はウエ
ハコストと製造コストの面で有利であり、低コストな高
耐圧ドライバＩＣの製造が可能である。

【０００７】これら接合分離構造においては、基板表面
に現れるｐｎ接合の電界集中を緩和するための耐圧が必
要であるが、一般的にはＲＥＳＵＲＦ（REduced SURfac
e electric Field）構造が用いられる。これは分離され
たｎ型領域と基板間に逆バイアスが加わると、プレーナ
接合の底部にあたる平行平板接合は基板面に対して平行
に空乏層が広がるのに対して、この領域の端部では一般
的に空乏層が均等に広がりにくく電界が集中しやすいた
め、このｎ領域の濃度を低めに設定して、端部を空乏化
しやすくするものである。

【０００８】また別の構造として、ダブルＲＥＳＵＲＦ
構造も用いられる。つぎに、このダブルＲＥＳＵＲＦ構
造を有する高耐圧ドライバＩＣについて説明する。図３
は、従来のダブルＲＥＳＵＲＦ構造を有する高耐圧ドラ
イバＩＣの要部断面図である。

【０００９】図３において、ｐ^--基板１の表面層に選択
的にｎ領域２を形成し、ｎ領域２の表面層に選択的にｎ
⁺ 領域３を形成し、ｎ⁺ 領域３に囲まれたｎ領域２の表
面層にｎ⁺ 領域３とは離してｐ領域４を形成し、ｐ^--基
板の表面層に、ｎ領域２を取り囲むように、ｐ⁺ 領域５
を形成し、このｐ⁺ 領域５とｎ⁺ 領域３の間に、ｐ⁺領
域５とｎ⁺ 領域３に接し、ｐ領域４を囲むように、ｐ^-
領域６を形成する。このｐ^- 領域５は必ずしも、ｎ⁺ 領
域３には接しなくてもよい。尚、同図（ａ）で示すｎ⁺
領域３は、同図（ｂ）に示すように繋がった一つの領域
である。このように、低濃度であるｐ^- 領域６をｎ領域
２端部に設け、このｐ^- ／ｎ接合とｐ^--（基板）／ｎ接
合から空乏層を積極的に広げて、端部の電界を緩和する
働きをさせる構造がダブルＲＥＳＵＲＦ構造である。
尚、前記のｐ領域４は、ｎ領域２をボディウエルとする
ｐチャネルＭＯＳＦＥＴのソース領域に用いられる。

【００１０】同図に示されている第１電源２１の低電位
側に接続する配線２３には、図示しないｐ領域が接続す
る。また、第２電源２２の低電位側にｐ^--基板１が接続
し、第２電源２２の高電位側に第１電源２１の低電位側
が接続する。

【００１１】第１電源２１は、半導体装置内の図示しな
いロジックＩＣを駆動する、例えば１５Ｖ程度の一定電
圧の低電圧の電源である。第２電源２２は、図示しない
上下アームを構成するＩＧＢＴと接続する、０Ｖから６
００Ｖ程度に変動する電源である。さらに、この第２電
源２２を詳細に説明すると、インバータ装置を構成する
上下アームのＩＧＢＴの内、上アームのＩＧＢＴのコレ
クタ側、即ち、インバータ装置の中点を第２電源２２の
高電位側、下アームのＩＧＢＴのコレクタ側、即ち、イ
ンバータ装置のグランド側を第２電源２２の低電位側と
する電源（正確には電圧というべきだが、ここでは第２
電源と呼ぶこととする）である。従って、この第２電源
の電圧は、例えば、インバータ装置の入力電圧が６００
Ｖの場合には、ＩＧＢＴがオン・オフする毎に、激しく
電圧が変動しその電圧値は０Ｖから６００Ｖの範囲であ
る。つまり、第２電源２２は急峻なｄｖ／ｄｔを発生さ
せる電源ということになる。このｄｖ／ｄｔが高耐圧ド
ライバＩＣに印加され、その大きさは１万〜２万Ｖ／μ
ｓ程度になる場合がある。

【００１２】

【発明が解決しようとする課題】この様子を図４を用い
て概略を説明する。この図４は、図３のｎ⁺ 領域３で周
囲を囲まれた箇所を示している。また、電源２２のは、
前記したように、下アームのＩＧＢＴのスイッチングに
よって発生するｄｖ／ｄｔを示している。前記の高耐圧
領域にｎチャネルＭＯＳＦＥＴやｐ型の抵抗などに用い
るｐ領域４を形成する場合、ｎ⁺ 領域３の間隔が広い場
合には、通常加わるｄｖ／ｄｔを超えるノイズが仮に加
わったとすると、このｄｖ／ｄｔで空乏層３１の幅Ｗが
拡がり、空乏層３１の幅Ｗが拡がることで、点線で示し
た変位電流Ｉ〔Ｃ_J × ｄｖ／ｄｔ×Ｓ 但し、Ｃ_J ：
ｐ^--（１）／ｎ（２）の単位接合容量、Ｓ：ｐ^--（１）
／ｎ（２）の接合面積〕が流れて、ｎ領域２のＡ点付近
の電位が上昇してホールｈが注入され、高耐圧ドライバ
ＩＣに内蔵される図示しない寄生トランジスタや寄生サ
イリスタが動作し、回路の誤動作や素子破壊を引き起こ
す危険性がある。

【００１３】このように、接合分離構造や自己分離構造
を用いた高耐圧ドライバＩＣを搭載したインバータ装置
において、通常のＩＧＢＴのスイッチングにより見込ま
れるｄｖ／ｄｔの値を超えるようなノイズが加わった場
合、高耐圧ドライバＩＣなどの半導体装置が誤動作をし
たり、破壊したりすることがある。この発明の目的は、
前記の課題を解決して、誤動作や素子破壊が生じ難い高
耐圧ドライバＩＣなどの半導体装置を提供することにあ
る。

【００１４】

【課題を解決するための手段】前記の目的を達成するた
めに、第一導電型の第一領域（１）と、第一領域の第一
主面の表面層に選択的に形成された第二導電型の第二領
域（２）と、第二領域の表面層に選択的に形成された第
二導電型の第三領域（３）と、第二領域の表面層に選択
的に形成された第一導電型の第四領域（４）を備える半
導体装置において、第三領域（３）が、第二領域（２）
を介して第四領域（４）の周囲に配置され、且つ、第四
領域を挟んで位置する第三領域間の最小の間隔（Ｌ：単
位はμｍ）と第二領域のシート抵抗（Ｒｓ：単位はΩ／
□）との関係が、Ｌ≦４４００／Ｒ _S を満たす構造とす
る。

【００１５】また、第一導電型の第一領域（１）と、第
一領域の第一主面の表面層に選択的に形成された第二導
電型の第二領域（２）と、第二領域の表面層に選択的に
形成された第二導電型の第三領域（３）と、第二領域の
表面層に選択的に形成された第一導電型の第四領域
（４）と、第一領域の第一主面の表面層で第二領域を取
り囲むように形成された第一導電型の第五領域と、第三
領域と第五領域の間で第五領域に接し、且つ、第二領域
を取り囲むように形成された第一導電型の第六領域を備
える半導体装置において、第三領域（３）が、第二領域
（２）を介して第四領域（４）の周囲に配置され、且
つ、第四領域を挟んで位置する第三領域間の最小の間隔
（Ｌ：単位はμｍ）と第二領域のシート抵抗（Ｒｓ：単
位はΩ／□）との関係が、Ｌ≦４４００／Ｒ _S を満たす
構成とする。

【００１６】前記の第三領域（３）が第二領域（２）を
介して第四領域（４）の周囲をリング状に取り囲み、且
つ、第四領域（４）を挟んで対向する第三領域（３）間
の最小の間隔（Ｌ：単位はμｍ）と第二領域（２）のシ
ート抵抗（Ｒｓ：単位はΩ／□）との関係が、Ｌ≦４４
００／Ｒ_S を満たす構成とするとよい。

【００１７】前記の第三領域（３）が、第二領域（２）
を介して第四領域（４）の周囲を繋がって取り囲み、且
つ、第三領域に囲まれる第二領域の表面層に第一導電型
の第七領域を複数個、選択的に形成し、且つ、第七領域
（７）が第二領域を介して第四領域の周囲に選択的に離
散して配置され、且つ、第四領域（４）を挟んで配置さ
れる第七領域（３）間の最小の間隔（Ｌ：単位はμｍ）
と第二領域（２）のシート抵抗（Ｒｓ：単位はΩ／□）
との関係が、Ｌ≦４４００／Ｒ_S を満たす構成とすると
よい。

【００１８】前記の構成とすることで、４万Ｖ／μｓ以
上のｄｖ／ｄｔ耐量を得ることができる。このことを、
図４から図７を用いて説明する。図４の高耐圧構造に用
いられるＲＥＳＵＲＦ構造においては、ｎ領域２の端部
を完全に空乏化させる必要があるため、この領域の濃度
を一定量異常にあげることができない。このｎ領域２の
ドーズ量と耐圧との関係を示したものが図５でドーズ量
Ｑ１とＱ２との間に耐圧のピークを有する。

【００１９】これはｎ領域の濃度が低すぎる場合はｐ^-
領域６表面付近においてｎ⁺ 領域３側に電界が集中し、
また逆に濃すぎる場合はｐ⁺ ５側に電界が集中するため
である。一般的に汎用インバータ装置で必要な耐圧は６
００Ｖ以上であり、これを達成するためのＱ１とＱ２の
ドーズ量は実験的にそれぞれ約５×１０¹²ｃｍ^-2と約１
×１０¹³ｃｍ^-2である。このドーズ量によってｎ領域２
のシート抵抗が約１〜１０ｋΩと決まるため、単位接合
容量と電流経路が既知であれば、その構造がｄｖ／ｄｔ
に対してどのくらいの耐量を示すか推定することができ
る。Ｘ（μｍ）点での電圧降下をＶとすると次式で見積
もることができる。

【００２０】つまり、図４の図示しない奥行き方向の長
さをｙとし、Ａ点までの長さをｘとすると、このｘ×ｙ
の面積に流れるｄｖ／ｄｔで流れる変位電流Ｉ（Ａ）は
ｘｙＣｊ（ｄｖ／ｄｔ）となる。また、ｘ点までの抵抗
ＲはＲ_s ×（ｘ／ｙ）である。Ｘ点の電圧に寄与する電
流の割合（電流分布係数）をａとすると、Ｘ点の電圧Ｖ
はＩ×Ｒとなり、次式で表される。

【００２１】

【数１】 Ｖ＝ａｘ² Ｃｊ（ｄｖ／ｄｔ）Ｒｓ・・・・（１） ここでａは電流分布係数、ｘはｐ領域４の両側に位置す
るｎ⁺ 領域３の間隔の半分の値（Ｌ／２）、Ｃｊは単位
接合容量、Ｒｓはｎ領域２のシート抵抗である。尚、ｎ
⁺ 領域３が複雑な形状の場合や、ｘが奥行き方向に一定
でない場合には、具体的には示さないが電流分布係数ａ
の値に反映される。

【００２２】単位接合容量Ｃｊを使用時の最大値とする
と、これは下アームのＩＧＢＴがオン状態の時で、一般
のインバータ装置では１５Ｖが加わった場合に対応す
る。耐圧を確保するためにはｐ^--基板１の濃度を１×１
０¹⁴ｃｍ^-3以下にする必要があるため、基板のみに空乏
層が広がったと仮定すると、Ｃｊは約７．３×１０^-18
Ｆ／μｍ² と見積もることができる。更に電流分布係数
ａを０．５とし、Ｖをｐ領域４／ｎ領域２接合が逆バイ
アスされる最も小さな値である内蔵電位（０．７Ｖ）と
し、この時にホールの注入が起こると仮定すると、ｎ⁺
領域の間隔（２ｘ）とｄｖ／ｄｔは図７に示すような関
係になる。一例として、Ｖ＝０．７Ｖ、ａ＝０．５、ｘ
＝２０μｍ（Ｌ＝４０μｍ）、Ｃj ＝７．３×１０^-18
Ｆ／μｍ²、Ｒ_s ＝１０ｋΩ／□ を（１）式に入れて
ｄｖ／ｄｔを計算すると、ｄｖ／ｄｔ＝５００００Ｖ
／μｓとなり、図７のＬ＝４０μｍ、ｄｖ／ｄｔ＝５０
０００Ｖ／μｓのポイントが得られる。

【００２３】図６で、ｎ領域２のシート抵抗（Ｒｓ）が
１ｋΩから１０ｋΩの場合について示した。先にも触れ
た通りＩＧＢＴのスイッチングに伴うｄｖ／ｄｔの値は
１万〜２万Ｖ／μｓと予想されることから、様々なノイ
ズを考慮すると、これの約２倍の４万Ｖ／μｓのｄｖ／
ｄｔに対して耐量を示す必要があるが、図６からｄｖ／
ｄｔの値が４万Ｖ／μｓの時のｎ⁺ 領域間隔とシート抵
抗の関係を求めることにより、このｄｖ／ｄｔに対する
ノイズ耐量を見積もることができる。このｎ⁺領域の間
隔（２ｘ）の値をＬとし、ｄｖ／ｄｔの値が４万Ｖ／μ
ｓのｄｖ／ｄｔ耐量がある、Ｌとシート抵抗（Ｒｓ）と
の関係を示したのが、図７で、ＬとＲｓとの関係は次式
で与えられ、図中の曲線１０となる。

【００２４】

【数２】Ｌ＝４４００／√Ｒｓ・・・・（２） ただし、Ｌの単位はμｍ、Ｒ_s の単位はΩ／□である。

【００２５】従って、ｎ領域２にｐ領域４を形成する時
に、この両側にｎ⁺ 領域３を設け、この間隔Ｌとｎ⁺ 領
域３のシート抵抗Ｒ_s の関係が、（２）式となるよう
に、ＬとＲ_s を選定し、Ｌの値を曲線１０の値以下（ハ
ッチング領域１１）、つまり、Ｌ≦４４００／√Ｒｓと
することで、４万Ｖ／μｓｅｃ以上の高ｄｖ／ｄｔノイ
ズ耐量を確保できる半導体装置が得られる。

【００２６】

【発明の実施の形態】図１は、この発明の第１実施例の
構成図で、同図（ａ）は要部平面図、同図（ｂ）は同図
（ａ）のＸ−Ｘ線で切断した要部断面図である。これら
の図は、高耐圧ドライバＩＣにおける高耐圧分離領域を
示した図である。同図（ｂ）では、電源との接続関係も
示した。

【００２７】図１において、ｐ^--基板１の表面層に選択
的にｎ領域２を形成し、ｎ領域２の表面層に選択的にｎ
⁺ 領域３を形成し、ｎ⁺ 領域３に囲まれたｎ領域２の表
面層にｎ⁺ 領域３とは離してｐ領域４を形成し、ｐ^--基
板の表面層に、ｎ領域２を取り囲むように、ｐ⁺ 領域５
を形成し、このｐ⁺ 領域５とｎ⁺ 領域３の間に、ｐ⁺領
域５とｎ⁺ 領域３に接し、ｐ領域４を囲むように、ｐ^-
領域６を形成する。このｐ⁺ 領域５は必ずしも、ｎ⁺ 領
域３には接しなくてもよい。尚、同図（ａ）で示すｎ⁺
領域３は、同図（ｂ）に示すように繋がった一つの領域
である。また、２ａはｎ領域２の表面端を示す。

【００２８】前記のｐ領域４はｎ領域２をボディウエル
とするｐチャネルＭＯＳＦＥＴのソース領域に用いられ
る。また、第１電源２１と第２電源２２は、図３と同一
で、半導体装置との接続関係も同一である。また第１電
源２１の低電位側は、図示しないｎチャネルＭＯＳＦＥ
Ｔを形成するｐボディやツェナーダイオードのアノード
側を形成するｐ領域（図示されるｐ領域４とは分離され
ている）と接続する。

【００２９】前記のｎ⁺ 領域３がｎ領域４を挟んで対向
するｎ⁺ 領域３との最小の間隔Ｌ（単位はμｍ）とｎ領
域２のシート抵抗Ｒ_S （単位はΩ／□）の関係を、図７
で示すように、Ｌ≦４４００／√Ｒｓとなるように、Ｌ
とＲ_S を選定する。また、図１において、ｐ領域４を設
けない領域についてはホールｈの注入は起こり得ないた
め、ｎ⁺ 領域の間隔は特に考慮する必要はない。

【００３０】ｐ^--基板１の比抵抗を１００Ωｃｍ、ｎ領
域２のドース量を５×１０¹²ｃｍ^-2、ｎ領域２の深さ
（通称ｘ_j といわれるもの）を５μｍ、ｐ領域４のドー
ズ量を５×１０¹⁵ｃｍ^-2、ｐ領域４の深さを１μｍ、Ｌ
を６０μｍの条件で半導体装置（高耐圧ドライバＩＣ）
を製作した。この条件では、Ｒ_S が５ｋΩ／□となり、
Ｌ≦４４００／√Ｒｓの式を満足している。このように
して製作した半導体装置（高耐圧ドライバＩＣ）のｄｖ
／ｄｔノイズ耐量を測定した結果、ｄｖ／ｄｔノイズ耐
量が４３０００Ｖ／μｓの値であった。このように、Ｌ
≦４４００／√Ｒｓとすることで、前記したように、４
万Ｖ／μｓｅｃ以上の高ｄｖ／ｄｔノイズ耐量を確保す
ることができる。

【００３１】図１ではｎ⁺ 領域３は拡散層同士で電気的
に接続しており、レイアウトの自由度や構成するトラン
ジスタなどの部品のサイズの自由度が少ない。つぎに、
これらの自由度を大きくとれる実施例を示す。

【００３２】図２は、この発明の第２実施例の要部平面
図である。ｐ領域４領域の周囲に島状にｎ⁺ 領域７を形
成し、これらのｐ領域４とｎ⁺ 領域７を取り囲むよう
に、ｎ ⁺ 領域３を形成する。このｎ⁺ 領域７とｎ⁺ 領域
３は同時に形成するとよい。各島状のｎ⁺ 領域７はアル
ミニウム線などによって電気的に接続する。

【００３３】各島状のｎ⁺ 領域７間の最小の間隔をＬと
し、ｎ領域２のシート抵抗Ｒ_s とした場合に、Ｌ≦４４
００／√Ｒｓになるように、ＬとＲ_s を選定する。勿
論、この場合は、アルミニウム配線などによって電気的
に接続する必要がある。この場合も、Ｌ≦４４００／√
Ｒｓとすることで、４万Ｖ／μｓ以上の高ｄｖ／ｄｔノ
イズ耐量を確保することができる。

【００３４】

【発明の効果】この発明によれば、半導体装置内に形成
される寄生トランジスタや寄生サイリスタが、急峻なｄ
ｖ／ｄｔによって引き起こされる寄生動作（バイポーラ
動作やラッチアップ動作など）を抑制することができ
て、誤動作や破壊などに対して強い半導体装置を供給す
ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例の半導体装置の構成図
で、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）
のＸ−Ｘ線で切断した要部断面図

【図２】この発明の第２実施例の半導体装置の要部平面
図

【図３】従来の高耐圧ドライバＩＣの要部断面図

【図４】接合容量を介して流れる電流の説明図

【図５】ｎ領域２の電荷密度と耐圧の関係を示す図

【図６】ｎ⁺ 領域３の最小間隔とｄｖ／ｄｔノイズ耐量
との関係を示す図

【図７】シート抵抗とｎ⁺ 領域３（又は７）の最小間隔
との関係を示す図

【符号の説明】

１ ｐ^--基板 ２ ｎ領域 ２ａ ｎ領域端 ３ ｎ⁺ 領域 ４ ｐ領域 ５ ｐ⁺ 領域 ６ ｐ^- 領域 ７ ｎ⁺ 領域 １１ 曲線 １２ ハッチング領域 ２１ 第１電源 ２２ 第２電源 ２３ 配線 ３１ 空乏層 Ｌ ｎ⁺ 領域３の最小間隔 Ｘ Ｌ／２ ｈ ホール Ｒ_s シート抵抗 Ｉ 変位電流 Ｃ_J 単位接合容量 Ｗ 空乏層の幅 Ｑ１からＱ３ ｎ領域２の電荷密度

Claims (5)

【特許請求の範囲】
1. 【請求項１】第一導電型の第一領域（１）と、第一領域
   （１）の第一主面の表面層に選択的に形成された第二導
   電型の第二領域（２）と、第二領域（２）の表面層に選
   択的に形成された第二導電型の第三領域（３）と、第二
   領域（２）の表面層に選択的に形成された第一導電型の
   第四領域（４）を備える半導体装置において、 第三領域（３）が第二領域（２）を介して第四領域
   （４）の周囲に配置され、且つ、第四領域（４）を挟ん
   で位置する第三領域（３）間の最小の間隔（Ｌ：単位は
   μｍ）と第二領域（２）のシート抵抗（Ｒｓ：単位はΩ
   ／□）との関係が、Ｌ≦４４００／Ｒ_S を満たすことを
   特徴とする半導体装置。
2. 【請求項２】第一導電型の第一領域（１）と、第一領域
   （１）の第一主面の表面層に選択的に形成された第二導
   電型の第二領域（２）と、第二領域（２）の表面層に選
   択的に形成された第二導電型の第三領域（３）と、第二
   領域（２）の表面層に選択的に形成された第一導電型の
   第四領域（４）と、第一領域（１）の第一主面の表面層
   で第二領域（２）を取り囲むように形成された第一導電
   型の第五領域（５）と、第三領域（３）と第五領域
   （５）の間で第五領域（５）に接し、且つ、第二領域
   （２）を取り囲むように形成された第一導電型の第六領
   域（６）を備える半導体装置において、 第三領域（３）が、第二領域（２）を介して第四領域
   （４）の周囲に配置され、且つ、第四領域（４）を挟ん
   で位置する第三領域（３）間の最小の間隔（Ｌ：単位は
   μｍ）と第二領域（２）のシート抵抗（Ｒｓ：単位はΩ
   ／□）との関係が、Ｌ≦４４００／Ｒ_S を満たすことを
   特徴とする半導体装置。
3. 【請求項３】第三領域（３）が、第二領域（２）を介し
   て第四領域（４）の周囲をリング状に取り囲み、且つ、
   第四領域（４）を挟んで対向する第三領域（３）間の最
   小の間隔（Ｌ：単位はμｍ）と第二領域（２）のシート
   抵抗（Ｒｓ：単位はΩ／□）との関係が、Ｌ≦４４００
   ／Ｒ_S を満たすことを特徴とする請求項１又は２に記載
   の半導体装置。
4. 【請求項４】第一導電型の第一領域（１）と、第一領域
   （１）の第一主面の表面層に選択的に形成された第二導
   電型の第二領域（２）と、第二領域（２）の表面層に選
   択的に形成された第二導電型の第三領域（３）と、第二
   領域（２）の表面層に選択的に形成された第一導電型の
   第四領域（４）を備える半導体装置において、 第三領域（３）が、第二領域（２）を介して第四領域
   （４）の周囲をリング状に取り囲み、且つ、第三領域
   （３）に囲まれる第二領域（２）の表面層に第一導電型
   の第七領域（７）を複数個、選択的に形成し、且つ、第
   七領域（７）が第二領域（２）を介して第四領域（４）
   の周囲に選択的に離散して配置され、且つ、第四領域
   （４）を挟んで配置される第七領域（３）間の最小の間
   隔（Ｌ：単位はμｍ）と第二領域（２）のシート抵抗
   （Ｒｓ：単位はΩ／□）との関係が、Ｌ≦４４００／Ｒ
   _S を満たすことを特徴とする半導体装置。
5. 【請求項５】第一導電型の第一領域（１）と、第一領域
   （１）の第一主面の表面層に選択的に形成された第二導
   電型の第二領域（２）と、第二領域（２）の表面層に選
   択的に形成された第二導電型の第三領域（３）と、第二
   領域（２）の表面層に選択的に形成された第一導電型の
   第四領域（４）と、第一領域（１）の第一主面の表面層
   で第二領域（１）を取り囲むように形成された第一導電
   型の第五領域（５）と、第三領域（３）と第五領域
   （５）の間で第五領域（５）に接し、且つ、第二領域
   （２）を取り囲むように形成された第一導電型の第六領
   域（６）を備える半導体装置において、 第三領域（３）が、第二領域（２）を介して第四領域
   （４）の周囲を繋がって取り囲み、且つ、第三領域
   （３）に囲まれる第二領域（２）の表面層に第一導電型
   の第七領域（７）を複数個、選択的に形成し、且つ、第
   七領域（７）が第二領域（２）を介して第四領域（４）
   の周囲に選択的に離散して配置され、且つ、第四領域
   （４）を挟んで配置される第七領域（３）間の最小の間
   隔（Ｌ：単位はμｍ）と第二領域（２）のシート抵抗
   （Ｒｓ：単位はΩ／□）との関係が、Ｌ≦４４００／Ｒ
   _S を満たすことを特徴とする半導体装置。