CN211017092U - 一种半导体功率器件结构 - Google Patents
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Abstract
本实用新型公开了一种半导体功率器件结构，包括第一导电类型的衬底及位于衬底上的第一导电类型的外延层，外延层内设置有沟槽，沟槽的内侧壁具有多层绝缘结构，多层绝缘结构包括由沟槽的内侧壁朝内依次设置的栅氧化层、电荷储存介质层和阻挡氧化层，阻挡氧化层以内的所述沟槽中填充有多晶硅。本实用新型的器件在反向工作时，正电荷以隧道效应横向穿过位于沟槽内侧壁的栅极氧化层存储到电荷储存介质层内，达到降低等效阈值电压Vth的目的，以便显著降低器件的正向电压Vf；通过设置栅氧化层‑电荷储存介质层‑阻挡氧化层的多层结构，增加了寄生电容的介质厚度，增大了介电常数，从而显著降低了寄生电容，有效提高了器件的开关速度。
Description
技术领域
本实用新型涉及半导体技术领域，具体为一种半导体功率器件结构。
背景技术
基于肖特基势垒理论的肖特基势垒二极管(Schottky barrier diodes，SBD)广泛应用于高频整流和开关电路及保护电路在低压、大电流场合时作续流和整流作用，如DC/DC变频器、无工频变压器、开关电源的整流和续流。作为一种低压整流器件，它具有提高电路的整流效率、降低正向功耗、提高工作频率以及减小电路噪声的作用。但也有其局限性比如耐高温性差、软击穿严重以及反向漏电流大，使其在高压领域不能得以广泛的应用。其正向压降和反向漏电也是一对关联的很难调和的参数。
为了提高整流器的性能，相关公司相继推出了新的器件，比如TMBS(Trench MOSBarrier Schottky Diode)、SBR(Surper Barrier Rectifier)、SiC、GaN等，并且取得了不错的业绩和可观的市场回报。但都每个器件平台都有一些相应的局限性比如材料，器件结构，工艺生产性，成本控制等等。
图1示出了现有技术中的沟槽型超势垒整流器SBR的器件剖视图，其具有如下缺点：1)正向工作室，沟道没有完全导通，导致正向电压Vf不够低；2)寄生电容较高，导致器件的开关频率较低；3)反向漏电严重。
实用新型内容
本实用新型的目的在于提供一种半导体功率器件结构，通过在沟槽的内侧壁设置多层绝缘结构，以电荷储存介质层进行电荷储存，使得器件反向工作时，正电荷以隧道效应横向穿过位于沟槽内侧壁的栅极氧化层存储到电荷储存介质层内，达到降低等效阈值电压Vth的目的，以便显著降低器件的正向电压Vf；通过设置栅氧化层-电荷储存介质层-阻挡氧化层的多层结构，增加了寄生电容的介质厚度，从而显著降低了寄生电容，有效提高了器件的开关速度。
为实现上述目的，本实用新型提供了一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，所述外延层内设置有沟槽，所述沟槽从所述外延层表面延伸至其内部，所述外延层的表面还设置有第二导电类型的第一掺杂区以及位于所述第一掺杂区表面的第一导电类型的第二掺杂区，所述第一掺杂区和第二掺杂区分别与所述沟槽的外侧壁接触，
所述沟槽的内侧壁和底壁设置有多层绝缘结构，所述多层绝缘结构包括朝向所述沟槽内部依次设置的栅氧化层、电荷储存介质层和阻挡氧化层，所述电荷储存介质层为绝缘层，所述阻挡氧化层以内的所述沟槽中填充有多晶硅。
优选的，所述多层绝缘结构的顶部不低于所述第二掺杂区的上表面。
优选的，所述沟槽下方的所述外延层内还设置有第二导电类型的第三掺杂区，所述多晶硅底部与所述沟槽底壁之间不设置所述多层绝缘结构，所述多晶硅底部与所述第三掺杂区接触。通过设置第三掺杂区，能够有效地减小反向漏电。
优选的，还包括覆盖在所述外延层表面的第一金属层，所述第一金属层连接所述多晶硅、第二掺杂区和位于沟槽侧壁的多层绝缘结构，所述第一金属层与所述第二掺杂区欧姆接触，所述第一金属层通过环绕有源区的保护环与第一掺杂区欧姆接触。其中，环绕有源区的保护环为本领域技术人员的常用技术手段，在此不再赘述。
优选的，还包括覆盖在所述衬底表面的第二金属层，所述第二金属层与所述衬底欧姆接触。
优选的，所述电荷储存介质层为SixNx。
优选的，所述栅氧化层为SiO2。
优选的，所述阻挡氧化层为SiO2。
优选的，所述电荷储存介质层为HfNx。
优选的，所述栅氧化层为HfO2。
优选的，所述阻挡氧化层为HfO2。
优选的，所述沟槽的深度大于所述第一掺杂区的深度。
优选的，所述第三掺杂区的宽度不小于所述沟槽的宽度。
与现有技术相比，本实用新型具有如下有益效果：本实用新型通过在沟槽的内侧壁设置多层绝缘结构，以电荷储存介质层进行电荷储存，使得器件反向工作时，正电荷以隧道效应横向穿过位于沟槽内侧壁的栅极氧化层存储到电荷储存介质层内，达到降低等效阈值电压Vth的目的，以便显著降低器件的正向电压Vf；通过设置栅氧化层-电荷储存介质层-阻挡氧化层的多层结构，增加了寄生电容的介质厚度，从而显著降低了寄生电容，有效提高了器件的开关速度。
附图说明
图1为现有技术中的沟槽型超势垒整流器的剖面示意图；
图2为本实用新型第一实施例的剖面示意图；
图3A至图3I为本实用新型第一实施例的制造方法的剖面示意图；
图4为本实用新型第二实施例的剖面示意图；
图5A至图5J为本实用新型第二实施例的制造方法的剖面示意图。
图中：1、衬底；2、外延层；3、沟槽；4、第一掺杂区；5、第二掺杂区；6、多层绝缘结构；61、栅氧化层；62、电荷储存介质层；63、阻挡氧化层；7、多晶硅；8、第一金属层；9、第二金属层；10、第三掺杂区；11、硬掩膜。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
第一实施例
图2示出了本实施例的半导体功率器件结构的剖面图，以N型器件为例，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括重掺杂的N+型衬底1及位于所述N+型衬底上的轻掺杂的N-型的外延层2，所述N-型外延层2内设置有沟槽3，所述沟槽3从所述N-型外延层2表面延伸至其内部，所述N-型外延层2的表面还设置有P-型的第一掺杂区4以及位于所述P-型第一掺杂区4表面的N+型的第二掺杂区5，所述P-型第一掺杂区4和N+型第二掺杂区5分别与所述沟槽3的外侧壁接触，所述沟槽3的深度大于所述P-型第一掺杂区4的深度；
所述沟槽3的内侧壁具有多层绝缘结构6，所述多层绝缘结构6包括由所述沟槽3的内壁(包括内侧壁和底壁)朝内依次设置的栅氧化层61、电荷储存介质层62和阻挡氧化层63，所述电荷储存介质层62为绝缘层，所述阻挡氧化层63以内的所述沟槽3中填充有多晶硅7；
所述N-型外延层2表面覆盖有第一金属层8，所述第一金属层8连接所述多晶硅7、N+型第二掺杂区5和位于沟槽3内侧壁的多层绝缘结构6，在本实施例中，N+型第二掺杂区5覆盖于P-型第一掺杂区4表面，所述第一金属层8与所述N+第二掺杂区5欧姆接触，所述第一金属层8通过环绕有源区的保护环与P-型第一掺杂区4欧姆接触。其中，环绕有源区的保护环为本领域技术人员的常用技术手段，在此不再赘述。
所述N+型衬底1底面设置有第二金属层9，所述第二金属层9与所述衬底1欧姆接触。
在本实施例中，所述栅氧化层61为SiO2，所述电荷储存介质层62为SixNx，所述阻挡氧化层63为SiO2。
图3A至图3E示出了本实施例的半导体功率器件结构的制造方法，包括如下步骤：
步骤一、如图3A所示，提供重掺杂的N+型衬底1，在所述N+型衬底1上形成轻掺杂的N-型外延层2。
步骤二、如图3B所示，选择性地掩蔽和刻蚀所述N-型外延层2，以在所述N-型外延层2的正面得到沟槽3；其中，在N-型外延层2的表面保留硬掩膜11。
步骤三、如图3C所示，在所述沟槽3内依次生长栅氧化层61、电荷储存介质层62和阻挡氧化层63，以在所述沟槽3的内侧壁和底壁形成多层绝缘结构6，所述电荷储存介质62层为绝缘层，多层绝缘结构6也会延伸至硬掩膜11的侧壁和表面。
步骤四、如图3D所示，刻蚀位于所述沟槽3内侧壁的多层绝缘结构6的顶端，以使所述电荷储存介质层62外露；经过步骤四处理之后，所述多层绝缘结构6的顶部不低于N-型外延层2的上表面。
步骤五、如图3E所示，在所述多层绝缘结构6以内的所述沟槽3内填充多晶硅7，并对所述多晶硅7进行回刻；经过步骤五处理之后，去除硬掩膜11。
在一较佳地实施例中，上述步骤四和步骤五可进行调换，如图3Da所示，在多层绝缘结构6以内的所述沟槽3内填充多晶硅7后，再对多层绝缘结构6和多晶硅7进行刻蚀，以使所述电荷储存介质层62外露，经过上述处理之后去除硬掩膜11，以形成如图3E所示的结构。
步骤六、如图3F所示，在所述N-型外延层2表面进行P型杂质离子的注入与退火工艺，以形成P-型第一掺杂区4，所述P-型第一掺杂区4与所述沟槽3的外侧壁接触。
步骤七、如图3G所示，在所述P-型第一掺杂区4表面进行N型杂质离子的注入与退火工艺，以形成N+型第二掺杂区5，所述N+型第二掺杂区5与所述沟槽3的外侧壁接触。在此过程中，需要在N-型外延层2表面覆盖薄氧化层进行保护，并在形成N+型第二掺杂区5后去除上述薄氧化层。
优选的，在步骤二之前，还包括在有源区的边缘进行环绕有源区的保护环的设置，保护环为本领域的常用技术手段，在此不详述其设置过程。
优选的，在步骤七之后还包括：
如图3H所示，在所述N-型外延层2表面进行金属层淀积，以得到第一金属层8，所述第一金属层8连接所述多晶硅7、N+型第二掺杂区5和位于沟槽3内侧壁的多层绝缘结构6，所述第一金属层8与所述N+型第二掺杂区5欧姆接触，所述第一金属层8通过环绕有源区的保护环与所述P-型第一掺杂区4欧姆接触，其中，环绕有源区的保护环为本领域技术人员的常用技术手段，在此不再赘述其制造方法。
优选的，在步骤七之后还包括：
如图3I所示，在所述N+型衬底1底面进行金属层淀积，以得到第二金属层9，所述第二金属层9与所述N+型衬底1欧姆接触。
形成第一金属层8和第二金属层9的步骤不分先后，在形成第一金属层8和第二金属层9之后，即完成了本实施例的半导体功率器件的制作。
第二实施例
图4示出了本实施例的半导体功率器件结构的剖面图，以N型器件为例，本实施例与第一实施例的区别在于，所述沟槽3下方的所述N-型外延层2内还设置有P-型的第三掺杂区10，所述多晶硅7底部与所述沟槽3底壁之间不设置所述多层绝缘结构6，所述多晶硅7底部与所述P-型第三掺杂区10接触，所述P-型第三掺杂区10的宽度不小于所述沟槽3的宽度。通过设置P-型第三掺杂区10，能够有效地减小反向漏电。
在本实施例中，所述多层绝缘结构覆盖沟槽3的内侧壁，位于所述多层绝缘结构6底部的栅氧化层61延伸至所述电荷储存介质层62的底部，位于所述多层绝缘结构6底部的电荷储存介质层62延伸至所述阻挡氧化层63的底部。
在本实施例中，所述栅氧化层61为HfO2，所述电荷储存介质层62为HfNx，所述阻挡氧化层63为HfO2。
图5A至5I出示了本实施例的半导体功率器件结构的制造方法，包括如下步骤：
步骤一、如图5A所示，提供重掺杂的N+型衬底1，在所述N+型衬底1上形成轻掺杂的N-型外延层2。
步骤二、如图5B所示，选择性地掩蔽和刻蚀所述N-型外延层2，以在所述N-型外延层2的正面得到沟槽3；其中，选择性地掩蔽和刻蚀所述N-型外延层2为本领域的常用技术手段，在此不再赘述。其中，在N-型外延层2的表面保留硬掩膜11。
步骤三、如图5C所示，在所述沟槽3内依次生长栅氧化层61、电荷储存介质层62和阻挡氧化层63，以在所述沟槽3的内侧壁和底壁形成多层绝缘结构6，所述电荷储存介质62层为绝缘层，多层绝缘结构6也会延伸至硬掩膜11的侧壁和表面。
步骤四、如图5D所示，在所述沟槽3底部进行P型杂质离子的注入与退火工艺，以形成P-型第三掺杂区10，所述P-型第三掺杂区10与所述沟槽3的底部接触。
步骤五、如图5E所示，刻蚀位于所述沟槽3内侧壁的多层绝缘结构6的顶端，以使所述电荷储存介质层62外露，以及刻蚀位于所述沟槽3底部的多层绝缘结构6，以使所述沟槽3底壁外露；较佳地，上述两个刻蚀过程同时进行。经过步骤五处理之后，所述多层绝缘结构6的顶部不低于P-型第一掺杂区4的表面，位于所述多层绝缘结构6底部的栅氧化层61延伸至所述电荷储存介质层62的底部，位于所述多层绝缘结构6底部的电荷储存介质层62延伸至所述阻挡氧化层63的底部。
步骤六、如图5F所示，在所述多层绝缘结构6以内的所述沟槽3内填充多晶硅7，并对所述多晶硅7进行回刻，以使所述多晶硅7底部与所述P-型第三掺杂区10接触。经过步骤五处理之后，去除硬掩膜11。
步骤七、如图5G所示，在所述N-外延层2表面进行P型杂质离子的注入与退火工艺，以形成P-型第一掺杂区4，所述P-型第一掺杂区4与所述沟槽3的外侧壁接触。
步骤八、如图5H所示，在所述P-型第一掺杂区4表面进行N型杂质离子的注入与退火工艺，以形成N+型第二掺杂区5，所述N+型第二掺杂区5与所述沟槽3的外侧壁接触。在此过程中，需要在N-型外延层2表面覆盖薄氧化层进行保护，并在形成N+型第二掺杂区5后去除上述薄氧化层。
优选的，在步骤八之后还包括：
如图5I所示，在所述N-型外延层2表面进行金属层淀积，以得到第一金属层8，所述第一金属层8连接所述多晶硅7、N+型第二掺杂区5和位于沟槽3内侧壁的多层绝缘结构6，所述第一金属层8与所述N+型第二掺杂区5欧姆接触，所述第一金属层8通过环绕有源区的保护环与所述P-型第一掺杂区4欧姆接触，其中，环绕有源区的保护环为本领域技术人员的常用技术手段，在此不再赘述其制造方法。
优选的，在步骤八之后还包括：
如图5J所示，在所述N+型衬底1底面进行金属层淀积，以得到第二金属层9，所述第二金属层9与所述N+型衬底1欧姆接触。
形成第一金属层8和第二金属层9的步骤不分先后，在形成第一金属层8和第二金属层9之后，即完成了本实施例的半导体功率器件的制作。
对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (12)
1.一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，所述外延层内设置有沟槽，所述沟槽从所述外延层表面延伸至其内部，所述外延层的表面还设置有第二导电类型的第一掺杂区以及位于所述第一掺杂区表面的第一导电类型的第二掺杂区，所述第一掺杂区和第二掺杂区分别与所述沟槽的外侧壁接触，其特征在于：
所述沟槽的内侧壁和底壁设置有多层绝缘结构，所述多层绝缘结构包括朝向所述沟槽内部依次设置的栅氧化层、电荷储存介质层和阻挡氧化层，所述电荷储存介质层为绝缘层，所述阻挡氧化层以内的所述沟槽中填充有多晶硅。
2.根据权利要求1所述的半导体功率器件结构，其特征在于，所述沟槽下方的所述外延层内还设置有第二导电类型的第三掺杂区，所述多晶硅底部与所述沟槽底壁之间不设置所述多层绝缘结构，所述多晶硅底部与所述第三掺杂区接触。
3.根据权利要求1或2所述的半导体功率器件结构，其特征在于，还包括覆盖在所述外延层表面的第一金属层，所述第一金属层连接所述多晶硅、第二掺杂区和位于沟槽内侧壁的多层绝缘结构，所述第一金属层与所述第二掺杂区欧姆接触。
4.根据权利要求1或2所述的半导体功率器件结构，其特征在于，还包括覆盖在所述衬底表面的第二金属层，所述第二金属层与所述衬底欧姆接触。
5.根据权利要求1或2所述的半导体功率器件结构，其特征在于，所述电荷储存介质层为SixNx。
6.根据权利要求5所述的半导体功率器件结构，其特征在于，所述栅氧化层为SiO2。
7.根据权利要求5所述的半导体功率器件结构，其特征在于，所述阻挡氧化层为SiO2。
8.根据权利要求1或2所述的半导体功率器件结构，其特征在于，所述电荷储存介质层为HfNx。
9.根据权利要求8所述的半导体功率器件结构，其特征在于，所述栅氧化层为HfO2。
10.根据权利要求8所述的半导体功率器件结构，其特征在于，所述阻挡氧化层为HfO2。
11.根据权利要求1或2所述的半导体功率器件结构，其特征在于，所述沟槽的深度大于所述第一掺杂区的深度。
12.根据权利要求2所述的半导体功率器件结构，其特征在于，所述第三掺杂区的宽度不小于所述沟槽的宽度。
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| CN202020176837.2U CN211017092U (zh) | 2020-02-17 | 2020-02-17 | 一种半导体功率器件结构 |
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Cited By (1)
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|---|---|---|---|---|
| CN111146295A (zh) * | 2020-02-17 | 2020-05-12 | 捷捷微电(上海)科技有限公司 | 一种半导体功率器件结构及其制造方法 |
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2020
- 2020-02-17 CN CN202020176837.2U patent/CN211017092U/zh active Active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CB03 | Change of inventor or designer information | ||
| CB03 | Change of inventor or designer information |
Inventor after: Sun Yantao Inventor after: Huang Jian Inventor after: Gu Yunpu Inventor after: Song Yuehua Inventor after: Wu Pingli Inventor after: Fan Jun Inventor after: Zhang Lina Inventor before: Sun Yantao Inventor before: Huang Jian Inventor before: Chen Zerui Inventor before: Gu Yunpu Inventor before: Song Yuehua Inventor before: Wu Pingli Inventor before: Fan Jun Inventor before: Zhang Lina |