CN211743165U - 一种半导体功率器件结构 - Google Patents

Abstract

本实用新型公开了一种半导体功率器件结构，包括第一导电类型的衬底及位于衬底上的第一导电类型的外延层，外延层内设置有沟槽，沟槽中填充有栅极多晶硅和浮栅多晶硅，栅极多晶硅与沟槽的侧壁隔离有隔离氧化层，栅极多晶硅与浮栅多晶硅之间隔离有阻挡氧化层，浮栅多晶硅与沟槽的侧壁及底壁隔离有栅氧化层。本实用新型通过在栅极多晶硅底部设置浮栅多晶硅，使得器件反向工作时，正电荷以隧道效应穿过栅氧化层存储到浮栅多晶硅内，达到降低等效阈值电压Vth的目的，以便显著降低器件的正向电压Vf；通过设置栅氧化层‑浮栅多晶硅‑阻挡氧化层的多层浮栅结构，增加了寄生电容的介质厚度，降低了寄生电容，提高了器件的开关速度。

Description

一种半导体功率器件结构

技术领域

本实用新型涉及半导体技术领域，具体为一种半导体功率器件结构。

背景技术

基于肖特基势垒理论的肖特基势垒二极管(Schottkybarrierdiodes，SBD)广泛应用于高频整流和开关电路及保护电路在低压、大电流场合时作续流和整流作用，如DC/DC变频器、无工频变压器、开关电源的整流和续流。作为一种低压整流器件，它具有提高电路的整流效率、降低正向功耗、提高工作频率以及减小电路噪声的作用。但也有其局限性比如耐高温性差、软击穿严重以及反向漏电流大，使其在高压领域不能得以广泛的应用。其正向压降和反向漏电也是一对关联的很难调和的参数。

为了提高整流器的性能，相关公司相继推出了新的器件，比如TMBS(TrenchMOSBarrierSchottkyDiode)、SBR(SurperBarrierRectifier)、SiC、GaN等，并且取得了不错的业绩和可观的市场回报。但都每个器件平台都有一些相应的局限性比如材料，器件结构，工艺生产性，成本控制等等。

图1示出了现有技术中的沟槽型超势垒整流器的器件剖视图，其具有如下缺点：1)正向工作时，沟道没有完全导通，导致正向电压Vf不够低；2)寄生电容较高，导致器件的开关频率较低；3)反向漏电比较严重。

实用新型内容

本实用新型的目的在于提供一种半导体功率器件结构，通过在栅极多晶硅底部设置浮栅多晶硅，使得器件反向工作时，正电荷以隧道效应穿过栅氧化层存储到浮栅多晶硅内，达到降低等效阈值电压Vth的目的，以便显著降低器件的正向电压Vf；通过设置栅氧化层 -浮栅多晶硅-阻挡氧化层的多层浮栅结构，增加了寄生电容的介质厚度，从而显著降低了寄生电容，有效提高了器件的开关速度。

为实现上述目的，本实用新型提供了一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，所述外延层内设置有沟槽，所述沟槽从所述外延层表面延伸至其内部，

所述沟槽中填充有栅极多晶硅和浮栅多晶硅，所述栅极多晶硅与所述沟槽的侧壁隔离有隔离氧化层，所述栅极多晶硅与所述浮栅多晶硅之间隔离有阻挡氧化层，所述浮栅多晶硅与所述沟槽的侧壁及底壁隔离有栅氧化层；

所述外延层的表面还设置有第二导电类型的第一掺杂区以及位于所述第一掺杂区表面的第一导电类型的第二掺杂区，所述第一掺杂区和第二掺杂区分别与所述沟槽的外侧壁接触，所述第二掺杂区的底部位于所述浮栅多晶硅的顶部之下。

优选的，所述沟槽下方的所述外延层内还设置有第二导电类型的第三掺杂区，所述第三掺杂区与所述沟槽底部接触。

优选的，还包括覆盖在所述外延层表面的第一金属层，所述第一金属层连接所述第二掺杂区与栅极多晶硅，所述第一金属层与所述第二掺杂区欧姆接触，所述第一金属层通过环绕有源区的保护环与第一掺杂区欧姆接触。其中，环绕有源区的保护环为本领域技术人员的常用技术手段，在此不再赘述。

优选的，还包括覆盖在所述衬底表面的第二金属层，所述第二金属层与所述衬底欧姆接触。

优选的，所述隔离氧化层为SiO2。

优选的，所述栅氧化层为SiO2。

优选的，所述阻挡氧化层为SiO2。

优选的，所述沟槽的深度大于所述第一掺杂区的深度。

优选的，所述第三掺杂区的宽度不小于所述沟槽的宽度。

与现有技术相比，本实用新型具有如下有益效果：本实用新型通过在栅极多晶硅底部设置浮栅多晶硅，使得器件反向工作时，正电荷以隧道效应穿过栅氧化层存储到浮栅多晶硅内，达到降低等效阈值电压Vth的目的，以便显著降低器件的正向电压Vf；通过设置栅氧化层-浮栅多晶硅-阻挡氧化层的多层浮栅结构，增加了寄生电容的介质厚度，从而显著降低了寄生电容，有效提高了器件的开关速度。

附图说明

图1为现有技术中的沟槽型超势垒整流器的剖面示意图；

图2为本实用新型第一实施例的剖面示意图；

图3A至图3J为本实用新型第一实施例的制造方法的剖面示意图；

图4为本实用新型第二实施例的剖面示意图；

图5A至图5J为本实用新型第二实施例的制造方法的剖面示意图。

图中：1、衬底；2、外延层；3、沟槽；4、栅极多晶硅；5、浮栅多晶硅；6、隔离氧化层；7、阻挡氧化层；8、栅氧化层；9、第一掺杂区；10、第二掺杂区；11、第一金属层；12、第二金属层；13、第三掺杂区。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

第一实施例

图2示出了本实施例的半导体功率器件结构的剖面图，以N型器件为例，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括重掺杂的N+ 型衬底1及位于所述N+型衬底上1的轻掺杂的N-型外延层2，所述N-型外延层2内设置有沟槽3，所述沟槽3从所述N-型外延层2表面延伸至其内部，所述沟槽3中填充有栅极多晶硅4和浮栅多晶硅5，所述栅极多晶硅4与所述沟槽3的侧壁隔离有隔离氧化层6，所述栅极多晶硅4与所述浮栅多晶硅5之间隔离有阻挡氧化层7，所述浮栅多晶硅5与所述沟槽3的侧壁及底壁隔离有栅氧化层8，所述N-型外延层2的表面还设置有P-型的第一掺杂区9以及位于所述P-型第一掺杂区9表面的N+型第二掺杂区10，所述P-型第一掺杂区9和N+型第二掺杂区10分别与所述沟槽3的外侧壁接触，所述N+型第二掺杂区10的底部位于浮栅多晶硅5的顶部之下，即P-型第一掺杂区9的顶部位于浮栅多晶硅5的顶部之下，使得沟道区位于浮栅多晶硅5的外侧，保证了正向工作时沟槽区能够正常打开，所述沟槽3的深度大于所述P-型第一掺杂区9的深度。

所述N-型外延层2表面覆盖有第一金属层11，所述第一金属层11连接所述N+型第二掺杂区10与栅极多晶硅4，在本实施例中，N+型第二掺杂区10覆盖于P-型第一掺杂区9 表面，所述第一金属层11与所述N+型第二掺杂区10欧姆接触，所述第一金属层11通过环绕有源区的保护环与P-型第一掺杂区9欧姆接触。其中，环绕有源区的保护环为本领域技术人员的常用技术手段，在此不再赘述。

所述N+型衬底1的底面覆盖有第二金属层12，所述第二金属层12与所述N+型衬底1欧姆接触。

在本实施例中，所述隔离氧化层6为SiO2，所述栅氧化层8为SiO2，所述阻挡氧化层7为SiO2。需要注意的是所述隔离氧化层6、栅氧化层8、阻挡氧化层7可以是但不限于SiO2。较佳地，栅氧化层8的厚度为3-10nm。

图3A至图3E示出了本实施例的半导体功率器件结构的制造方法，包括如下步骤：

步骤一、如图3A所示，提供具有重掺杂的N+型衬底1，在所述N+型衬底1上形成轻掺杂的N-型外延层2。

步骤二、如图3B所示，选择性地掩蔽和刻蚀所述N-型外延层2，以在所述N-型外延层2的正面得到沟槽3。

步骤三、如图3C所示，在所述沟槽3内生长氧化层，以在所述沟槽3的侧壁以及底壁形成所述栅氧化层8。

步骤四、如图3D所示，在生长有所述栅氧化层8形成的所述沟槽3内填充多晶硅，并对所述多晶硅进行回刻，形成所述浮栅多晶硅5。

步骤五、如图3E所示，在所述N-型外延层2表面进行P型离子的注入与退火工艺，以在所述N-型外延层2表面形成P-型第一掺杂区9，所述P-型第一掺杂区9与所述沟槽3 的外侧壁接触。

步骤六、如图3F所示，在所述P-型第一掺杂区9表面进行N型离子的注入与退火工艺，以在所述P-型第一掺杂区9表面形成N+型第二掺杂区10，所述N+型第二掺杂区10 与所述沟槽3的外侧壁接触。

步骤七、如图3G所示，在所述沟槽3内生长氧化层，在所述浮栅多晶硅5上部的沟槽3侧壁形成隔离氧化层6，同时在所述浮栅多晶硅5顶部形成阻挡氧化层7。

步骤八、如图3H所示，在所述隔离氧化层6和所述阻挡氧化层7形成的所述沟槽3内填充多晶硅，并对所述多晶硅进行回刻，形成所述栅极多晶硅4。在此步骤之后，需要将留于N-型外延层2表面的氧化层去除。

优选的，在步骤二之前，还包括在有源区的边缘进行环绕有源区的保护环的设置，保护环为本领域的常用技术手段，在此不详述其设置过程。

优选的，在步骤八之后还包括：如图3I所示，在所述N-型外延层2表面进行金属层淀积，以得到第一金属层11，所述第一金属层11连接所述N+型第二掺杂区10和所述栅极多晶硅4，所述第一金属层11与所述N+型第二掺杂区10欧姆接触，所述第一金属层11 通过环绕有源区的保护环与P-型第一掺杂区9欧姆接触。

优选的，在步骤八之后还包括：如图3J所示，在所述N+型衬底1表面进行金属层淀积，以得到第二金属层12，所述第二金属层12与所述N+型衬底1欧姆接触。

形成第一金属层11和第二金属层12的步骤不分先后，在形成第一金属层11和第二金属层12之后，即完成了本实施例的半导体功率器件的制作。

第二实施例

图4示出了本实施例的半导体功率器件结构的剖面图，以N型器件为例，本实施例与第一实施例的区别在于，所述沟槽3下方的所述N-型外延层2内还设置有P-型的第三掺杂区13，所述P-型第三掺杂区13与所述沟槽3底部接触，并且所述P-型第三掺杂区13 的宽度不小于所述沟槽3的宽度。通过设置P-型第三掺杂区10，能够有效地减小反向漏电。

图5A至5I出示了本实施例的半导体功率器件结构的制造方法，包括如下步骤：

步骤一、如图5A所示，提供具有重掺杂的N+型衬底1，在所述N+型衬底1上形成轻掺杂的N-型外延层2。

步骤二、如图5B所示，选择性地掩蔽和刻蚀所述N-型外延层2，以在所述N-型外延层2的正面得到沟槽3。

步骤三、如图5C所示，在所述沟槽3内生长氧化层，以在所述沟槽3的侧壁以及底壁形成所述栅氧化层8。

步骤四、如图5D所示，在所述N-型外延层2表面级所述沟槽3底部进行P型离子的注入与退火工艺，以在所述N-型外延层2表面形成P-型第一掺杂区9，以及在所述沟槽3 底部的所述N-型外延层2内得到P-型第三掺杂区13，所述P-型第一掺杂区9与所述沟槽 3的外侧壁接触，所述P-型第三掺杂区13与所述沟槽3的底部接触。

步骤五、如图5E所示，在生长有所述栅氧化层8形成的所述沟槽3内填充多晶硅，并对所述多晶硅进行回刻，形成所述浮栅多晶硅5。

步骤六、如图5F所示，在所述P-型第一掺杂区9表面进行N型离子的注入与退火工艺，以在所述P-型第一掺杂区9表面形成N+型第二掺杂区10，所述N+型第二掺杂区10 与所述沟槽3的外侧壁接触。

步骤七、如图5G所示，在所述沟槽3内生长氧化层，在所述浮栅多晶硅5上部的沟槽3侧壁形成隔离氧化层6，同时在所述浮栅多晶硅5顶部形成阻挡氧化层7。

步骤八、如图5H所示，在所述隔离氧化层6和所述阻挡氧化层7形成的所述沟槽3内填充多晶硅，并对所述多晶硅进行回刻，形成所述栅极多晶硅4。

优选的，在步骤二之前，还包括在有源区的边缘进行环绕有源区的保护环的设置，保护环为本领域的常用技术手段，在此不详述其设置过程。

优选的，在步骤八之后还包括：如图5I所示，在所述N-型外延层2表面进行金属层淀积，以得到第一金属层11，所述第一金属层11连接所述N+型第二掺杂区10和所述栅极多晶硅4，所述第一金属层11与所述N+型第二掺杂区10欧姆接触，所述第一金属层11 通过环绕有源区的保护环与P-型第一掺杂区9欧姆接触。

优选的，在步骤八之后还包括：如图5J所示，在所述N+型衬底1表面进行金属层淀积，以得到第二金属层12，所述第二金属层12与所述N+型衬底1欧姆接触。

形成第一金属层11和第二金属层12的步骤不分先后，在形成第一金属层11和第二金属层12之后，即完成了本实施例的半导体功率器件的制作。

对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (7)

1.一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，所述外延层内设置有沟槽，所述沟槽从所述外延层表面延伸至其内部，其特征在于：

所述沟槽中填充有栅极多晶硅和浮栅多晶硅，所述栅极多晶硅与所述沟槽的侧壁隔离有隔离氧化层，所述栅极多晶硅与所述浮栅多晶硅之间隔离有阻挡氧化层，所述浮栅多晶硅与所述沟槽的侧壁及底壁隔离有栅氧化层；

所述外延层的表面还设置有第二导电类型的第一掺杂区以及位于所述第一掺杂区表面的第一导电类型的第二掺杂区，所述第一掺杂区和第二掺杂区分别与所述沟槽的外侧壁接触，所述第二掺杂区的底部位于所述浮栅多晶硅的顶部之下。

2.根据权利要求1所述的半导体功率器件结构，其特征在于，所述沟槽下方的所述外延层内还设置有第二导电类型的第三掺杂区，所述第三掺杂区与所述沟槽底部接触。

3.根据权利要求1所述的半导体功率器件结构，其特征在于，还包括覆盖在所述外延层表面的第一金属层，所述第一金属层连接所述第二掺杂区与栅极多晶硅，所述第一金属层与所述第二掺杂区欧姆接触。

4.根据权利要求1所述的半导体功率器件结构，其特征在于，还包括覆盖在所述衬底表面的第二金属层，所述第二金属层与所述衬底欧姆接触。

5.根据权利要求1所述的半导体功率器件结构，其特征在于，所述隔离氧化层为SiO2，和/或，所述栅氧化层为SiO2，和/或，所述阻挡氧化层为SiO2。

6.根据权利要求1所述的半导体功率器件结构，其特征在于，所述沟槽的深度大于所述第一掺杂区的深度。

7.根据权利要求2所述的半导体功率器件结构，其特征在于，所述第三掺杂区的宽度不小于所述沟槽的宽度。

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