CN106158647A - 半导体器件的制备工艺 - Google Patents
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Abstract
本发明提供一种半导体器件的制备工艺，通过采用化学下游刻蚀工艺在湿法刻蚀之前先对先前形成的沟槽进行表面进行平滑处理，从而使得在后续湿法刻蚀工艺中能够较好地控制沟槽的形貌，并且通过在湿法刻蚀之后对沟槽的参数进行测量，从而基于这些参进一步优化刻蚀工艺中的工艺条件，使得能够更为精确地控制刻蚀之后形成的源漏沟槽的形貌和尺寸。
Description
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种半导体器件的制备工艺。
背景技术
随着半导体技术的发展，半导体器件的关键尺寸正在逐渐缩小，由此导致了工艺复杂度的上升。
在28nm或更小的关键尺寸下，本领域的技术人员发现，锗硅的引入可以帮助提高PMOS器件的性能，这就需要采用嵌入式源漏工艺将材质为锗硅的源漏填充至硅衬底中的相应源漏位置，因此，嵌入式源漏工艺就成为了提高PMOS器件性能的重要组成部分。
嵌入式源漏工艺通常是先形成Σ形的源漏沟槽，然后再在源漏沟槽中填充需要的材料，而在Σ形沟槽形成的过程中，沟槽的侧壁尖端与栅极之间的水平距离以及沟槽底部的深度往往都较难控制，从而导致最终的产品的电学性能不够理想。
发明内容
鉴于上述问题，本发明提供一种半导体器件的制备工艺。
本发明解决技术问题所采用的技术方案为：
一种半导体器件的制备工艺，应用于MOS应力结构的制备工艺中，其中，包括：
步骤S1、提供一半导体衬底，于所述半导体之上制备栅堆叠结构后，于所述半导体衬底临近所述栅堆叠结构的区域中形成轻掺杂区；
步骤S2、干法刻蚀所述轻掺杂区，以于所述半导体衬底中形成沟槽；
步骤S3、对所述沟槽的内部表面进行平滑处理后，刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷；
步骤S4、于所述沟槽中外延生长应力层。
所述的半导体器件的制备工艺，其中，在步骤S3和步骤S4之间还包括：
检测临近所述栅堆叠结构一侧的所述尖状凹陷相对于所述栅堆叠结构之间的水平位置；
若所述水平位置不满足工艺要求则进行步骤S3；
若所述水平位置满足工艺要求则进行步骤S4。
所述的半导体器件的制备工艺，其中，所述栅堆叠结构包括栅极和覆盖栅极两侧侧壁的栅极侧墙。
所述的半导体器件的制备工艺，其中，当所述尖状凹陷不位于所述栅堆叠结构中栅极侧墙的正下方时，所述水平位置不满足工艺要求。
所述的半导体器件的制备工艺，其中，步骤S3中，采用化学下游刻蚀工艺进行所述平滑处理。
所述的半导体器件的制备工艺，其中，所述化学下游刻蚀工艺的具体工艺参数包括：
功率为100～200W；CH4气体流量为100～1000sccm；温度为0～200℃；时间为10～600s。
所述的半导体器件的制备工艺，其中，步骤S3进一步包括：
步骤S31、对所述沟槽的内部表面进行平滑处理后，所述沟槽内部表面形成一层氧化层；
步骤S32、完全去除所述氧化层；
步骤S33、刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷。
所述的半导体器件的制备工艺，其中，步骤S32中，通过湿法清洗去除所述氧化层。
所述的半导体器件的制备工艺，其中，采用DHF作为所述湿法清洗中的清洗液。
所述的半导体器件的制备工艺，其中，步骤S3中，采用湿法刻蚀刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷。
所述的半导体器件的制备工艺，其中，采用四甲基氢氧化铵溶液作为所述湿法刻蚀工艺中的刻蚀液。
所述的半导体器件的制备工艺，其中，所述沟槽的深度通过所述湿法刻蚀工艺的时间进行控制。
所述的半导体器件的制备工艺，其中，通过光学散射测量法检测所述尖状凹陷相对于所述栅堆叠结构之间的水平位置。
所述的半导体器件的制备工艺，其中，步骤S2中，所述沟槽的横截面呈U形。
所述的半导体器件的制备工艺，其中，步骤S4中，所述沟槽的横截面呈Σ形。
所述的半导体器件的制备工艺，其中，采用硅衬底作为所述半导体衬底。
所述的半导体器件的制备工艺，其中，所述半导体衬底为N型离子掺杂的硅衬底。
上述技术方案具有如下优点或有益效果：
本发明通过采用化学下游刻蚀工艺在湿法刻蚀之前先对先前形成的沟槽进行表面进行平滑处理，从而使得在后续湿法刻蚀工艺中能够较好地控制沟槽的形貌，并且通过在湿法刻蚀之后对沟槽的参数进行测量，从而基于这些参进一步优化刻蚀工艺中的工艺条件，使得能够更为精确地控制刻蚀之后形成的源漏沟槽的形貌和尺寸。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明方法实施例中进行步骤S1后的器件结构示意图；
图2是本发明方法实施例中进行步骤S2后的器件结构示意图；
图3A～3E是本发明方法实施例中的CDE工艺步骤的原理示意图；
图4是本发明方法实施例中进行步骤S31后的器件结构示意图；
图5是本发明方法实施例中进行步骤S32后的器件结构示意图；
图6是本发明方法实施例中进行步骤S33后的器件结构示意图；
图7是本发明方法实施例中进行步骤S4后的器件结构示意图。
具体实施方式
本发明提供了一种半导体器件的制备工艺，主要在干法刻蚀形成U形沟槽以及进一步湿法刻蚀形成Σ形沟槽之间增加对U形沟槽表面进行平滑处理的工艺步骤，从而使得U形沟槽表面的粗糙程度得以改善，利于后续湿法刻蚀过程中对沟槽形貌进行精确控制。
本发明的半导体器件的制备工艺主要包括以下步骤：
步骤S1、提供一半导体衬底，于半导体之上制备栅堆叠结构后，于半导体衬底临近栅堆叠结构的区域中形成轻掺杂区；
步骤S2、干法刻蚀轻掺杂区，以于半导体衬底中形成沟槽；
步骤S3、对沟槽的内部表面进行平滑处理后，刻蚀沟槽的内部表面，以于沟槽的侧壁中形成尖状凹陷；
步骤S4、于沟槽中外延生长应力层。
下面结合附图和具体实施例对比本发明方法进行详细说明。
如图1所示，首先进行步骤S1：提供一半导体衬底0，在该半导体上制备栅堆叠结构1后，于半导体衬底0临近该栅堆叠结构的区域中形成轻掺杂区。作为该步骤的一个优选实施例，该半导体衬底0的材质为硅，该栅堆叠结构1包括栅极11和覆盖栅极两侧侧壁上的栅极侧墙12，其中，栅极11的材质可以为多晶硅。
然后进行步骤S2：干法刻蚀上述的轻掺杂区，以在该半导体衬底中0形成沟槽2。具体的，该步骤S2可以按照以下方式进行实施，以栅堆叠结构1为阻挡对半导体衬底0进行干法刻蚀，从而在该半导体衬底中形成沟槽。在一个实施例中，该沟槽是横截面呈U形的沟槽2，分别位于栅堆叠结构1两侧的半导体衬底0中。当半导体衬底0中的栅堆叠结构1为多个时，上述的沟槽形成于两相邻栅堆叠结构之间的半导体衬底中。上述的U形的沟槽的深度可根据具体工艺需求进行控制。上述的刻蚀可采用干法刻蚀工艺进行。
由于在经过上述步骤S2的刻蚀工艺之后所形成的沟槽的内壁表面较为粗糙，不利于后续工艺中对产品关键尺寸的控制，因此，在本发明中需要引入步骤S3对上述结构进行处理。所以进行步骤S3：对沟槽的内部表面进行平滑处理后，刻蚀沟槽的内部表面，以在沟槽的侧壁中形成尖状凹陷。
在一个具体的实施例中，上述的步骤S3可以进一步包括步骤S31：对沟槽的内部表面进行平滑处理后，沟槽内部表面形成一层氧化层，其中，平滑处理可以采用化学下游刻蚀(Chemical DownstreamEtch，CDE)工艺进行，其工艺参数可以包括：功率为100～200W(如100W、150W、200W等)；CH4气体流量为100～1000sccm(如100sccm、200sccm、500sccm、1000sccm等)；温度为0～200℃(0℃、100℃、200℃等)；时间为10～600s(10s、100s、200s、600s等)。本领域的技术人员应该理解，上述的工艺参数的数值可以根据实际工艺需求在合理的范围内进行取值，并不局限于上述所列出的数值。如图3A～3E所示，经过放大后的沟槽的表面的剖面呈现出若干个相互连接的连续凹槽，CDE工艺是一种对刻蚀物体表面进行边刻蚀边沉积的一种刻蚀工艺，在对沟槽进行刻蚀的过程中同时对沟槽进行氧化物3的沉积，使得沟槽边缘与沟槽底部的高度差得以缩小，经过一定时间的CDE工艺之后，沟槽底部与沟槽边缘的高度差可以被控制在一个能够满足工艺需要的范围内，最终形成几乎平整的表面。经过该步骤S3后所形成的光滑的表面对于精确控制后续需要形成的Σ形的源漏沟槽的尖状凹陷的位置具有十分重要的作用。
如图4所示，当平滑处理之后，所形成的沟槽4的内壁的光滑程度得以改善，但是在该改善后的表面上会形成一定厚度的氧化物3，此时需要对该氧化物进行去除，以使得沟槽在后续的刻蚀过程中不会因受到氧化物的影响而产生难以预计的不利的后果，所以在步骤S3中还包括S32：完全去除位于沟槽内部表面的氧化物的步骤。在该步骤中，一般可采用湿法清洗工艺去除所述氧化物，作为本发明一个优选的实施例，可优选采用稀氢氟酸(Dilute Hydrofluoric Acid，DHF)溶液作为湿法清洗中的清洗液，由于该DHF溶液是本领域较为常见的清洗液，故在此处不再对其成分进行详细说明。
如图5所示，通过上述步骤已经将覆盖于沟槽内部的氧化物去除。接下来需要对沟槽再进行进一步刻蚀，使之在两侧侧壁中形成尖状凹陷。因此，需要进行步骤S33：刻蚀沟槽的内部表面，以于沟槽的侧壁中形成尖状凹陷，在该步骤中，可采用湿法刻蚀工艺对沟槽进行进一步刻蚀，以形成侧壁具有尖状凹陷的沟槽，并使得该沟槽临近栅堆叠结构一侧的尖状凹陷位于该栅堆叠结构中栅极侧墙的正下方。如图6所示，图中绘示了经过湿法刻蚀之后所形成的两侧壁具有尖状凹陷的沟槽5，其横截面呈Σ形，所谓的Σ形是指沟槽的一侧的侧壁与半导体衬底的表面所形成的图形如“Σ”的中上部的形状，即在沟槽的左右两个侧壁上均具有一个向半导体衬底内部延伸的尖状凹陷51(tip)，该尖状凹陷51的位置需要在刻蚀过程中进行精确地控制，使得临近栅堆叠一侧的尖状凹陷51位于栅堆叠中的栅极侧墙的下方，即保证尖状凹陷51不延伸至栅极11的下方。由于经过了上述步骤31和步骤S32，从而使得在该步骤S33中对沟槽的进一步刻蚀的形貌能够得到较好的控制。作为本发明的一个实施例，该步骤中的湿法刻蚀可采用四甲基氢氧化铵(TMAH)溶液作为刻蚀液。
经过上述步骤后，可以较为精确地得到符合要求的沟槽，对于横截面形状为Σ形的沟槽而言，其一侧壁尖状凹陷的横向位置位于栅极侧墙的下方，其纵向位置位于衬底内一定深度处，该一定深度的取值根据具体工艺需求而定。另外，沟槽的总体深度也可以通过步骤S33中的湿法刻蚀来控制得到。
最后，进行步骤S4：在沟槽中外延生长应力层6，如图7所示。从而形成MOS器件中的应力结构。
作为一个优选的实施方式，为了更进一步精确刻蚀过程中对于沟槽深度和临近度(即沟槽侧壁与栅极结构之间的水平距离)的控制，在上述的步骤S3和步骤S4之间还可以包括：检测临近栅堆叠结构一侧的尖状凹陷相对于栅堆叠结构之间的水平位置；若该水平位置不满足工艺要求则进行步骤S3，若该水平位置满足工艺要求则进行步骤S4。在一个实施方式中，该工艺要求一般可以是要求该尖状凹陷需要位于其栅堆叠中栅极侧墙的正下方，即该尖状凹陷中没任何部分超出栅极侧墙而进入到栅极的下方。在该步骤中，可优选采用光学散射测量法(OCD)检查沟槽的侧壁尖状凹陷与栅堆叠结构之间的水平距离。而对平滑处理时间进行调整时可通过刻蚀机台中的自动程序控制模式进行调整。通过该步骤能够检验所形成的漏沟槽的形貌尤其是其侧壁是否处于合理的位置，若该侧壁的实际位置不位于合理的位置时，可以反过来控制先前步骤中的工艺参数来达到调整最后沟槽形貌的目的。
经过上述步骤后所形成的沟槽即为嵌入式源漏工艺中的源漏沟槽，在一个实施例中，该源漏沟槽位于材质为硅的半导体衬底中，且该半导体衬底为N型离子掺杂的半导体衬底，通过外延生长等工艺在上述的源漏沟槽中制备锗硅，并使锗硅填满整个源漏沟槽，从而形成PMOS的应力源漏区。
综上所述，本发明的实施例通过在刻蚀形成源漏沟槽的过程中增加一步对沟槽内壁表面平滑处理的工艺步骤，从而使得平滑处理后的源漏沟槽能够在后续的刻蚀湿法刻蚀过程中较为精确地控制沟槽的边缘形貌，从而对最终的器件性能起到改善的作用，避免了沟槽的负载效应。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (17)
1.一种半导体器件的制备工艺，其特征在于，应用于MOS应力结构的制备工艺中，所述制备工艺包括：
步骤S1、提供一半导体衬底，于所述半导体之上制备栅堆叠结构后，于所述半导体衬底临近所述栅堆叠结构的区域中形成轻掺杂区；
步骤S2、干法刻蚀所述轻掺杂区，以于所述半导体衬底中形成沟槽；
步骤S3、对所述沟槽的内部表面进行平滑处理后，刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷；
步骤S4、于所述沟槽中外延生长应力层。
2.如权利要求1所述的半导体器件的制备工艺，其特征在于，在步骤S3和步骤S4之间还包括：
检测临近所述栅堆叠结构一侧的所述尖状凹陷相对于所述栅堆叠结构之间的水平位置；
若所述水平位置不满足工艺要求则进行步骤S3；
若所述水平位置满足工艺要求则进行步骤S4。
3.如权利要求2所述的半导体器件的制备工艺，其特征在于，所述栅堆叠结构包括栅极和覆盖栅极两侧侧壁的栅极侧墙。
4.如权利要求3所述的半导体器件的制备工艺，其特征在于，当所述尖状凹陷不位于所述栅堆叠结构中栅极侧墙的正下方时，所述水平位置不满足工艺要求。
5.如权利要求1所述的半导体器件的制备工艺，其特征在于，步骤S3中，采用化学下游刻蚀工艺进行所述平滑处理。
6.如权利要求5所述的半导体器件的制备工艺，其特征在于，所述化学下游刻蚀工艺的具体工艺参数包括：
功率为100～200W；CH4气体流量为100～1000sccm；温度为0～200℃；时间为10～600s。
7.如权利要求5所述的半导体器件的制备工艺，其特征在于，步骤S3进一步包括：
步骤S31、对所述沟槽的内部表面进行平滑处理后，所述沟槽内部表面形成一层氧化层；
步骤S32、完全去除所述氧化层；
步骤S33、刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷。
8.如权利要求7所述的半导体器件的制备工艺，其特征在于，步骤S32中，通过湿法清洗去除所述氧化层。
9.如权利要求8所述的半导体器件的制备工艺，其特征在于，采用DHF作为所述湿法清洗中的清洗液。
10.如权利要求1所述的半导体器件的制备工艺，其特征在于，步骤S3中，采用湿法刻蚀刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷。
11.如权利要求10所述的半导体器件的制备工艺，其特征在于，采用四甲基氢氧化铵溶液作为所述湿法刻蚀工艺中的刻蚀液。
12.如权利要求11所述的半导体器件的制备工艺，其特征在于，所述沟槽的深度通过所述湿法刻蚀工艺的时间进行控制。
13.如权利要求2所述的半导体器件的制备工艺，其特征在于，通过光学散射测量法检测所述尖状凹陷相对于所述栅堆叠结构之间的水平位置。
14.如权利要求1所述的半导体器件的制备工艺，其特征在于，步骤S2中，所述沟槽的横截面呈U形。
15.如权利要求1所述的半导体器件的制备工艺，其特征在于，步骤S4中，所述沟槽的横截面呈Σ形。
16.如权利要求1所述的半导体器件的制备工艺，其特征在于，采用硅衬底作为所述半导体衬底。
17.如权利要求1所述的半导体器件的制备工艺，其特征在于，所述半导体衬底为N型离子掺杂的硅衬底。
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| CN (1) | CN106158647A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110416088A (zh) * | 2019-07-30 | 2019-11-05 | 上海华力集成电路制造有限公司 | 西格玛沟槽刻蚀方法、锗硅外延层的形成方法及pmos器件 |
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- 2015-04-13 CN CN201510174038.5A patent/CN106158647A/zh active Pending
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| RJ01 | Rejection of invention patent application after publication |