CN104900702A - 一种纵向高压半导体器件 - Google Patents
一种纵向高压半导体器件 Download PDFInfo
- Publication number
- CN104900702A CN104900702A CN201510230508.5A CN201510230508A CN104900702A CN 104900702 A CN104900702 A CN 104900702A CN 201510230508 A CN201510230508 A CN 201510230508A CN 104900702 A CN104900702 A CN 104900702A
- Authority
- CN
- China
- Prior art keywords
- type doped
- field plate
- semiconductor device
- region
- polysilicon field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 81
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims description 77
- 210000000746 body region Anatomy 0.000 claims description 24
- 238000005516 engineering process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000002019 doping agent Substances 0.000 abstract description 2
- 230000002457 bidirectional effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种纵向高压半导体器件，包括：N型掺杂半导体衬底、N型掺杂外延层、P型掺杂阱区、P型掺杂体区、高浓度N型掺杂区、第一多晶硅场板、第二多晶硅场板、第三多晶硅场板、第四多晶硅场板、漏极金属电极及截止环电极。本发明结构可以在耐压时实现双向耗尽，减小芯片尺寸，降低生产成本。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种高压功率器件，具体涉及一种带场限环和多晶场板的终端结构的纵向高压半导体器件。
背景技术
目前，功率半导体器件在日常生活、生产等领域的应用越来越广泛。在众多功率器件中，垂直双扩散金属-氧化物-半导体场效应晶体管（VDMOS:Vertical Double-diffused MOSFET）兼有双极型晶体管和普通MOS器件的优点，不论是开关应用还是线性应用，VDMOS器件都是理想的功率半导体器件。击穿电压是其重要的静态特性之一。
理想的器件击穿电压是指PN结为平面结的情况，但是在实际的工艺中，由于杂质在进行纵向扩散的同时也发生横向扩散，所以实际形成PN结的终端轮廓是弯曲的，结面弯曲会导致表面电场集中，对PN结的击穿特性有很大影响，需要利用终端结构来提高击穿电压。
针对VDMOS器件常用的终端技术有场限环、场板和截止环等，它是通过在器件的元胞区域周围设置终端耐压结构，从而降低表面电场。以传统的场限环结构为例，为了实现高耐压和可靠性，需要设置多个高浓度的场限环，这些场限环会占用较大的芯片面积，因为器件最终的耐压由能承担压降的横向长度决定，而高浓度的场限环本身只是起到缓解表面电场的作用，而不会承担电压降。相对应的，真正在系统中作为开关和起导通电流作用的原胞区占用芯片面积比例反而降低，这就会减小每片圆片产出的芯片个数，提高生产成本。
发明内容
本发明提供了一种纵向高压半导体器件，能够保证耐压要求的同时，不会增加额外的工艺制造过程，减小终端结构的尺寸，降低器件的生产成本。
本发明采用如下技术方案：
一种纵向高压半导体器件，包括：N型掺杂半导体衬底、N型掺杂外延层、P型掺杂阱区、P型掺杂体区、高浓度N型掺杂区、第一多晶硅场板、第二多晶硅场板、第三多晶硅场板、第四多晶硅场板、漏极金属电极及截止环电极；在所述N型掺杂半导体衬底上面设有N型掺杂外延层，在所述N型掺杂外延层的内部设有P型掺杂阱区和P型掺杂体区，在所述P型掺杂体区的上侧设有N型掺杂区，在部分所述N型掺杂外延层和部分所述P型掺杂阱区、部分所述P型掺杂体区的上方设有栅氧化层，在部分所述栅氧化层的上方设有第一多晶硅场板、第二多晶硅场板、第三多晶硅场板和第四多晶硅场板；所述P型掺杂体区、N型掺杂区、所述多晶硅栅和部分所述N型掺杂外延层共同构成所述纵向高压半导体器件的内部原胞区域，所述P型掺杂阱区、部分所述P型掺杂体区、部分所述N型掺杂区、所述第二多晶硅场板、第三多晶硅场板和第四多晶硅场板和部分所述N型掺杂外延层共同构成所述纵向高压半导体器件的终端耐压结构区域；在所述内部原胞区域的上方设有金属层，构成了所述纵向高压半导体器件的源极金属电极，在所述N型掺杂衬底的下方设有金属层，构成了所述纵向高压半导体器件的漏极金属电极，在部分所述N型掺杂外延层的上方设有金属层，构成了所述纵向高压半导体器件的截止环电极，所述多晶硅栅在内部原胞区域构成了所述纵向高压半导体器件的栅电极，所述第二多晶硅场板、第三多晶硅场板和第四多晶硅场板在终端耐压结构区域构成了多晶硅场板结构，所述第二多晶硅场板与所述纵向高压半导体器件的源极金属电极相连，所述第四多晶硅场板与所述纵向高压半导体器件的截止环电极相连，其特征在于，多个所述P型掺杂阱区和多个所述第三多晶硅场板构成所述终端区域的耐压结构。
进一步地，所述P型掺杂阱区的结深比所述P型掺杂体区的结深大。
更进一步地，所述 P型掺杂阱区采用离子注入工艺形成，其深度、掺杂浓度、个数和相互之间的距离由设计耐压要求决定。
更进一步地，所述P型掺杂阱区之间的距离相等或不相等。
更进一步地，所述第三多晶硅场板的长度相等或不相等。
更进一步地，所述第三多晶硅场板的间距相等或不相等。
本发明具有如下优点：
本发明结构中，在终端耐压结构区域设有多个P型掺杂阱区和浮置多晶硅场板，当器件处于反向偏置时，此P型掺杂阱区会和N型掺杂外延层实现双向耗尽，使得终端区的有效横向耐压长度增加，从而可以减小芯片面积；
本发明结构中，场板结构会在器件的终端耐压结构表面引入多个电场峰值，从而降低表面电场，优化了表面电势分布，提高器件可靠性。
除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
图1是本发明的一种纵向高压半导体器件的表面俯视示意图；
图2是本发明的一种纵向高压半导体器件的一实施例的AA’位置剖面图；
图3是本发明纵向高压半导体器件的耗尽线分布示意图；
图4是传统纵向高压半导体器件和本发明纵向高压半导体器件的电势分布比较示意图。
附图标记：
1为N型掺杂半导体衬底、2为N型掺杂外延层、3为P型掺杂阱区、4为P型掺杂体区、5为高浓度N型掺杂区、6为多晶硅栅、62为第二多晶硅场板、63为第三多晶硅场板、64为第四多晶硅场板、10为漏极金属电极及12为截止环电极。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
参照图1和图2，如图1和图2所示，一种纵向高压半导体器件，包括：N型掺杂半导体衬底1、N型掺杂外延层2、P型掺杂阱区3、P型掺杂体区4、高浓度N型掺杂区5、多晶硅栅6、第二多晶硅场板62、第三多晶硅场板63、第四多晶硅场板64、漏极金属电极10及截止环电极12；在所述N型掺杂半导体衬底1上面设有N型掺杂外延层2，在所述N型掺杂外延层2的内部设有P型掺杂阱区3和P型掺杂体区4，在所述P型掺杂体区4的上侧设有N型掺杂区5，在部分所述N型掺杂外延层2和部分所述P型掺杂阱区3、部分所述P型掺杂体区4的上方设有栅氧化层，在部分所述栅氧化层的上方设有多晶硅栅6、第二多晶硅场板62、第三多晶硅场板63和第四多晶硅场板64；所述P型掺杂体区4、N型掺杂区5、所述多晶硅栅6和部分所述N型掺杂外延层2共同构成所述纵向高压半导体器件的内部原胞区域C，所述P型掺杂阱区3、部分所述P型掺杂体区4、部分所述N型掺杂区5、所述第二多晶硅场板62、第三多晶硅场板63和第四多晶硅场板64和部分所述N型掺杂外延层2共同构成所述纵向高压半导体器件的终端耐压结构区域T；在所述内部原胞区域C的上方设有金属层，构成了所述纵向高压半导体器件的源极金属电极8，在所述N型掺杂衬底1的下方设有金属层，构成了所述纵向高压半导体器件的漏极金属电极10，在部分所述N型掺杂外延层2的上方设有金属层，构成了所述纵向高压半导体器件的截止环电极12，所述多晶硅栅6在内部原胞区域构成了所述纵向高压半导体器件的栅电极，所述第二多晶硅场板62、第三多晶硅场板63和第四多晶硅场板64在终端耐压结构区域构成了多晶硅场板结构，所述第二多晶硅场板62与所述纵向高压半导体器件的源极金属电极8相连，所述第四多晶硅场板64与所述纵向高压半导体器件的截止环电极12相连，其特征在于，多个所述P型掺杂阱区3和多个所述第三多晶硅场板63构成所述终端区域T的耐压结构。
所述P型掺杂阱区3的结深比所述P型掺杂体区4的结深大。
所述 P型掺杂阱区3采用离子注入工艺形成，其深度、掺杂浓度、个数和相互之间的距离由设计耐压要求决定。
所述P型掺杂阱区3之间的距离相等或不相等。
所述第三多晶硅场板63的长度相等或不相等。
所述第三多晶硅场板63的间距相等或不相等。
参照图3，如图3所示，当本发明纵向高压半导体器件的漏端加正向电压时，耗尽层会在终端耐压结构区域展开；漏极电压较低时，由于所述P型掺杂体区4的掺杂浓度远高于所述N型掺杂外延层2的掺杂浓度，耗尽层会大部分在所述N型外延层展开；随着漏极电压进一步增高，耗尽层会与第一个所述P型掺杂阱区3连通，此后所述P型掺杂阱区3开始承担耐压，从而减小主结的电场集中；以此类推，耗尽层最终会与第三个所述P型掺杂阱区3连通，然后一直延伸到终端耐压结构区域的截止环。终端耐压结构的设计需要保证其耐压大于所述纵向高压半导体器件的内部原胞区域的击穿电压。
图4是传统纵向高压半导体器件和本发明纵向高压半导体器件的电势分布比较示意图。
参照图4，如图4所示，传统纵向高压半导体器件采用高浓度的P型阱作为场限环，耗尽层也不会在其内部展开，这样有效的横向耐压距离减小，要实现相同的耐压能力则需要更大尺寸的终端结构，即增大了芯片面积。
本发明采用如下方法来制备：
1、取一块N型高浓度掺杂硅片，外延生长N型外延层；
2、采用离子注入工艺在终端区域形成P型掺杂阱区3，然后热生长场氧化层并退火；
3、采用离子注入和后续的退火工艺形成P型掺杂体区4；
3、然后经过热生长生成栅氧化层，接着淀积多晶硅，并进行刻蚀形成多晶硅栅6和第二多晶硅场板62、第三多晶硅场板63和第四多晶硅场板64，然后经过离子注入形成N型掺杂源极接触区域5；
4、经过淀积铝和刻蚀铝工艺，源极金属电极8作为器件的源极，截止环电极12作为器件的截止环电极，漏极金属电极10作为器件的漏极。最后进行后续钝化处理。
本发明结构中，在终端耐压结构区域设有多个P型掺杂阱区和浮置多晶硅场板，当器件处于反向偏置时，此P型掺杂阱区会和N型掺杂外延层实现双向耗尽，使得终端区的有效横向耐压长度增加，从而可以减小芯片面积；
本发明结构中，场板结构会在器件的终端耐压结构表面引入多个电场峰值，从而降低表面电场，优化了表面电势分布，提高器件可靠性。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种纵向高压半导体器件，其特征在于，包括：N型掺杂半导体衬底
（1）、N型掺杂外延层（2）、P型掺杂阱区（3）、P型掺杂体区（4）、高浓度N型掺杂区（5）、多晶硅栅（6）、第二多晶硅场板（62）、第三多晶硅场板（63）、第四多晶硅场板（64）、漏极金属电极（10）及截止环电极（12）；在所述N型掺杂半导体衬底（1）上面设有N型掺杂外延层（2），在所述N型掺杂外延层（2）的内部设有P型掺杂阱区（3）和P型掺杂体区（4），在所述P型掺杂体区（4）的上侧设有N型掺杂区（5），在部分所述N型掺杂外延层（2）和部分所述P型掺杂阱区（3）、部分所述P型掺杂体区（4）的上方设有栅氧化层，在部分所述栅氧化层的上方设有多晶硅栅（6）、第二多晶硅场板（62）、第三多晶硅场板（63）和第四多晶硅场板（64）；所述P型掺杂体区（4）、N型掺杂区（5）、所述多晶硅栅（6）和部分所述N型掺杂外延层（2）共同构成所述纵向高压半导体器件的内部原胞区域（C），所述P型掺杂阱区（3）、部分所述P型掺杂体区（4）、部分所述N型掺杂区（5）、所述第二多晶硅场板（62）、第三多晶硅场板（63）和第四多晶硅场板（64）和部分所述N型掺杂外延层（2）共同构成所述纵向高压半导体器件的终端耐压结构区域（T）；在所述内部原胞区域（C）的上方设有金属层，构成了所述纵向高压半导体器件的源极金属电极（8），在所述N型掺杂衬底（1）的下方设有金属层，构成了所述纵向高压半导体器件的漏极金属电极（10），在部分所述N型掺杂外延层（2）的上方设有金属层，构成了所述纵向高压半导体器件的截止环电极（12），所述多晶硅栅（6）在内部原胞区域构成了所述纵向高压半导体器件的栅电极，所述第二多晶硅场板（62）、第三多晶硅场板（63）和第四多晶硅场板（64）在终端耐压结构区域构成了多晶硅场板结构，所述第二多晶硅场板（62）与所述纵向高压半导体器件的源极金属电极（8）相连，所述第四多晶硅场板（64）与所述纵向高压半导体器件的截止环电极（12）相连，其特征在于，多个所述P型掺杂阱区（3）和多个所述第三多晶硅场板（63）构成所述终端区域（T）的耐压结构。
2.根据权利要求1所述的纵向高压半导体器件，其特征在于，所述P
型掺杂阱区（3）的结深比所述P型掺杂体区（4）的结深大。
3.根据权利要求1所述的纵向高压半导体器件，其特征在于，所述 P
型掺杂阱区（3）采用离子注入工艺形成，其深度、掺杂浓度、个数和相互之间的距离由设计耐压要求决定。
4.根据权利要求1所述的纵向高压半导体器件，其特征在于，所述P
型掺杂阱区（3）之间的距离相等或不相等。
5.根据权利要求1所述的纵向高压半导体器件，其特征在于，所述第
三多晶硅场板（63）的长度相等或不相等。
6.根据权利要求1-5任一所述的纵向高压半导体器件，其特征在于，
所述第三多晶硅场板（63）的间距相等或不相等。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510230508.5A CN104900702A (zh) | 2015-05-08 | 2015-05-08 | 一种纵向高压半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510230508.5A CN104900702A (zh) | 2015-05-08 | 2015-05-08 | 一种纵向高压半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104900702A true CN104900702A (zh) | 2015-09-09 |
Family
ID=54033247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510230508.5A Pending CN104900702A (zh) | 2015-05-08 | 2015-05-08 | 一种纵向高压半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104900702A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107910356A (zh) * | 2017-10-24 | 2018-04-13 | 全球能源互联网研究院 | 一种垂直型高压功率器件高效终端结构及其制作方法 |
| CN108054206A (zh) * | 2017-10-24 | 2018-05-18 | 全球能源互联网研究院 | 一种横向元胞结构的功率器件终端结构及其制作方法 |
| CN111106168A (zh) * | 2018-10-26 | 2020-05-05 | 珠海格力电器股份有限公司 | 半导体器件的终端耐压结构、半导体器件及其制造方法 |
| CN112271210A (zh) * | 2020-10-22 | 2021-01-26 | 吉林华微电子股份有限公司 | 半导体功率及其制作方法 |
| CN112420825A (zh) * | 2019-08-23 | 2021-02-26 | 世界先进积体电路股份有限公司 | 半导体结构及其形成方法 |
| CN112736124A (zh) * | 2020-12-28 | 2021-04-30 | 矽力杰半导体技术(杭州)有限公司 | Esd保护器件 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101510561A (zh) * | 2009-03-30 | 2009-08-19 | 东南大学 | 超结纵向双扩散金属氧化物半导体管 |
| CN102208447A (zh) * | 2011-05-20 | 2011-10-05 | 无锡新洁能功率半导体有限公司 | 一种具有超结结构的半导体器件及其制造方法 |
| US20120061721A1 (en) * | 2010-09-10 | 2012-03-15 | Kabushiki Kaisha Toshiba | Power semiconductor device and method of manufacturing the same |
| CN202523715U (zh) * | 2012-03-27 | 2012-11-07 | 大连理工大学 | 一种高密度缓变场限环结构 |
| CN103779399A (zh) * | 2014-02-20 | 2014-05-07 | 西安芯派电子科技有限公司 | 一种具有超结结构的半导体器件 |
| CN204760390U (zh) * | 2015-05-08 | 2015-11-11 | 西安西奈电子科技有限公司 | 一种纵向高压半导体器件 |
-
2015
- 2015-05-08 CN CN201510230508.5A patent/CN104900702A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101510561A (zh) * | 2009-03-30 | 2009-08-19 | 东南大学 | 超结纵向双扩散金属氧化物半导体管 |
| US20120061721A1 (en) * | 2010-09-10 | 2012-03-15 | Kabushiki Kaisha Toshiba | Power semiconductor device and method of manufacturing the same |
| CN102208447A (zh) * | 2011-05-20 | 2011-10-05 | 无锡新洁能功率半导体有限公司 | 一种具有超结结构的半导体器件及其制造方法 |
| CN202523715U (zh) * | 2012-03-27 | 2012-11-07 | 大连理工大学 | 一种高密度缓变场限环结构 |
| CN103779399A (zh) * | 2014-02-20 | 2014-05-07 | 西安芯派电子科技有限公司 | 一种具有超结结构的半导体器件 |
| CN204760390U (zh) * | 2015-05-08 | 2015-11-11 | 西安西奈电子科技有限公司 | 一种纵向高压半导体器件 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107910356A (zh) * | 2017-10-24 | 2018-04-13 | 全球能源互联网研究院 | 一种垂直型高压功率器件高效终端结构及其制作方法 |
| CN108054206A (zh) * | 2017-10-24 | 2018-05-18 | 全球能源互联网研究院 | 一种横向元胞结构的功率器件终端结构及其制作方法 |
| CN111106168A (zh) * | 2018-10-26 | 2020-05-05 | 珠海格力电器股份有限公司 | 半导体器件的终端耐压结构、半导体器件及其制造方法 |
| CN112420825A (zh) * | 2019-08-23 | 2021-02-26 | 世界先进积体电路股份有限公司 | 半导体结构及其形成方法 |
| CN112271210A (zh) * | 2020-10-22 | 2021-01-26 | 吉林华微电子股份有限公司 | 半导体功率及其制作方法 |
| CN112271210B (zh) * | 2020-10-22 | 2023-04-21 | 吉林华微电子股份有限公司 | 半导体功率及其制作方法 |
| CN112736124A (zh) * | 2020-12-28 | 2021-04-30 | 矽力杰半导体技术(杭州)有限公司 | Esd保护器件 |
| CN112736124B (zh) * | 2020-12-28 | 2023-10-27 | 矽力杰半导体技术(杭州)有限公司 | Esd保护器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104900702A (zh) | 一种纵向高压半导体器件 | |
| CN101510561B (zh) | 超结纵向双扩散金属氧化物半导体管 | |
| JP2009289904A (ja) | 半導体装置 | |
| CN103208522A (zh) | 具有伪栅极的横向dmos器件 | |
| US9472614B2 (en) | Super junction semiconductor device | |
| CN113964188A (zh) | 横向双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN102751332A (zh) | 耗尽型功率半导体器件及其制造方法 | |
| CN102148247B (zh) | 增加击穿防护电压的横向扩散金属氧化物半导体元件与制作方法 | |
| CN103280462A (zh) | 一种高鲁棒性的p型对称横向双扩散场效应晶体管 | |
| CN102931093A (zh) | N沟道耗尽型功率mosfet器件及制造方法 | |
| CN104659090A (zh) | Ldmos器件及制造方法 | |
| CN102623353A (zh) | N-ldmos的制造方法 | |
| CN107342325B (zh) | 一种横向双扩散金属氧化物半导体器件 | |
| CN204760390U (zh) | 一种纵向高压半导体器件 | |
| CN102339755A (zh) | 高压n型结型场效应晶体管及其制造方法 | |
| CN102130163B (zh) | Esd高压dmos器件及其制造方法 | |
| CN210743952U (zh) | 一种高压dmos器件 | |
| CN104241137A (zh) | 半导体结构及其制造方法 | |
| CN204179086U (zh) | 一种具有自隔离的半导体结构 | |
| CN104518027A (zh) | Ldmos器件及其制造方法 | |
| CN202736927U (zh) | 耗尽型功率半导体器件 | |
| CN102176469A (zh) | 一种具有p埋层的SOI nLDMOS器件单元 | |
| CN103426881B (zh) | 一种bcd集成器件及其制造方法 | |
| CN107359119B (zh) | 一种超结功率器件及其制造方法 | |
| CN102623352A (zh) | P-ldmos的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150909 |
|
| RJ01 | Rejection of invention patent application after publication |