JP2012060017A5 - - Google Patents

Description

本発明の実施形態にかかる電力用半導体装置は、対向する第１の電極と第２の電極との間に垂直方向に電流が流れる素子部及び垂直方向と直交する水平面内で素子部を囲んだ環状構造の終端部を有し、第１導電形の第１の半導体層と、第１のドリフト層と、第２のドリフト層と、ゲート配線層と、複数の第２導電形ベース層と、第１導電形のソース層と、ゲート電極と、を備える。第１のドリフト層は、第１の半導体層の上に形成され第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１のエピタキシャル層と、第１のエピタキシャル層中の素子部においてのみ水平面に平行な第１の方向に交互に繰り返し配置され第１のエピタキシャル層よりも第１の不純物濃度が高い第１の第１導電形ピラー層と第１の第２導電形ピラー層と、を有する。第２のドリフト層は、第１のドリフト層上に形成され第１のエピタキシャル層よりも第１導電形の不純物濃度が高い第１導電形の第２のエピタキシャル層と、第２の第２導電形ピラー層と、第２の第１導電形ピラー層と、第３の第２導電形ピラー層と、第３の第１導電形ピラー層と、を有する。第２の第２導電形ピラー層は、第２のエピタキシャル層中の素子部において第１の方向に沿って離間配置され第１の第２導電形ピラー層と接続される。第２の第１導電形ピラー層は、隣り合う第２の第２導電形ピラー層に挟まれた第２のエピタキシャル層からなり第１の第１導電形ピラー層と接続される。第３の第２導電形ピラー層は、第２のエピタキシャル層中の終端部において第１の方向に沿って離間配置され第１のエピタキシャル層上に配置される。第３の第１導電形ピラー層は、隣り合う第３の第２導電形ピラー層に挟まれた第２のエピタキシャル層からなり第１のエピタキシャル層上に配置される。ゲート配線層は、素子部と終端部との境界において、絶縁膜を介して第２のドリフト層上に配置される。複数の第２導電形ベース層は、素子部において、第２のドリフト層の表面に選択的に形成され、第２の第２導電形ピラー層と電気的に接続される。第１導電形のソース層は、第２導電形ベース層の表面に選択的に形成される。ゲート電極は、ソース層、ベース層、第２の第１導電形ピラー層の上に、ゲート絶縁膜を介して形成され、ゲート配線層に電気的に接続される。第１の電極は、第１の半導体層の第１のドリフト層とは反対側の表面に電気的に接続されている。第２の電極は、ソース層及びベース層と電気的に接続されている。

Claims (11)

1. 対向する第１の電極と第２の電極との間に垂直方向に電流が流れる素子部と、前記垂直方向と直交する水平面内で前記素子部を囲んだ環状構造の終端部と、を有する電力用半導体装置であって、
   第１導電形の第１の半導体層と、
   前記第１の半導体層の上に形成された前記第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１のエピタキシャル層と、前記第１のエピタキシャル層中の前記素子部においてのみ前記水平面に平行な第１の方向に交互に繰り返し配置され前記第１のエピタキシャル層よりも第１導電形の不純物濃度が高い第１の第１導電形ピラー層と第１の第２導電形ピラー層と、を有する、第１のドリフト層と、
   前記第１のドリフト層上に形成され、前記第１のエピタキシャル層よりも第１導電形の不純物濃度が高い第１導電形の第２のエピタキシャル層と、前記第２のエピタキシャル層中の前記素子部において前記第１の方向に沿って離間配置され前記第１の第２導電形ピラー層と接続された第２の第２導電形ピラー層と、隣り合う前記第２の第２導電形ピラー層に挟まれた前記第２のエピタキシャル層からなり前記第１の第１導電形ピラー層と接続された第２の第１導電形ピラー層と、前記第２のエピタキシャル層中の前記終端部において前記第１の方向に沿って離間配置され前記第１のエピタキシャル層上に配置された第３の第２導電形ピラー層と、隣り合う前記第３の第２導電形ピラー層に挟まれた前記第２のエピタキシャル層からなり前記第１のエピタキシャル層上に配置された第３の第１導電形ピラー層と、を有する第２のドリフト層と、
   前記素子部において、前記第２のドリフト層の表面に選択的に形成され、前記第２の第２導電形ピラー層と電気的に接続された複数の第２導電形ベース層と、
   前記第２導電形ベース層の表面に選択的に形成された第１導電形のソース層と、
   前記ソース層、前記ベース層、前記第２の第１導電形ピラー層の上に、ゲート絶縁膜を介して形成されたゲート電極と、
   を備え、
   前記第１の電極は、前記第１の半導体層の前記第１のドリフト層とは反対側の表面に電気的に接続され、
   前記第２の電極は、前記ソース層及び前記ベース層と電気的に接続されていることを特徴とする電力用半導体装置。
2. 前記第１のドリフト層中の前記第１の第１導電形ピラー層は、前記垂直方向における前記第１導電形不純物の濃度分布の中心に前記第１導電形不純物濃度の極大値を有する複数の第１の第１導電形層が前記垂直方向に第１の結合部で結合して形成され、前記第１の結合部において前記第１導電形不純物濃度が極小値を有しており、
   前記第１のドリフト層中の前記第１の第２導電形ピラー層は、前記垂直方向における前記第２導電形不純物の濃度分布の中心に前記第２導電形不純物濃度の極大値を有する複数の第２導電形層が前記垂直方向に第２の結合部で結合して形成され、前記第２の結合部において前記第２導電形不純物濃度が極小値を有しており、
   前記第２のドリフト層中の前記第前記第２の第２導電形ピラー層は、前記垂直方向における前記第２導電形不純物の濃度分布に前記第２導電形不純物濃度の極大値を有しない、
   ことを特徴とする請求項１記載の電力用半導体装置。
3. 前記複数の第１の第１導電形層と前記複数の第２導電形層とは、それぞれ、中心に不純物濃度の極大値を有する拡散層であり、
   前記第２のドリフト層の前記第２の第２導電形ピラー層は、前記第２の第１導電形エピタキシャル層に形成されたトレンチに埋め込まれた埋込層であることを特徴とする請求項２記載の電力用半導体装置。
4. 前記第２のドリフト層の前記第２の第１導電形ピラー層は、前記第１のドリフト層の前記第１の第１導電形ピラー層よりも第１導電形の不純物濃度が高く、
   前記第２のドリフト層の前記第２の第２導電形ピラー層は、前記第１のドリフト層の第１の第２導電形ピラー層よりも第２の導電形の不純物の濃度が高いことを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体装置。
5. 前記第１のドリフト層中のダイシングされたチップ端部に隣接した部分において、前記垂直方向における前記第１導電形不純物の濃度分布の中心に前記第１導電形不純物濃度の極大値を有する複数の第２の第１導電形層が前記垂直方向に結合して形成されたピラー層がさらに配置されていることを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体装置。
6. 前記第２のドリフト層の前記第２の第２導電形ピラー層は、前記第２の電極側に向かうほど前記第１の方向における幅が広くなることを特徴とする請求項１〜５のいずれか１つに記載の電力用半導体装置。
7. 第２導電形のコレクタ層が前記第１の電極と前記第１の半導体層との間にさらに設けられ、
   前記第２導電形のコレクタ層は、前記第１の電極と前記第１の半導体層とにそれぞれ電気的に接続されていることを特徴とする請求項１〜６のいずれか１つに記載の電力用半導体装置。
8. 第１の電極と第２の電極との間に垂直方向に電流が流れる素子部と、前記垂直方向と直交する水平面内で前記素子部を囲んだ環状構造の終端部と、を有する電力用半導体装置を製造する方法であって、
   第１導電形の第１の半導体層を形成する工程と、
   前記第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形の第１のエピタキシャル層を有する第１のドリフト層を前記第１の半導体層の上に形成する工程と、
   前記第１のエピタキシャル層よりも第１導電形の不純物濃度が高い第１導電形の第２エピタキシャル層と、前記第２エピタキシャル層中の前記素子部に設けられた第２の第２導電形ピラー層と、前記第２エピタキシャル層中の前記素子部に設けられ前記第２のエピタキシャル層からなる第２の第１導電形ピラー層と、前記第２エピタキシャル層中の前記終端部に設けられ前記第１のエピタキシャル層上に配置された第３の第２導電形ピラー層と、前記第２エピタキシャル層中の前記終端部に設けられ前記第２のエピタキシャル層からなり前記第１のエピタキシャル層上に配置された第３の第１導電形ピラー層と、を有する第２のドリフト層を前記第１のドリフト層上に形成する工程と、
   熱処理の工程と、
   素子部において、ゲート絶縁膜を介してゲート電極を形成する工程と、
   素子部において、前記第２のドリフト層の表面に選択的に形成され、前記第２の第２導電形ピラー層と電気的に接続された複数の第２導電形ベース層を形成する工程と、
   前記第２導電形ベース層の表面に選択的に形成された第１導電形ソース層を形成する工程と、
   前記第１の半導体層の前記第１のドリフト層と反対側の表面に電気的に接続されるように前記第１の電極を形成する工程と、
   前記第１導電形ソース層と前記第２導電形ベース層と電気的に接続されるように前記第２の電極を形成する工程と、
   を備え、
   前記第１のドリフト層を形成する工程は、
   前記第１のエピタキシャル層の第１層を前記第１の半導体層上にエピタキシャル成長する工程と、
   前記素子部においてだけ、前記第１のエピタキシャル層の第１層の表面に、第１のマスクを介して、前記水平面に平行な第１の方向に離間して第１導電形不純物を含む第１の第１導電形不純物層を形成する工程と、
   前記素子部においてだけ、前記第１のエピタキシャル層の第１層の表面に、第２のマスクを介して、前記第１の方向に所定の間隔で離間しそれぞれの隣り合う前記第１の第１導電形不純物層の間に第２導電形不純物を含む第２導電形不純物層を形成する工程と、
   前記第１の第１導電形不純物層及び前記第２導電形不純物層が形成された前記第１のエピタキシャル層の前記第１層上に、前記第１のエピタキシャル層の第２層をエピタキシャル成長する工程と、
   を含み、
   前記第２のドリフト層を形成する工程は、
   前記第２のエピタキシャル層を前記第１のドリフト層上にエピタキシャル成長する工程と、
   前記素子部において、前記第１の方向に離間配置され、前記第１の第１導電形不純物層の直上で前記第１のドリフト層に達する第１のトレンチ、及び、前記終端部において、前記第１の方向に離間配置され、前記第１のドリフト層の前記第１のエピタキシャル層に達する第２のトレンチを、それぞれ第３のマスクを介して前記第２のエピタキシャル層に形成することで、隣り合う前記第１のトレンチ間に前記第２の第１導電形ピラー層を、隣り合う前記第２のトレンチ間に前記第３の第１導電形ピラー層をそれぞれ形成する工程と、
   前記第２のエピタキシャル層の前記第１のトレンチ及び前記第２のトレンチ内に、前記第２の第２導電形ピラー層及び前記第３の第２導電形ピラー層を埋込形成する工程と、
   を含み、
   前記熱処理の工程は、前記第１導電形不純物を拡散させることで前記第１の第１導電形不純物層から第１の第１導電形ピラー層を、前記第２の第１導電形ピラー層に電気的に接続されるように前記第１のドリフト層中に形成し、前記第２導電形不純物を拡散させることで前記第２導電形不純物層から第１の第２導電形ピラー層を、前記第２の第２導電形ピラー層に電気的に接続されるように前記第１のドリフト層中に形成する工程を含む、
   ことを特徴とする電力用半導体装置の製造方法。
9. 前記第１のドリフト層を形成する工程中の、前記素子部においてだけ前記第１のマスクを介して第１の第１導電形不純物層を形成する工程は、前記第１のマスクを介して、前記終端部のダイシングされてチップ端部となるべき位置に隣接して、前記第１導電形不純物を含む第２の第１導電形不純物層も一体に形成する工程を含むことを特徴とする請求項８記載の電力用半導体装置の製造方法。
10. 前記第１のトレンチ及び前記第２のトレンチは、前記垂直方向において前記第１のドリフト層から離れるほど、前記第１の方向における幅が広くなることを特徴とする請求項８または９に記載の電力用半導体装置の製造方法。
11. 前記第１の電極と前記第１の半導体層との間に、第２導電形のコレクタ層を形成する工程をさらに含むことを特徴とする請求項８〜１０のいずれか１つに記載の電力用半導体装置の製造方法。