JP2009099714A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】隣接する縦型の電界効果トランジスタから広がる空乏層がつながらずに耐圧が低下することを防ぐことが出来る半導体装置を提供する。
【解決手段】第１導電型の半導体基板の主表面上に形成された第１導電型の半導体層と、半導体層の表層部に形成された第２導電型のベース領域と、ベース領域の表層部に形成された第１導電型のソース領域と、ベース領域及びソース領域上に形成されたソース電極と、半導体層及びベース領域上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の裏面上に形成されたドレイン電極と、を有する電界効果トランジスタの複数を含み、複数が互いに並置された半導体装置であって、ゲート電極の下の半導体層の表層部の所定領域に柱状の第２導電型の中間領域が形成されている。また、中間領域及びベース領域と接触するように半導体層の表層部の所定領域に第２導電型の接続領域が形成されている。
【選択図】図１

Description

本発明は、縦型の電界効果トランジスタの複数を含み、その電界効果トランジスタが互いに並置された半導体装置とその製造方法に関する。
大電流を流すことが出来、高い電圧で動作させることが可能な半導体素子として、縦型の電界効果トランジスタであるＤＭＯＳトランジスタが知られている。ＤＭＯＳトランジスタは、半導体基板の主表面上に形成されたソース電極と、半導体基板の裏面上に形成されたドレイン電極との間に電流を流すものである。Ｎ型の半導体基板の主表面側の表層部には、Ｐ型のベース領域が形成され、Ｐ型のベース領域の表層部にＮ型のソース領域が形成されている。そして、Ｐ型のベース領域及びＮ型のソース領域と接触するようにソース電極が形成される。また、Ｐ型のベース領域上にゲート絶縁膜を介してゲート電極が形成されている。ゲート電極に正電圧を印加すると、Ｐ型のベース領域の表層に反転型のチャネルが形成される。そのチャネルを介して、半導体基板からＮ型のソース領域、ソース電極へ電流が流れる。ゲート電極に正電圧が印加されていないときは、チャネルが形成されないため、電流が流れない。また、ゲート電極に正電圧が印加されていないときは、Ｐ型のベース領域とＮ型の半導体基板の間のＰＮ接合に、ソース電極−ドレイン電極間に印加される電圧により逆バイアスがかかり空乏層が広がる。ソース電極−ドレイン電極間の電圧は、この空乏層にかかり、ゲート絶縁膜には電圧はかからない。それ故、高い耐圧を実現することが出来る（例えば、特許文献１参照）。
特開２００３−３１８３９７号公報
上記した如きＤＭＯＳトランジスタにおいては、Ｐ型のベース領域とＮ型の半導体基板の間のＰＮ接合にかかる逆バイアスにより空乏層が広がり、この空乏層にソース電極−ドレイン電極間の電圧がかかり、ゲート絶縁膜には電圧はかからない。ＤＭＯＳトランジスタは、半導体基板に対して縦方向に電流を流すため、多数のＤＭＯＳトランジスタを互いに並置することにより大電流を流すことが出来る。この場合、ＤＭＯＳトランジスタ間の間隔を広げることにより、電流の流れる領域の抵抗を下げることが出来、より多くの電流を流すことが出来るようになる。一方、ＤＭＯＳトランジスタ間の間隔を広げると、Ｐ型のベース領域とＮ型の半導体基板の間のＰＮ接合から広がる空乏層が、隣接するＤＭＯＳトランジスタのＰＮ接合から広がる空乏層とつながらない領域が出てくる。空乏層がつながらない領域では、ソース電極−ドレイン電極間の電圧がゲート絶縁膜にかかるため、耐圧が低下してしまう。特に、隣接する少なくとも３つのＤＭＯＳトランジスタに囲まれた領域等、Ｐ型のベース領域からの距離が離れている領域では、空乏層がつながらず耐圧が低下することが懸念される。
本発明は上記した点に鑑みてなされたものであり、隣接する縦型の電界効果トランジスタから広がる空乏層がつながらずに耐圧が低下することを防ぐことが出来る半導体装置とその製造方法を提供することを目的とする。
本発明の半導体装置は、第１導電型の半導体基板と、半導体基板の主表面上に形成され半導体基板よりも高抵抗な第１導電型の半導体層と、半導体層の表層部の所定領域に形成された第２導電型のベース領域と、ベース領域の表層部の所定領域に形成された第１導電型のソース領域と、ベース領域及びソース領域と接触するように形成されたソース電極と、半導体層及びベース領域上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の裏面上に形成されたドレイン電極と、を有する電界効果トランジスタの複数を含み、複数が互いに並置された半導体装置であって、ゲート電極の下の半導体層の表層部の所定領域に形成された柱状の第２導電型の中間領域と、中間領域及びベース領域と接触するように半導体層の表層部の所定領域に形成された第２導電型の接続領域と、を有することを特徴とする。
本発明の半導体装置の製造方法は、第１導電型の半導体基板の主表面上に半導体基板よりも高抵抗な第１導電型の半導体層を形成する工程と、半導体層の表層部の所定領域に第２導電型のベース領域を形成する工程と、ベース領域の表層部の所定領域に第１導電型のソース領域を形成する工程と、ベース領域及びソース領域と接触するようにソース電極を形成する工程と、半導体層及びベース領域上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板の裏面上にドレイン電極を形成する工程と、を含む半導体装置の製造方法であって、ゲート電極の下の半導体層の表層部の所定領域に柱状の第２導電型の中間領域を形成する工程と、中間領域及びベース領域と接触するように半導体層の表層部の所定領域に第２導電型の接続領域を形成する工程と、を有することを特徴とする。
以下、本発明の実施例について図面を参照しつつ詳細に説明する。
図１は、本発明に係る半導体装置の実施例の構造を示す平面図である。半導体装置は、３つの電界効果トランジスタ１ａ〜１ｃから構成されている。また、電界効果トランジスタ１ａ〜１ｃを囲むようにＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）１００ａ及び１００ｂが形成されている。電界効果トランジスタ１ａのベース領域１１ａ、ソース領域１２ａ及びソース電極１３ａの平面形状は、六角形をしている。尚、他の電界効果トランジスタ１ｂ〜１ｃも電界効果トランジスタ１ａと同様の平面形状をしている。３つの電界効果トランジスタ１ａ〜１ｃによって囲まれた領域の中心部には、中間領域４が形成されている。そして、中間領域４と電界効果トランジスタ１ａのベース領域１１ａと接触するように、接続領域５ａが形成されている。また、中間領域４と電界効果トランジスタ１ｂのベース領域１１ｂと接触するように接続領域５ｂが、中間領域４と電界効果トランジスタ１ｃのベース領域１１ｃと接触するように接続領域５ｃが形成されている。尚、ここでは、中間領域４は、接続領域５ａ〜５ｃを介してベース領域１１ａ〜１１ｃと接続しているが、中間領域４は、接続領域５ａ〜５ｃのうちの１つを介してベース領域１１ａ〜１１ｃのうちの１つと接続するようにしてもよい。但し、図１に示すように、中間領域４を、接続領域５ａ〜５ｃを介してベース領域１１ａ〜１１ｃの全てと接続するようにしたほうが好ましい。
図２は、図１の半導体装置の２−２線における断面図である。ドーパント濃度の高いＮ+型炭化珪素（以下、ＳｉＣという）基板６の主表面上には、Ｎ+型ＳｉＣ基板６よりもドーパント濃度の低いＮ-型ＳｉＣエピタキシャル層７が形成されている。Ｎ-型ＳｉＣエピタキシャル層７の表層部には、Ｐ型ベース領域１１ａ及び１１ｂが形成されている。Ｐ型ベース領域１１ａ及び１１ｂの表層部には、Ｎ+型ソース領域１２ａ及び１２ｂが形成されている。そして、Ｎ+型ソース領域１２ａ及びＰ型ベース領域１１ａと接触するように、ソース電極１３ａが形成されている。また、Ｎ+型ソース領域１２ｂ及びＰ型ベース領域１１ｂと接触するように、ソース電極１３ｂが形成されている。Ｎ-型ＳｉＣエピタキシャル層７及びＰ型ベース領域１１ａ及び１１ｂ上には、ゲート絶縁膜１４を介してゲート電極１５が形成されている。また、Ｎ+型ＳｉＣ基板６の裏面には、ドレイン電極８が形成されている。
図３は、図１の半導体装置の３−３線における断面図である。高濃度のＮ+型ＳｉＣ基板６の主表面上には、Ｎ+型ＳｉＣ基板６よりもドーパント濃度の低いＮ-型ＳｉＣエピタキシャル層７が形成されている。Ｎ-型ＳｉＣエピタキシャル層７の表層部には、Ｐ型ベース領域１１ａ及び１１ｂが形成されている。また、Ｎ-型ＳｉＣエピタキシャル層７の表層部には、柱状のＰ型中間領域４も形成されている。Ｐ型ベース領域１１ａ及び１１ｂの表層部には、Ｎ+型ソース領域１２ａ及び１２ｂが形成されている。Ｎ-型ＳｉＣエピタキシャル層７及びＰ型ベース領域１１ａ及び１１ｂ上には、ゲート絶縁膜１４を介してゲート電極１５が形成されている。また、Ｎ+型ＳｉＣ基板６の裏面には、ドレイン電極８が形成されている。
次に、図１の半導体装置の製造プロセスについて説明する。図４〜図８に、図１の半導体装置の製造プロセスを示す。
半導体装置の製造プロセスでは、まず、図４に示すように、Ｎ+型ＳｉＣ基板６の主表面上にＮ-型ＳｉＣエピタキシャル層７を形成する。Ｎ-型ＳｉＣエピタキシャル層７の不純物濃度は、例えば、１０14〜１０18ｃｍ-3である。また、Ｎ-型ＳｉＣエピタキシャル層７の厚さは、例えば、１〜１００μｍである。
Ｎ-型ＳｉＣエピタキシャル層７が形成された後で、図５に示すように、マスク材９１を用いてＮ型不純物、例えば、燐イオンを注入して、Ｎ+型ソース領域１２ａ及び１２ｂを形成する。Ｎ型不純物の注入は、例えば、１００〜１０００℃の温度下で１００ｅＶ〜３ＭｅＶの加速電圧で行う。総ドーズ量は、例えば、１０14〜１０16ｃｍ-2である。尚、Ｎ型不純物としては、燐のほかに、窒素や砒素等を用いることも出来る。また、マスク材９１は、レジスト、ハードマスクのいずれでもよい。
Ｎ型不純物を注入した後で、図６に示すように、マスク材９２を用いてＰ型不純物、例えば、アルミニウムイオンを注入して、Ｐ型ベース領域１１ａ及び１１ｂを形成する。尚、このとき図７に示すように、Ｐ型中間領域４の形成も行う。また、図示しないが接続領域５ａ〜５ｃの形成も行う。Ｐ型不純物の注入は、例えば、１００〜１０００℃の温度下で１００ｅＶ〜５ＭｅＶの加速電圧で行う。総ドーズ量は、例えば、１０12〜１０16ｃｍ-2である。尚、Ｐ型不純物としては、アルミニウムのほかに、ホウ素やガリウム等を用いることも出来る。また、マスク材９２は、レジスト、ハードマスクのいずれでもよい。Ｐ型不純物を注入する工程では、ＦＬＲ１００ａ及び１００ｂを同時に形成してもよい。
Ｐ型不純物を注入した後で、注入した不純物を活性化させる熱処理を、例えば、１０００〜１８００℃の温度下で行う。熱処理の後で、図８に示すように、例えば、１２００℃程度の熱酸化によりゲート絶縁膜１４を形成して、ゲート絶縁膜１４上に、例えば、多結晶シリコンによりゲート電極１５を形成する。更に、ソース電極１３ａ及び１３ｂとドレイン電極８の形成を行う。
上記した製造プロセスにより、半導体装置を製造する。尚、ここでは、Ｎ型不純物の注入をＰ型不純物の注入よりも先に行ったが、Ｐ型不純物の注入を行った後でＮ型不純物の注入を行ってもよい。
次に、図１の半導体装置の動作について説明する。図９に、オン状態の半導体装置の動作を示す。図９は、図１の半導体装置の２−２線における断面図である。ドレイン電極８とソース電極１３ａ及び１３ｂの間に電圧が印加されている状態で、ゲート電極１５に正の電圧を印加すると、ゲート電極１５下のＰ型ベース領域１１ａ及び１１ｂの表層に反転型のチャネルが形成される。チャネルが形成されると、電流は、ドレイン電極８からＮ+型ＳｉＣ基板６、Ｎ-型ＳｉＣエピタキシャル層７、反転型のチャネル、Ｎ+型ソース領域１２ａ及び１２ｂを経て、ソース電極１３ａ及び１３ｂへと流れる。
図１０に、オフ状態の半導体装置の動作を示す。図１０は、図１の半導体装置の２−２線における断面図である。ゲート電極１５に正の電圧が印加されていない状態では、ゲート電極１５下のＰ型ベース領域１１ａ及び１１ｂの表層にチャネルが形成されないため、電流は流れない。また、Ｐ型ベース領域１１ａ及び１１ｂとＮ-型ＳｉＣエピタキシャル層７との間のＰＮ接合に、ドレイン電極８とソース電極１３ａ及び１３ｂの間に印加される電圧により逆バイアスがかかり空乏層１６ａ及び１６ｂが広がる。電界効果トランジスタ１ａのＰ型ベース領域１１ａから広がる空乏層１６ａは、隣接する電界効果トランジスタ１ｂのＰ型ベース領域１１ｂから広がる空乏層１６ｂとつながる。この状態では、ドレイン電極８とソース電極１３ａ及び１３ｂの間に印加される電圧は、空乏層１６ａ及び１６ｂにかかり、ゲート絶縁膜１４にはかからない。それ故、高い耐圧を実現することが出来る。
図１１に、オフ状態の半導体装置の動作を示す。図１１は、図１の半導体装置の３−３線における断面図である。ゲート電極１５に正の電圧が印加されていない状態では、Ｐ型ベース領域１１ａ及び１１ｂとＮ-型ＳｉＣエピタキシャル層７との間のＰＮ接合に、ドレイン電極８とソース電極１３ａ及び１３ｂの間に印加される電圧により逆バイアスがかかり空乏層１６ａ及び１６ｂが広がる。また、中間領域４は、接続領域５ａ及び接続領域５ｂを介してＰ型ベース領域１１ａ及び１１ｂと接続しているので、中間領域４とＮ-型ＳｉＣエピタキシャル層７との間のＰＮ接合にも逆バイアスがかかり、空乏層４６が広がる。電界効果トランジスタ１ａのＰ型ベース領域１１ａから広がる空乏層１６ａは、中間領域４から広がる空乏層４６とつながる。また、電界効果トランジスタ１ｂのＰ型ベース領域１１ｂから広がる空乏層１６ｂは、中間領域４から広がる空乏層４６とつながる。このように中間領域４から空乏層４６が広がるので、Ｐ型ベース領域１１ａ〜１１ｃからの距離が離れている３つの電界効果トランジスタ１ａ〜１ｃに囲まれた領域においても、空乏層をつなげることが出来る。このように空乏層がつながることにより、ドレイン電極８とソース電極１３ａ及び１３ｂの間に印加される電圧は、空乏層１６ａ〜１６ｂ及び空乏層４６にかかるようになる。それ故、ゲート絶縁膜１４には電圧がかからないため、高い耐圧を実現することが出来る。
一方、３つの電界効果トランジスタ１ａ〜１ｃに囲まれた領域に中間領域４が存在しない場合の、オフ状態の半導体装置の動作を図１２に示す。この場合、Ｐ型ベース領域１１ａ及び１１ｂからの距離が離れている領域では、Ｐ型ベース領域１１ａから広がる空乏層１６ａと、Ｐ型ベース領域１１ｂから広がる空乏層１６ｂとがつながらない。この状態では、ドレイン電極８とソース電極１３ａ及び１３ｂの間に印加される電圧がゲート絶縁膜１４にかかるため、耐圧が低くなる。
このように、３つの電界効果トランジスタ１ａ〜１ｃに囲まれた領域に中間領域４を形成することにより、オフ状態のときに中間領域４から空乏層４６が広がり、その空乏層４６が、Ｐ型ベース領域１１ａ及び１１ｂから広がる空乏層１６ａ及び１６ｂとつながる。それ故、ドレイン電極８とソース電極１３ａ及び１３ｂの間に印加される電圧は、空乏層１６ａ〜１６ｂ及び空乏層４６にかかるようになり、ゲート絶縁膜１４には電圧がかからないため、高い耐圧を実現することが出来る。
尚、ここでは、中間領域の形状を三角柱にしているが、四角柱や円柱等にすることも出来る。但し、図１に示すように、中間領域が、３つの電界効果トランジスタに囲まれた領域に形成されている場合は、中間領域の形状を三角柱にすることにより、電流の流れる領域を広くすることが出来るため、中間領域の形状を三角柱にすることが好ましい。また、ここに示した材料や条件等は、一例に過ぎず、本発明がこれに限定されるものではない。
上記した実施例では、電界効果トランジスタのベース領域、ソース領域及びソース電極の平面形状を六角形にしているが、図１３〜図１５に示すように、平面形状を四角形や円形等にすることも出来る。
図１３に示す半導体装置は、ベース領域、ソース領域及びソース電極の平面形状が四角形である４つの電界効果トランジスタ１ａ〜１ｄから構成されている。また、４つの電界効果トランジスタ１ａ〜１ｄに囲まれた領域の中心部には、中間領域４が形成されている。そして、中間領域４とベース領域１１ａ〜１１ｄと接触するように、接続領域５ａ〜５ｄが形成されている。
図１４に示す半導体装置は、ベース領域、ソース領域及びソース電極の平面形状が円形である３つの電界効果トランジスタ１ａ〜１ｃから構成されている。また、３つの電界効果トランジスタ１ａ〜１ｃに囲まれた領域の中心部には、中間領域４が形成されている。そして、中間領域４とベース領域１１ａ〜１１ｃと接触するように、接続領域５ａ〜５ｃが形成されている。
図１５に示す半導体装置は、ベース領域、ソース領域及びソース電極の平面形状が四角形である３つの電界効果トランジスタ１ａ〜１ｃから構成されている。また、３つの電界効果トランジスタ１ａ〜１ｃに囲まれた領域の中心部には、中間領域４が形成されている。そして、中間領域４とベース領域１１ａ〜１１ｃと接触するように、接続領域５ａ〜５ｃが形成されている。
図１３〜図１５に示す電界効果トランジスタのベース領域、ソース領域及びソース電極の平面形状が四角形や円形の半導体装置においても、平面形状が六角形の半導体装置と同様に、中間領域から広がる空乏層がベース領域から広がる空乏層とつながる。それ故、ドレイン電極とソース電極の間に印加される電圧は、空乏層にかかるようになり、ゲート絶縁膜には電圧がかからないため、高い耐圧を実現することが出来る。
上記説明したように、本発明の半導体装置によれば、ゲート電極の下の半導体層の表層部の所定領域に柱状の中間領域を形成している。そして、中間領域及びベース領域と接触するように半導体層の表層部の所定領域に接続領域を形成している。オフ状態のときには、中間領域からも空乏層が広がり、その空乏層が、ベース領域から広がる空乏層とつながる。それ故、オフ状態のときは、ソース電極−ドレイン電極間の電圧が空乏層にかかり、ゲート絶縁膜には電圧はかからないため、耐圧を向上させることが出来る。
本発明の実施例である半導体装置の構造を示す平面図である。 図１の半導体装置の構造を示す断面図である。 図１の半導体装置の構造を示す断面図である。 図１の半導体装置の製造方法を示す断面図である。 図１の半導体装置の製造方法を示す断面図である。 図１の半導体装置の製造方法を示す断面図である。 図１の半導体装置の製造方法を示す断面図である。 図１の半導体装置の製造方法を示す断面図である。 図１の半導体装置の動作を示す断面図である。 図１の半導体装置の動作を示す断面図である。 図１の半導体装置の動作を示す断面図である。 従来の半導体装置の動作を示す断面図である。 本発明の実施例である半導体装置の構造を示す平面図である。 本発明の実施例である半導体装置の構造を示す平面図である。 本発明の実施例である半導体装置の構造を示す平面図である。
符号の説明
１ａ〜１ｃ 電界効果トランジスタ
１１ａ〜１１ｃ ベース領域
１２ａ〜１２ｃ ソース領域
１３ａ〜１３ｃ ソース電極
１４ ゲート絶縁膜
１５ ゲート電極
４ 中間領域
５ａ〜５ｃ 接続領域
６ Ｎ+型ＳｉＣ基板
７ Ｎ-型ＳｉＣエピタキシャル層
８ ドレイン電極
１００ａ〜１００ｂ ＦＬＲ

Claims (6)

  1. 第１導電型の半導体基板と、前記半導体基板の主表面上に形成され前記半導体基板よりも高抵抗な第１導電型の半導体層と、前記半導体層の表層部の所定領域に形成された第２導電型のベース領域と、前記ベース領域の表層部の所定領域に形成された第１導電型のソース領域と、前記ベース領域及び前記ソース領域と接触するように形成されたソース電極と、前記半導体層及び前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の裏面上に形成されたドレイン電極と、を有する電界効果トランジスタの複数を含み、前記複数が互いに並置された半導体装置であって、
    前記ゲート電極の下の半導体層の表層部の所定領域に形成された柱状の第２導電型の中間領域と、
    前記中間領域及び前記ベース領域と接触するように前記半導体層の表層部の所定領域に形成された第２導電型の接続領域と、を有することを特徴とする半導体装置。
  2. 前記ゲート電極の下の半導体層の表層部の所定領域は、前記複数の電界効果トランジスタのうち互いに隣接する少なくとも３つによって囲まれた領域の中心部であることを特徴とする請求項１記載の半導体装置。
  3. 前記接続領域は、前記中間領域及び前記中間領域を囲む互いに隣接する電界効果トランジスタの各々のベース領域と接触するように形成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記中間領域は、互いに隣接する３つの電界効果トランジスタによって囲まれており、三角柱をしていることを特徴とする請求項２記載の半導体装置。
  5. 前記半導体基板及び前記半導体層は、炭化珪素からなることを特徴とする請求項１乃至請求項４に記載の半導体装置。
  6. 第１導電型の半導体基板の主表面上に前記半導体基板よりも高抵抗な第１導電型の半導体層を形成する工程と、前記半導体層の表層部の所定領域に第２導電型のベース領域を形成する工程と、前記ベース領域の表層部の所定領域に第１導電型のソース領域を形成する工程と、前記ベース領域及び前記ソース領域と接触するようにソース電極を形成する工程と、前記半導体層及び前記ベース領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の裏面上にドレイン電極を形成する工程と、を含む半導体装置の製造方法であって、
    前記ゲート電極の下の半導体層の表層部の所定領域に柱状の第２導電型の中間領域を形成する工程と、
    前記中間領域及び前記ベース領域と接触するように前記半導体層の表層部の所定領域に第２導電型の接続領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
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