CN102403357B - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式的功率用半导体装置具备第一导电型的第一半导体层(1)、第一漂移层(5)、第二漂移层(8)、第一电极(24)、和第二电极(25)，具有在第一电极(24)与第二电极(25)之间流过电流的元件部、和其外周的末端部。第一漂移层(5)具有在元件部中在第一方向上交替地配置的第1第一导电型柱层(3)和第1第二导电型柱层(4)，在末端部中具有第一外延层(2)。第二漂移层(8)在第二外延层(8)中的元件部和末端部中，具有沿着第一方向离开配置的第2及第3第二导电型柱层(7、7a)，将被它们分别所夹的第二外延层(8)分别作为第2及第3第一导电型柱层(6、6a)。

Description

半导体装置及其制造方法
本申请基于2010年9月10日提出申请的日本专利申请第2010-203423号并主张其优先权，这里引用并参考其全部内容。
技术领域
本发明涉及功率MOSFET等的大功率用半导体装置及其制造方法。
背景技术
在功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中，导通电阻由漂移层的杂质浓度决定。如果为了降低导通电阻而提高杂质浓度，则在从基底(base)层到漂移层中，耗尽层没有充分扩展，所以耐压下降。即，在导通电阻与耐压之间有权衡(trade-off)的问题。作为解决该问题的手段，使用将n柱层与p柱层交替地在水平方向上反复配置的超结构造。超结构造通过取得n柱层中的n型杂质量与p柱层中的p型杂质量的平衡，容易进行完全耗尽化而模拟地形成无掺杂层。因此，即使提高各柱层的杂质浓度而降低导通电阻，也能够抑制MOSFET的耐压的下降。在功率MOSFET中，形成有电流流过的元件部、和包围该元件部而形成在芯片的外周部上的末端部。通过在雪崩耐量较高的元件部中先发生雪崩，能够防止功率MOSFET受到破坏。在具有超结构造的功率MOSFET中，也优选的是末端部中的耐压比元件部高。
发明内容
本发明的技术方案提供一种提高末端部的耐压、能够抑制元件破坏的功率用半导体装置及其制造方法。
有关本发明的实施方式的功率用半导体装置具有在对置的第一电极与第二电极之间沿垂直方向流过电流的元件部、以及在与垂直方向正交的水平面内包围元件部的环状构造的末端部，具备第一导电型的第一半导体层、第一漂移层、第二漂移层、栅极配线层、多个第二导电型基底层、第一导电型的源极层、和栅极电极。第一漂移层具有形成在第一半导体层上且第一导电型杂质的浓度比第一半导体层低的第一导电型的第一外延层、及仅在第一外延层中的元件部中沿平行于水平面的第一方向交替地反复配置且第一导电型杂质的浓度比第一外延层高的多个第1第一导电型柱层和多个第1第二导电型柱层。第二漂移层具有形成在第一漂移层上且第一导电型杂质的浓度比第一外延层高的第一导电型的第二外延层、第2第二导电型柱层、第2第一导电型柱层、第3第二导电型柱层、和第3第一导电型柱层。第2第二导电型柱层在第二外延层中的元件部中沿着第一方向离开配置且与第1第二导电型柱层连接。第2第一导电型柱层由相邻的第2第二导电型柱层所夹持且由第二外延层构成且与第1第一导电型柱层连接。第3第二导电型柱层在第二外延层中的末端部中沿着第一方向离开配置且配置在第一外延层上。第3第一导电型柱层由相邻的第3第二导电型柱层所夹持且由第二外延层构成且配置在第一外延层上。栅极配线层在元件部与末端部的边界上、隔着绝缘膜配置在第二漂移层上。多个第二导电型基底层在元件部中有选择地形成在第二漂移层的表面，与第2第二导电型柱层电连接。第一导电型的源极层有选择地形成在第二导电型柱层的表面。栅极电极隔着栅极绝缘膜形成在源极层、基底层、第2第一导电型柱层之上，电连接在栅极配线层上。第一电极电连接在第一半导体层的与第一漂移层相反的一侧的表面上。第二电极与源极层及基底层电连接。
根据本发明的技术方案，能够提供一种能够提高末端部中的耐压、抑制元件破坏的功率用半导体装置及其制造方法。
附图说明
图1是有关第一实施方式的功率用半导体装置的芯片俯视图。
图2是有关第一实施方式的功率用半导体装置的主要部分剖视图。
图3是图2所示的元件部的沿着p型柱层4、7的Y方向的p型杂质的浓度分布图。
图4是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。
图5是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。
图6是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。
图7是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。
图8是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。
图9是表示有关第一实施方式的功率用半导体装置的制造工序的主要部分剖视图。
图10是有关第二实施方式的功率用半导体装置的主要部分剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在实施方式中的说明中使用的图是用来使说明变得容易的示意性的，图中的各要素的形状、尺寸、大小关系等在实际实施中并不一定限定于图示那样，在能够得到本发明的效果的范围内能够适当变更。设第一导电型为n型、第二导电型为p型而进行说明，但也可以分别设为其相反的导电型。作为半导体，将硅作为一例进行说明，但也能够采用碳化硅(SiC)或氮化镓(GaN)等的化合物半导体。作为绝缘膜，将硅氧化膜作为一例进行说明，但也可以使用氮化硅(SiN)、氮氧化硅(SiNO)、氧化铝(Al2O3)等的其他绝缘体。在将n型的导电型用n+、n、n-表述的情况下，n型杂质的浓度为依次变低。在p型中也同样，p型杂质的浓度以p+、p、p-的顺序变低。
(第一实施方式)
使用图1及图2对第一实施方式进行说明。图1是从上方观察有关第一实施方式的功率用半导体装置的俯视图。图2是有关第一实施方式的功率用半导体装置的主要部分剖视图，是沿着图1的A-A的剖视图。
有关第一实施方式的功率用半导体装置100是n型沟道的MOSFET，具备n+型(第一导电型)的漏极层(第一半导体层)1、第一漂移层5、第二漂移层8、栅极电极14、漏极电极(第一电极)24、和源极电极(第二电极)25。功率用半导体装置100具有从漏极电极24朝向对置于它的源极电极25地在图中Y方向(垂直方向)上流过受栅极电极14控制的电流的元件部、和在水平面内包围元件部的环状构造的末端部。即，元件部在内部具有栅极电极控制从漏极电极24向源极电极25流过的电流的MOSFET的单元区域。末端部不包含该MOSFET的单元区域，在其外侧包围元件部。
在由硅构成的n+型的漏极层1之上形成有第一漂移层5。n+型的漏极层1的n型杂质的浓度例如只要是1019/cm3左右就可以。第一漂移层5具有由硅构成的n-型的第一外延层2、由硅构成的第一n型(第一导电型)柱层3、和由硅构成的第一p型(第二导电型)柱层4。n-型的第一外延层2是n型杂质浓度比第一半导体层1低的低杂质浓度层，其n型杂质的浓度例如是1013～1014/cm3，形成在第一半导体层1之上。n型杂质浓度比第一外延层2高的第一n型柱层3和第一p型柱层4仅在第一外延层2中的元件部上形成有在图中X方向(平行于水平面的第一方向)上交替地反复配置的第一超结SJ1。第一n型柱层3的n型杂质与第一p型柱层4的p型杂质以相等的方式形成。通过第一n型柱层3与第一p型柱层4的杂质量相等，从而，在被施加了反向偏置电压时，两者容易完全耗尽化，模拟地起到与低杂质浓度层相同的作用。在第一外延层2中的末端部，没有形成第一n型柱层3及第一p型柱层4。在第一外延层2的末端部上，第一外延层作为低杂质浓度层而被原样配置。
第一n型柱层3将多个第一n型层(第一导电型层)在Y方向上相互结合而形成。多个第一n型层在Y方向上在各个第一n型层的内侧或中央部具有n型杂质的浓度的极大值。并且，在多个第一n型层的结合部，n型杂质的浓度具有极小值。即，第一n型柱层3沿着Y方向具有反复存在杂质浓度的极大值和极小值的杂质浓度分布。上述第一n型层是在其内侧或中央部具有杂质的浓度的极大值的扩散层，通过离子注入及热处理而形成。在本实施方式中，第一n型柱层3由两个第一n型层构成。
第一p型柱层4将多个p型层(第二导电型层)在Y方向上相互结合而形成。多个p型层在Y方向上在各个p型层的内侧或中央部具有p型杂质的浓度的极大值。并且，在多个p型层的结合部，p型杂质的浓度具有极小值。即，p型柱层4沿着Y方向具有反复存在杂质浓度的极大值和极小值的杂质浓度分布。上述p型层是在其内侧或中央部具有杂质的浓度的极大值的扩散层，通过离子注入及热处理而形成。在本实施方式中，第一p型柱层4由两个第一p型层构成。
在本实施方式中，作为一例，第一外延层2的厚度是30μm。第一n型层的n型杂质的浓度的极大值位于距第一外延层2的表面约5μm和约15μm的深度处，两个n型层通过扩散在Y方向上结合而形成第一n型柱层3。p型层的p型杂质的浓度的极大值与第一n型层同样，位于距第一外延层2的表面例如约5μm和约15μm的深度处，两个p型层通过扩散在Y方向上结合而形成第一p型柱层4。第一n型柱层3及第一p型柱层4的底部由第一n型层和p型层的扩散的程度决定，是距第一外延层的表面例如约20～25μm的深度。即，第一n型柱层3和第一p型柱层4的Y方向的厚度是约20～25μm。另外，第一n型柱层3及第一p型柱层4根据设计，也可以形成为到达n+漏极层1。
第二漂移层8形成在第一漂移层5之上。第二漂移层8具有分别由硅构成的、n型的第二外延层6b、第二n型柱层6、第二p型柱层7、第三n型柱层6a、和第三p型柱层7a。n型的第二外延层6b形成在第一漂移层5上，n型杂质的浓度比第一外延层2高，例如是1015～1016/cm3，厚度例如是20μm。
在第二外延层6b中的元件部中，第二p型柱层7沿着X方向以与第一p型柱层4相同的间隔离开地配置，与第一p型柱层4电连接。第二n型柱层6由被相邻的第二p型柱层7所夹持的第二外延层6b构成，与第一n型柱层3连接。通过将第二n型柱层6和第二p型柱层7在元件部沿第一方向反复配置，形成第二超结SJ2。两柱层与第一n型及p型柱层同样，形成为，两柱层的n型及p型杂质量相等。
在第二外延层6b中的末端部中，第三p型柱层7a沿着X方向离开地配置，配置在第一外延层2上。第三n型柱层6a由被相邻的第三p型柱层7a所夹持的第二外延层6b构成，配置在第一外延层2上。通过将第三n型柱层6a和第三p型柱层7a在末端部沿第一方向反复配置，形成第三超结SJ3。
两柱层与第一n型及p型柱层同样，形成为，两柱层的n型及p型杂质量相等。第二p型柱层7及第三p型柱层7a也可以与第一p型柱层4同样地由扩散层形成，但在本实施方式中，作为一例，如后述的制造方法的说明那样，是分别埋入并形成于第一沟槽和第二沟槽中的埋入层，该第一沟槽和第二沟槽形成在第二外延层6b中并到达第一漂移层。因而，第二n型柱层6、第二p型柱层7、第三n型柱层6a及第三p型柱层7a的Y方向的厚度是与第二外延层6b相同的厚度的20μm。
此外，在本实施方式中，第二n型柱层6和第三n型柱层6a是相同的n型柱层，X方向上的宽度及杂质量相同。关于第二p型柱层7和第三p型柱层7a也同样，是相同的p型柱层，X方向上的宽度及杂质量相同。
在图3中，表示图2所示的元件部中的第一p型柱层4及第二p型柱层7中的沿着Y方向的p型杂质的浓度分布。该浓度分布的特性(profile)例如从通过二次离子质量分析法(SIMS：Secondary Ion Mass Spectroscopy，二次离子质谱法)的分析得到。p型杂质的浓度在第一p型柱中在p型层的内侧或中央部具有极大值，在Y方向上相邻的p型层的结合部处具有极小值。即，第一p型柱层中的p型杂质的浓度分布具有与p型层的数量相同的多个极大值。此外，在第二p型柱层7中，p型杂质的浓度分布与第一p型柱层不同，不具有多个极大值。即，第二p型柱层7由不想要p型杂质的浓度变化的单个p型半导体层构成。在本实施方式的情况下，作为一例，第二p型柱层7的p型杂质的浓度朝向后述的p型基底层9单调增加，不具有多个极大值。虽然省略图示，但关于第一n型柱层及第二n型柱层的n型杂质的浓度分布也与上述是同样的。
在元件部中，p型基底层9形成在第二漂移层8的表面，连接在第二p型柱层7上。在元件部与末端部的边界，p型基底层9a形成在第二漂移层8的表面上，连接在第二p型柱层7上，且其X方向的宽度形成得比元件部的p型基底层9宽。在末端部上，p型基底层9b通过切割(dicing)，与作为芯片端部的部分相邻，在第二外延层6b的表面上形成。p型基底层9、9a、9b由硅构成。
n+源极层10有选择地形成在元件部的p型基底层9的表面。n+源极层10a与末端部的芯片端部相邻地形成在p型基底层9b的表面上。n+源极层10、10a由硅构成。栅极电极14隔着栅极绝缘膜12形成在n+源极层10、p型基底层9及第二n型柱层6上。例如，栅极电极14是多晶硅，栅极绝缘膜12可以由硅的热氧化膜形成。
在末端部中，在p型基底层9a、第三n型柱层6a、第三p型柱层7a、第二外延层6b、及n型源极层10a上形成有绝缘膜13。绝缘膜13可以由硅的热氧化膜形成。由多晶硅构成的栅极配线层15形成在绝缘膜13上的末端部与元件部的边界部。由多晶硅构成的沟道阻挡层16形成在比绝缘膜13上的第三n型柱层6a及第三p型柱层7a靠芯片端部侧。p+型接触层11形成在元件部的p型基底层9的表面的n+源极层10之间。p+型接触层11a形成在元件部与末端部的边界部的p型基底层9a表面上。
层间绝缘膜17形成在栅极电极14、栅极配线层15及沟道阻挡层16上，使栅极电极14、栅极配线层15及沟道阻挡层16与外部绝缘。第一开口部18在相邻的栅极电极14之间形成为贯通层间绝缘膜并到达元件部的p型基极9及n+源极层10。第二开口部19在元件部与末端部的边界部形成为贯通层间绝缘膜并到达p型基底层9a。
源极电极25形成在层间绝缘膜13上，经由第一开口部18与n+源极层10及p+型接触层11电连接，并经由第二开口部19与p+型接触层11a电连接。源极电极经由p+型接触层11及p+型接触层11a与p型基底层9及p型基底层9a电连接。漏极电极24形成在n+型漏极层1的与第一漂移层5相反的一侧的表面上，与n+型漏极层1电连接。
栅极金属配线层26经由层间绝缘膜17的开口部20电连接在栅极配线层15上。沟道阻挡电极16经由层间绝缘膜17的开口部21与沟道阻挡层16电连接，经由层间绝缘膜17的开口部22与n+源极层10a电连接。由此，沟道阻挡层16、沟道阻挡电极27及n+源极层10a电连接，经由导电性较高的芯片的端部维持为与漏极电极同电位。
接着，对有关本实施方式的MOSFET100的动作进行说明。如果对栅极电极14施加超过阈值的电压、MOSFET100成为开启(ON)状态，则在n+源极层10与第二n型柱层6之间的p型基底层9中形成沟道层。如果相对于源极电极25对漏极电极24施加正电压，则经由沟道层从漏极电极24向源极电极25流过电流。
如果对栅极电极14施加比阈值低的电压，则MOSFET100成为截止(OFF)状态，沟道层消失，不流过电流。漏极-源极间的电压上升，第一漂移层和第二漂移层耗尽化。如果漏极-源极间的电压超过第一及第二漂移层的耐压，则发生雪崩击穿，由此产生的电子及空穴分别排出到漏极电极24及源极电极25。由元件部产生的空穴经由第一开口部18向源极电极25排出，由末端部产生的空穴从位于元件部与末端部的边界处的第二开口部19向源极电极25排出。第二开口部19与形成在元件部的整体上的第一开口部18相比、由空穴产生的电流流动的截面积较窄。因此，如果在元件部和末端部中耐压相同，则通过末端部的因雪崩产生的空穴的电流、容易在位于元件部与末端部的边界部处的第二开口部19发生电流集中而破坏。即，在末端部，耐量较低。
有关本实施方式的MOSFET100具有如下构造：使漂移层为第一漂移层5和第二漂移层8的2级构造，在各个漂移层的水平方向上交替地反复配置有n型柱层和p型柱层的超结构造。第二漂移层8在元件部和末端部的任一个中都具备超结构造。相对于此，第一漂移层5在元件部中具备超结构造，但在末端部不具备超结构造。即，第一漂移层5在末端部配置n-的外延层2，来代替反复配置有n柱层和p柱层的超结构造。
超结构造形成为，n型柱层的n型杂质量与p型柱层的p型杂质量相等，模拟地作为低浓度杂质层，但由于制造偏差，n型杂质与p型杂质的杂质量的平衡容易破坏。如果杂质量的平衡破坏，则超结构造模拟地成为n型或p型的杂质层，当MOSFET为截止状态时不易完全耗尽化而耐压下降。相对于此，n-的外延层2的杂质设定为低浓度，以使得当MOSFET为截止状态时容易完全耗尽化，由制造偏差带来的对n-的外延层2的耗尽化的影响较小。对于制造偏差，耐压稳定。
这里，如果在第一漂移层5的元件部和末端部的两者上形成超结，则由于在元件部和末端部中耐压相同，所以与元件部的雪崩的发生同时地发生末端部中的雪崩。在此情况下，由于末端部对于雪崩电流的耐量较低，所以在末端部中MOSFET被破坏，MOSFET的耐量较低。但是，在本实施方式的MOSFET100中，在第一漂移层的末端部，代替超结而配置有对于制造偏差耐压稳定的n-的外延层2，所以在耐压较低的元件部的SJ1发生雪崩。由于元件部对雪崩的耐量较高，所以MOSFET100的耐量提高。
在MOSFET100中，第一漂移层和第二漂移层的厚度的和决定耐压。在有关本实施方式的MOSFET100中，设想耐压为约600V。作为一例，第一漂移层的厚度是30μm。第一n型柱层和p型柱层的厚度约为20～25μm，且分别由两个n型层及p型层的结合而形成。第二漂移层、第二n型柱层及p型柱层、第三n型柱层及p型柱层以厚度20μm形成。但是，这些的设定是根据对于耐压的设计事项而变更的。此外，第一n型柱层3及第一p型柱层4分别由Y方向的两个n型层及p型层的结合而形成，但这也可以根据设计而分别通过3个以上的n型层及p型层的结合而形成。
在有关本实施方式的MOSFET100中，只要设定为，第一漂移层中的第一n型柱层3的n型杂质量与第一p型柱层4的p型杂质量相等、第二漂移层中的第二n型柱层6的n型杂质量与第二p型柱层7的p型杂质量相等、以及第二漂移层中的n型柱层6a的n型杂质量与第三p型柱层7a的p型杂质量相等就可以。第一漂移层中的杂质浓度和第二漂移层中的杂质浓度的高低关系是任意的。但是，虽然省略了详细的实施例的说明，但作为有关本实施方式的变形例的MOSFET101，也可以使第二漂移层的超结SJ2、SJ3中的n型及p型杂质的浓度比第一漂移层的超结SJ1高。例如，在取得了各超结SJ1、SJ2、SJ3中的n型杂质量与p型杂质量的平衡的状态(n型与p型的杂质量相互相等的状态)下，也可以形成为，使超结SJ2、SJ3的各n型柱层的n型杂质量及各p型柱层的p型杂质浓度比超结SJ1的n型柱层的n型杂质量及p型柱层的p型杂质量高。
如果MOSFET100成为截止，则漏极-源极间电压逐渐上升。如果在漂移层中使用超结构造，则在漏极-源极间电压为较低的阶段中，栅极-漏极电容CGD急剧减小，因此，从栅极电极产生噪声。通过如上述那样使第二漂移层中的n型柱层的n型杂质浓度与p型柱层的p型杂质浓度比第一漂移层中的它们高，能够抑制漏极-源极间电压为较低阶段中的第二漏极层的耗尽化，所以能够抑制急剧的栅极-漏极电容CGD的减小。结果，在有关本实施方式的变形例的MOSFET101中，能够抑制来自栅极的噪声的产生。本变形例在以后的实施方式中也能够采用。
有关本实施方式的MOSFET100具备如下构造：将漂移层设为第一漂移层和第二漂移层的两级构造，在各个漂移层的水平方向上交替地反复配置有n柱层和p柱层的超结构造。第二漂移层在元件部和末端部的任一个中都具备超结构造。相对于此，第一漂移层在元件部中具备超结构造，而在末端部中不具备超结构造。即，第一漂移层在末端部中配置n-的外延层2，来代替反复配置n柱层和p柱层的构造。
如在后述的制造方法中说明那样，第一漂移层的n型柱层3和p型柱层4通过反复进行第一外延层2的外延生长和n型杂质及p型杂质的离子注入的多外延(Multi-epitaxy)的方法形成。n型柱层3将多个n型扩散层分别在Y方向上相互结合而形成。多个n型扩散层在Y方向上在自身的内侧或中央部具有n型杂质的浓度的极大值。此外，p型柱层4将多个p型扩散层分别在Y方向上相互结合而形成。多个p型扩散层在Y方向上在自身的内侧或中央部具有p型杂质的浓度的极大值。第二漂移层的p型柱层7、7a分别埋入在形成于第二外延层6b中的第一及第二沟槽中而形成。被各个p型柱层7、7a所夹持的第二外延层6b作为第二漂移层的n型柱层6、6a而形成。
如果用如该第二漂移层那样埋入在沟槽中的p型柱层形成第一漂移层5的超结SJ1，则由于n型柱层由第一外延层2形成，所以在第一漂移层的末端部不能形成低杂质浓度的n-型外延层。此外，如果将第一漂移层5的n型柱层3及p型柱层4的任一个都用埋入在沟槽中的柱层形成，则制造工序变得复杂，制造较困难。另外，如果以使用了形成第一漂移层的超结的多外延的方法的扩散层来形成第二漂移层8的超结的构造，则制造工序增加，制造成本增大。
在有关本实施方式的MOSFET100中，第一漂移层的第一超结通过由多个n型扩散层构成的n型柱层和由多个p型扩散层构成的p型柱层形成。此外，第二漂移层的第二及第三超结由埋入在沟槽中的p型柱层和被其夹持的n型柱层形成。这通过容易的制造工序，MOSFET100能够具有如下的第一漂移层5，即该第一漂移层5在元件部具有第一超结构造SJ1、在末端部具有低杂质浓度的外延层2。另外，MOSFET100能够具有在元件部和末端部分别具有第二超结SJ2及第三超结SJ3的第二漂移层8。
另外，有关本实施方式的MOSFET100中的第二漂移层8的元件部的第二n型柱层6和第二p型柱层7、末端部的第三n型柱层6a和第三p型柱层7a分别相互相等地形成有n型杂质量和p型杂质量。并且，第二n型柱层6和第三n型柱层6a是相同的n型柱层，第二p型柱层7和第三p型柱层7a是相同的p型柱层。但是，根据设计，第三n型柱层6a及第三p型柱层7a可以通过改变各柱层的X方向的宽度等而分别与第二n型柱层6及第二p型柱层7的杂质量不同地形成。
接着，使用图4～图9说明有关本实施方式的MOSFET100的制造方法。图4～图9的各图是表示有关本实施方式的MOSFET100的制造工序的主要部分剖视图。各图将图2的剖视图进一步简化，一边将元件部与末端部各自的主要部分简单比较一边说明。
如图4所示，将n型杂质的浓度为1019/cm3左右的n+型硅基板作为n+型的漏极层1，在其上通过硅的外延形成低杂质浓度(1013～1014/cm3)的n型的第一外延层2的一部分(第一层)2a。n-型的第一外延层2的第一层2a的厚度是15μm。光致抗蚀剂31a形成在n-型的第一外延层2的第一层2a的表面上，且仅在元件部中具有在X方向上以规定的间隔离开的开口部。p型杂质的硼(B)通过离子注入，经由上述光致抗蚀剂31a的开口部注入到n-型的第一外延层2的第一层2a的表面上，形成硼注入层(第二导电型杂质层)34。离子注入的条件例如为，硼的剂量是几乘以1013/cm2左右、加速电压是几百kV左右。另外，在离子注入以外，还能够从含有硼的原料气体的气体环境中通过气相扩散注入硼、或者从含有硼的固体通过固相扩散注入硼。
接着，如图5所示，在将光致抗蚀剂31a剥离后，将另外的光致抗蚀剂31b形成在n-型的第一外延层2的第一层2a的表面上。光致抗蚀剂31b仅在元件部中在X方向上以规定的间隔离开，在各个相邻的上述硼注入层34之间具有开口部。将n型杂质的磷(P)通过离子注入、经由上述光致抗蚀剂31b的开口部注入到n-型的第一外延层2的第一层2a的表面上，形成磷注入层(第一导电型杂质层)33。离子注入条件例如为，磷的剂量是几乘以1013/cm2左右、加速电压是几百kV左右。另外，在离子注入以外，还能够从含有磷的原料气体的气体环境中通过气相扩散注入磷、或者从含有磷的固体通过固相扩散注入磷。
在将光致抗蚀剂31b剥离后，如图6所示，再通过外延生长形成n-型的第一外延层2的第二层2b。n-型的第一外延层2的第二层2b的厚度例如是10μm。
如图7所示，在n-型的第一外延层2的第二层2b的表面上，基于经由图4所示的上述光致抗蚀剂31a的离子注入而形成硼注入层34、以及基于经由图5所示的光致抗蚀剂31b的离子注入而形成磷注入层33。另外，与提高MOSFET的耐压的设计对应地，也可以将上述n-型的第一外延层2的第二层2b的形成、硼注入层34的形成、以及磷注入层33的形成作为单位工序、将该单位工序再反复多次。有关本实施方式的MOSFET100将该单位工序进行1次，具有二级构造的硼注入层34和磷注入层33。进而，通过外延生长形成n-型的第一外延层2的第三层2c。n-型的第一外延层2的第三层2c的厚度例如是5μm。通过以上工序，在n-型的第一外延层2中形成第一漂移层5，该第一漂移层5具备将2级的硼注入层34和磷注入层33沿着X方向交替地配置而形成的构造。n-型的第一外延层2的厚度合计形成30μm，硼注入层34和磷注入层33形成在其中心距n-型的第一外延层2的表面为深度5μm及15μm的位置上。
接着，通过硅的外延生长，在第一漂移层5上形成n型的第二外延层6b。n型的第二外延层6b的厚度例如是20μm，n型杂质的浓度例如是1015～1016/cm3。如图8所示，将光致抗蚀剂35形成在n型的第二外延层6b的表面上，在元件部和末端部上具有分别对应于后述的第二及第三的p型柱层的形成的位置而在X方向上离开地配置的开口部。另外，有关本实施方式的MOSFET100由于第二及第三p型柱层具有相同的p型柱层，所以上述元件部及末端部处的X方向的开口宽度是相同的宽度。
将n型的第二外延层6b经由上述光致抗蚀剂35的开口部，通过RIE(Riactive Ion Etching，反应离子刻蚀)进行蚀刻。结果，在n型的第二外延层6b的元件部上形成第一沟槽、在末端部上形成第二沟槽，以使它们分别贯通n型的第二外延层6b而到达第一漂移层5。
在将光致抗蚀剂35剥离后，如图9所示，将p型的硅层通过外延生长埋入到n型的第二外延层6b中形成的第一沟槽和第二沟槽中。结果，在元件部形成埋入到第一沟槽中的第二p型柱层7，在末端部形成埋入到第二沟槽中的第三p型柱层7a。被相邻的第二p型柱层所夹持的n型的第二外延层6b是第二n型柱层6，被相邻的第三p型柱层7a所夹持的n型的第二外延层6b是第三n型柱层6a。另外，埋入上述沟槽的p型硅的外延生长的p型杂质的掺杂条件被决定为，使第二及第三p型柱层中的p型杂质量分别与第二及第三n型柱层的n型杂质量相同。通过以上工序，在n型的第二外延层6b中，形成具有第二n型柱层6、第二p型柱层7、第三n型柱层6a、和第三p型柱层7a的第二漂移层8。
接着，在未图示的工序中进行热处理工序。在该热处理工序中，第一漂移层中的2级的磷注入层33其中的磷原子分别扩散展开，而分别成为n型扩散层，并在Y方向上相互结合。结果，在第一漂移层5中形成n型扩散层在Y方向上连结的第一n型柱层3。同样，第一漂移层中的2级的硼注入层34其中的硼原子分别扩散展开，而分别成为p型扩散层，并在Y方向上相互结合。结果，在第一漂移层5中形成p型扩散层在Y方向上连结的第一p型柱层4。此外，第一n型柱层3与第二n型柱层6通过磷的扩散被连结，第一p型柱层4与第二p型柱层7通过硼的扩散被连结。
通过以上工序，在第一漂移层中的元件部形成第一超结构造SJ1，在末端部形成n-型的第一外延层2。此外，在第二漂移层8中的元件部及末端部分别形成第二超结SJ2及第三超结SJ3。
以后，省略图示的详细的说明，但进行形成通常的MOSFET的元件部的制造工序。例如，将绝缘膜13通过热氧化形成在末端部的第二漂移层8上。在元件部的相邻的p型基底层9之间，在n+源极层10、p型基底层9及第二n型柱层6上，隔着栅极绝缘膜12用多晶硅形成栅极电极14。通过与栅极电极14相同的工序，用多晶硅形成栅极配线层15及沟道阻挡层16。在栅极绝缘膜12、栅极电极14、栅极配线层15、绝缘膜13及沟道阻挡层16上，通过CVD(Chemical Vapor Deposition，化学气相淀积)等形成氧化硅的层间绝缘膜17。然后，在层间绝缘膜17的元件部的栅极电极14间以到达p型基底层9和n+源极层10的方式形成第一开口部18。在层间绝缘膜17的元件部与末端部的边界部以到达p型基底层9和n+源极层10的方式形成第二开口部19。此外，形成到达栅极配线层15的开口部20、到达沟道阻挡层16的开口部21、到达p型基底层9b的开口部22、以及在芯片端部上形成开口部23。分别通过相同工序的p型杂质的扩散，将p型基底层9形成在元件部，将p型基底层9a形成在元件部与末端部的边界部、以及将p型基底层9b形成在芯片端部。p型杂质的离子注入的剂量例如可以设为1013/cm2左右。接着，通过n型杂质的扩散将n+源极层10形成在元件部、将n+源极层10a形成在芯片端部。n型杂质的离子注入的剂量例如可以设为1015/cm2左右。
漏极电极24形成为与n+型漏极层1电连接。源极电极25形成为经由第一开口部和第二开口部而与p型基底层9和n+源极层10电连接。栅极金属配线层26形成为经由开口部20与栅极配线层电连接。沟道阻挡电极27形成为经由开口部21及开口部22分别与沟道阻挡层及n+源极层10a电连接。漏极电极24、源极电极25、栅极金属配线层26、以及沟道阻挡电极27只要是金属材料就可以，例如可以使用铝、铜、金等。
通过使用以上说明的制造方法，能够制造图1及图2中记载的有关本实施方式的MOSFET100。另外，在上述制造方法的说明中，说明了分别在第一及第二沟槽中通过外延生长埋入p型的硅层而形成第二p型柱层7及第三p型柱层7a的工序。这里，在第一及第二沟槽的纵横比过高的情况下，有在第二p型柱层7及第三p型柱层7a内形成空隙(viod)的情况。在此情况下，也可以为第一及第二沟槽的X方向的宽度朝向第二电极侧(越是远离第一电极越)变宽的构造。通过这样，将p型的硅层通过外延生长良好地埋入到沟槽内，所以能够抑制第二p型柱层7及第三p型柱层7a内的空隙的发生。
(第二实施方式)
使用图10说明有关第二实施方式的MOSFET200。图10是有关第二实施方式的功率用半导体装置的主要部分剖视图。另外，对于与在第一实施方式中说明的结构相同的结构的部分，使用相同的标号或标记而省略其说明。主要对与第一实施方式的不同点进行说明。
有关本实施方式的功率用半导体装置是与第一实施方式同样的MOSFET，其芯片俯视图与图1所示的有关第一实施方式的MOSFET100相同。图10是沿着图1所示的A-A的剖视图。有关本实施方式的MOSFET200在以下的方面与有关第一实施方式的MOSFET100不同。MOSFET200在芯片端部上、在n-型的第一外延层2中还形成有n型的柱层3a，两个第二n型层在Y方向上相互结合而形成。这两个第二n型层在Y方向上在各自的第二n型层的内侧或中央部具有n型杂质的浓度的极大值。此外，在该两个第二n型层的结合部，n型杂质的浓度具有极小值。即，柱层3a具有沿着Y方向反复存在杂质浓度的极大值和极小值的杂质浓度分布。上述第二n型层是在其内侧或中央部具有n型杂质浓度的极大值的扩散层，通过离子注入及热处理形成。该柱层3a与第二漂移层中的第二外延层6b连接，配置在p型基底层9b的正下方。柱层3a的第二n型层与构成第一n型柱层3的第一n型层同样，是扩散层，可以与第一n型层一体地形成。即，第二n型层在第一外延层2中、在与第一n型层距表面相同的深度的位置上具有极大值。除此以外，是与有关第一实施方式的MOSFET100相同的构造。
此外，制造方法也可以通过与有关第一实施方式的MOSFET相同的制造方法制造。在图5及图7所示的制造工序中，在形成MOSFET200的第一漂移层的第一n型柱层3时，通过在相邻于芯片端部的位置上再设置光致抗蚀剂31b的开口部，能够与第一n型柱层3的第一n型层同时地形成柱层3a的第二n型层。即，在图5及图7所示的工序中，与形成第一n型柱层的第一n型层的磷注入层33同时地，在芯片端部上在Y方向上形成两级的磷注入层(第二n型杂质层)，该磷注入层用来形成柱层3a的第二n型层。通过之后的热处理，磷扩散，形成第二n型层在Y方向上结合后的n型柱层3a。
在本实施方式的MOSFET200中，也具有如下构造：即、将漂移层设为第一漂移层和第二漂移层的2级构造，在各个漂移层的水平方向上交替地反复配置n柱层和p柱层的超结构造。第二漂移层在元件部和末端部的任一个中都具备超结构造。相对于此，第一漂移层在元件部中具备超结构造，而在末端部中，配置n-的外延层2，来代替反复配置n柱层和p柱层的超结构造。通过将漂移层用上述第一漂移层5及第二漂移层8构成，从而，与有关第一实施方式的MOSFET100同样，有关本实施方式的MOSFET200也使雪崩在对雪崩的耐量较高的元件部中发生，所以MOSFET100的耐量提高。
进而，在有关本实施方式的MOSFET200中，也通过由多个n型扩散层构成的n型柱层3和由多个p型扩散层构成的p型柱层4，形成上述第一漂移层5的第一超结SJ1，通过埋入在沟槽中的p型柱层和被其夹持的n型柱层，形成上述第二漂移层8的第二及第三超结SJ2、SJ3。由此，有关本实施方式的MOSFET200与有关第一实施方式的MOSFET100同样，能够以容易的制造工序制造。
进而，有关本实施方式的MOSFET200，相邻于第一外延层2的芯片端部而形成n型的柱层3a。当MOSFET200为截止状态时，漏极-源极电极间的电压上升，并且耗尽层从元件部朝向芯片端部扩展。n型的柱层3a通过防止该耗尽层到达芯片端部，从而防止芯片端部处的泄漏电流。因此，有关本实施方式的MOSFET200与有关第一实施方式的MOSFET100相比，不易发生芯片端部处的破坏，可靠性较高。
以上，说明了本发明的实施方式，但在各实施方式及变形例中说明的特征也可以分别组合来实施。此外，作为大功率用半导体装置，以MOSFET为例进行了说明，但并不限定于此，对于SBD(Schottky Barrier Diode，肖特基势垒二极管)或IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等其他大功率用半导体装置的漂移层也能够采用。例如，在SBD的情况下，在图2所示的构造中，通过不在元件部中设置栅极电极和栅极绝缘膜、而在第二漂移层的表面与第二n型柱层6肖特基接合地形成源极电极，来提供SBD。在SB的情况下，图2中的栅极配线层15能够作为场板电极发挥作用。此外，在IGBT的情况下，通过在图2的构造的n+型漏极层1与漏极电极24之间设置p+型集电极层，提供IGBT。
虽然说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替代、变更。这些实施方式及其变形包含在发明的技术范围及主旨中，并且包含在权利要求书所记载的发明和其等同的范围中。

Claims (20)

1.一种功率用半导体装置，具有在对置的第一电极与第二电极之间沿垂直方向流过电流的元件部、和在与上述垂直方向正交的水平面内包围上述元件部的末端部，其特征在于，
具备：
第一导电型的第一半导体层；
第一漂移层，具有形成在上述第一半导体层上且第一导电型杂质的浓度比上述第一半导体层低的第一导电型的第一外延层、及仅在上述第一外延层中的上述元件部中沿平行于上述水平面的第一方向交替地反复配置且第一导电型杂质的浓度比上述第一外延层高的多个第1第一导电型柱层和多个第1第二导电型柱层；
第二漂移层，具有形成在上述第一漂移层上且第一导电型杂质的浓度比上述第一外延层高的第一导电型的第二外延层、及在上述第二外延层中的上述元件部中沿着上述第一方向被分离配置且与上述第1第二导电型柱层连接的多个第2第二导电型柱层、及由相邻的上述第2第二导电型柱层所夹持且由上述第二外延层构成且与上述第1第一导电型柱层连接的多个第2第一导电型柱层、及在上述第二外延层中的上述末端部中沿着上述第一方向被分离配置且配置在上述第一外延层上的多个第3第二导电型柱层、及由相邻的上述第3第二导电型柱层所夹持且由上述第二外延层构成且配置在上述第一外延层上的多个第3第一导电型柱层；
多个第二导电型基底层，在上述元件部中，有选择地形成在上述第二漂移层的表面，与上述第2第二导电型柱层电连接；
第一导电型的源极层，有选择地形成在上述第二导电型基底层的表面；以及
栅极电极，隔着栅极绝缘膜形成在上述源极层、上述基底层、上述第2第一导电型柱层之上；
上述第一电极电连接在上述第一半导体层的与上述第一漂移层相反的一侧的表面上；
上述第二电极与上述源极层及上述基底层电连接。
2.如权利要求1所述的功率用半导体装置，其特征在于，
在上述第一漂移层中的上述第1第一导电型柱层中，上述垂直方向上的上述第一导电型杂质的浓度分布具有多个第一极大值；
在上述第一漂移层中的上述第1第二导电型柱层中，上述垂直方向上的上述第二导电型杂质的浓度分布具有与上述第一极大值相同数量的第二极大值；
在上述第二漂移层中的上述第2第二导电型柱层中，上述垂直方向上的上述第二导电型杂质的浓度分布不具有多个极大值。
3.如权利要求1所述的功率用半导体装置，其特征在于，
上述第一漂移层中的上述第1第一导电型柱层为多个第1第一导电型层在上述垂直方向上结合而形成，上述第1第一导电型层在上述垂直方向上在上述第1第一导电型层的内侧或中央部具有上述第一导电型杂质的浓度的极大值；
上述第一漂移层中的上述第1第二导电型层为与上述第一导电型层相同数量的第二导电型层在上述垂直方向上结合而形成，上述第二导电型层在上述垂直方向上在上述第二导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值；
上述第二漂移层中的上述第2第二导电型柱层是具有上述第二导电型杂质的单个的半导体层。
4.如权利要求3所述的功率用半导体装置，其特征在于，
上述多个第一导电型层是在上述第一导电型层的内侧或中央部具有上述第一导电型杂质的浓度的极大值的扩散层，上述多个第二导电型层是在上述第二导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值的扩散层；
上述第二漂移层的上述第2第二导电型柱层是埋入到形成于上述第一导电型的第二外延层的沟槽中的埋入层。
5.如权利要求1所述的功率用半导体装置，其特征在于，
上述第二漂移层的上述第2第一导电型柱层的第一导电型杂质的浓度比上述第一漂移层的上述第1第一导电型柱层高；
上述第二漂移层的上述第2第二导电型柱层的第二导电型杂质的浓度比上述第一漂移层的第1第二导电型柱层高。
6.如权利要求5所述的功率用半导体装置，其特征在于，
上述第一漂移层中的上述第1第一导电型柱层为多个第1第一导电型层在上述垂直方向上结合而形成，上述第1第一导电型层在上述垂直方向上在上述第1第一导电型层的内侧或中央部具有上述第一导电型杂质的浓度的极大值；
上述第一漂移层中的上述第1第二导电型柱层为与上述第一导电型层相同数量的第二导电型层在上述垂直方向上结合而形成，上述第二导电型层在上述垂直方向上在上述第二导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值；
上述第二漂移层中的上述第2第二导电型柱层是具有上述第二导电型杂质的单个的半导体层。
7.如权利要求6所述的功率用半导体装置，其特征在于，
上述多个第一导电型层是在上述第一导电型层的内侧或中央部具有上述第一导电型杂质的浓度的极大值的扩散层，上述多个第二导电型层是在上述第二导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值的扩散层；
上述第二漂移层的上述第2第二导电型柱层是埋入到形成于上述第一导电型的第二外延层的沟槽中的埋入层。
8.如权利要求1所述的功率用半导体装置，其特征在于，
在上述第一漂移层中的与切割后的芯片端部相邻接的部分中，还配置有将多个第2第一导电型层在上述垂直方向上结合而形成的柱层，上述第2第一导电型层在上述垂直方向上在上述第2第一导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值。
9.如权利要求1所述的功率用半导体装置，其特征在于，
上述第二漂移层的上述第2第二导电型柱层越是朝向上述第二电极侧，上述第一方向上的宽度越宽。
10.如权利要求9所述的功率用半导体装置，其特征在于，
上述第二漂移层的上述第2第一导电型柱层的第一导电型杂质的浓度比上述第一漂移层的上述第1第一导电型柱层高；
上述第二漂移层的上述第2第二导电型柱层的第二导电型杂质的浓度比上述第一漂移层的第1第二导电型柱层高。
11.如权利要求10所述的功率用半导体装置，其特征在于，
上述第一漂移层中的上述第1第一导电型柱层为多个第1第一导电型层在上述垂直方向上结合而形成，上述第1第一导电型层在上述垂直方向上在上述第1第一导电型层的内侧或中央部具有上述第一导电型杂质的浓度的极大值；
上述第一漂移层中的上述第1第二导电型柱层为与上述第一导电型层相同数量的第二导电型层在上述垂直方向上结合而形成，上述第二导电型层在上述垂直方向上在上述第二导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值；
上述第二漂移层中的上述第2第二导电型柱层是具有上述第二导电型杂质的单个的半导体层。
12.如权利要求11所述的功率用半导体装置，其特征在于，
上述多个第一导电型层是在上述第一导电型层的内侧或中央部具有上述第一导电型杂质的浓度的极大值的扩散层，上述多个第二导电型层是在上述第二导电型层的内侧或中央部具有上述第二导电型杂质的浓度的极大值的扩散层；
上述第二漂移层的上述第2第二导电型柱层是埋入到形成于上述第一导电型的第二外延层的沟槽中的埋入层。
13.如权利要求1所述的功率用半导体装置，其特征在于，
在上述第一电极与上述第一半导体层之间还设有第二导电型的集电极层；
上述第二导电型的集电极层分别与上述第一电极和上述第一半导体层电连接。
14.一种功率用半导体装置的制造方法，是制造具有元件部和末端部的功率用半导体装置的方法，该元件部在对置的第一电极与第二电极之间沿垂直方向流过电流，该末端部形成为在与上述垂直方向正交的水平面内包围上述元件部，其特征在于，
具备如下工序：
形成第一导电型的第一半导体层的工序；
在上述第一半导体层之上形成第一漂移层的工序，该第一漂移层具有第一导电型杂质的浓度比上述第一半导体层低的第一导电型的第一外延层；
在上述第一漂移层上形成第二漂移层的工序，所述第二漂移层具有第一导电型杂质的浓度比上述第一外延层高的第一导电型的第二外延层、及设在上述第二外延层中的上述元件部的多个第2第二导电型柱层、及设在上述第二外延层中的上述元件部且由上述第二外延层构成的多个第2第一导电型柱层、及设在上述第二外延层中的上述末端部且配置在上述第一外延层上的多个第3第二导电型柱层、及设在上述第二外延层中的上述末端部且由上述第二外延层构成且配置在上述第一外延层上的多个第3第一导电型柱层；
热处理的工序；
在元件部中隔着栅极绝缘膜形成栅极电极的工序；
在元件部中形成多个第二导电型基底层的工序，该多个第二导电型基底层有选择地形成在上述第二漂移层的表面且与上述第2第二导电型柱层电连接；
形成有选择地形成在上述第二导电型基底层的表面的第一导电型源极层的工序；
以与上述第一半导体层的与上述第一漂移层相反一侧的表面电连接的方式形成上述第一电极的工序；
与上述第一导电型源极层和上述第二导电型基底层电连接地形成上述第二电极的工序；
形成上述第一漂移层的工序包括：
在上述第一半导体层上外延生长上述第一外延层的第一层的工序；
仅在上述元件部中、在上述第一外延层的第一层的表面上、经由第一掩模、在平行于上述水平面的第一方向上相互离开地形成包括第一导电型杂质的多个第1第一导电型杂质层的工序；
仅在上述元件部中、在上述第一外延层的第一层的表面上、经由第二掩模、在上述第一方向上以规定的间隔相互离开、在各个相邻的上述第1第一导电型杂质层之间形成包含第二导电型杂质的多个第二导电型杂质层的工序；
在形成有上述第1第一导电型杂质层及上述第二导电型杂质层的上述第一外延层的上述第一层上，外延生长上述第一外延层的第二层的工序，
形成上述第二漂移层的工序包括：
在上述第一漂移层上外延生长上述第二外延层的工序；
通过分别经由第三掩模在上述第二外延层中形成多个第一沟槽及多个第二沟槽，从而在相邻的上述第一沟槽间形成上述第2第一导电型柱层、在相邻的上述第二沟槽间形成上述第3第一导电型柱层的工序，上述多个第一沟槽在上述元件部中在上述第一方向上被分离配置、并在上述第1第一导电型杂质层的正上方到达上述第一漂移层，上述多个第二沟槽在上述末端部中在上述第一方向上被分离配置、并到达上述第一漂移层的上述第一外延层；
在上述第二外延层的上述第一沟槽及上述第二沟槽内埋入形成上述第2第二导电型柱层及上述第3第二导电型柱层的工序；
上述热处理的工序包括：
通过使上述第一导电型杂质扩散而在上述第一漂移层中从上述第1第一导电型杂质层形成第1第一导电型柱层、以使该第1第一导电型柱层与上述第2第一导电型柱层电连接，通过使上述第二导电型杂质扩散而在上述第一漂移层中从上述第二导电型杂质层形成第1第二导电型柱层、以使该第1第二导电型柱层电连接到上述第2第二导电型柱层上的工序。
15.如权利要求14所述的功率用半导体装置的制造方法，其特征在于，
形成上述第一漂移层的工序中的、仅在上述元件部经由上述第一掩模形成第1第一导电型杂质层的工序，包括：还经由上述第一掩模、与上述末端部的应被切割而成为芯片端部的位置相邻接地一体形成第2第一导电型杂质层的工序，该第2第一导电型杂质层包含上述第一导电型杂质。
16.如权利要求15所述的功率用半导体装置的制造方法，其特征在于，
上述第一沟槽及上述第二沟槽在上述垂直方向上越是远离上述第一漂移层，上述第一方向上的宽度越宽。
17.如权利要求14所述的功率用半导体装置的制造方法，其特征在于，
上述第一沟槽及上述第二沟槽在上述垂直方向上越是远离上述第一漂移层，上述第一方向上的宽度越宽。
18.如权利要求14所述的功率用半导体装置的制造方法，其特征在于，
还包括在上述第一电极与上述第一半导体层之间形成第二导电型集电极层的工序。
19.如权利要求15所述的功率用半导体装置的制造方法，其特征在于，
还包括在上述第一电极与上述第一半导体层之间形成第二导电型集电极层的工序。
20.如权利要求17所述的功率用半导体装置的制造方法，其特征在于，
还包括在上述第一电极与上述第一半导体层之间形成第二导电型集电极层的工序。
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