CN102257620A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其具备：第一导电型的半导体衬底；多个第二导电型的半导体区域，其分别与半导体衬底的第一主面平行地沿行方向或列方向延伸，且分别埋入以一定间隔彼此分开的、形成于半导体衬底内的多个条纹状沟槽内，通过使耗尽层彼此相接，将半导体衬底和半导体区域耗尽。该耗尽层从由半导体衬底分别与半导体区域形成的多个pn结向与第一主面平行的方向延伸。

Description

半导体装置
技术领域
本发明涉及要求低接通电阻和高耐压的半导体装置。
背景技术
作为要求低接通电阻和高耐压的电力用半导体装置，使用在半导体衬底的两主面分别配置电极的纵型半导体装置。例如，纵型的功率MOS场效应晶体管(MOSFET)中，在被分别形成于半导体衬底的两主面的源极区域和漏极区域夹持的漂移区域中流过电流。在功率MOSFET接通时，漂移区域为电流路径，在截止时漂移区域耗尽而提高耐压。
为了降低功率MOSFET的接通电阻，提高漂移区域的杂质浓度来降低漂移区域的电阻是有效的。但是，当提高漂移区域的杂质浓度时，耗尽层的延伸变得不充分，耐压降低。即，在高耐压和低接通电阻之间存在折衷关系。
因此，提出了具有超接合构造的漂移区域的功率MOSFET(例如参照专利文献1)。超接合构造的漂移区域为沿半导体衬底的主面交替配置了柱状的p型半导体区域和柱状的n型半导体区域的构造。通过从由这些p型半导体区域和n型半导体区域形成的pn结延伸的耗尽层将漂移区域耗尽，保持功率MOSFET的耐压。因此，即使为了实现低接通电阻而提高杂质浓度，从而使耗尽层的延伸变小，也可以通过缩窄柱状的p型半导体区域和n型半导体区域的宽度，将漂移区域完全耗尽。由此，能够实现功率MOSFET的低接通电阻和高耐压。
专利文献1：日本特开2002-83962号公报
为了实现上述的超接合构造的漂移区域，采用在半导体衬底上形成深沟槽，由与半导体衬底不同导电型的外延层填埋该深沟槽的方法。在此，“深沟槽”为深度数十μm、例如20μm～100μm左右的沟槽。但是，在深沟槽内存在距侧面的距离与其它区域不同的区域的情况下，由外延层进行的深沟道的填埋不能均一地进行，有时在距深沟槽内侧面的距离大的区域形成空洞。存在由于在漂移区域产生空洞而引起半导体装置的耐压降低或泄漏电流增大等带来的品质恶化的问题。
发明内容
鉴于上述问题点，本发明的目的在于，提供抑制了在漂移区域发生空洞的半导体装置。
根据本发明的一实施方式，提供一种半导体装置，其具备：(1)第一导电型的半导体衬底；(2)多个第二导电型的半导体区域，其分别与半导体衬底的第一主面平行地沿行方向或列方向延伸，且分别埋入以一定间隔彼此分开地形成于半导体衬底内的多个条纹状沟槽内，通过使耗尽层彼此相接，将半导体衬底和半导体区域耗尽，该耗尽层从由半导体衬底分别与半导体区域形成的多个pn结向与第一主面平行的方向延伸。
根据本发明，可以提供在漂移区域中不形成空洞的半导体装置。
附图说明
图1是表示本发明实施方式的半导体装置的构成的示意的俯视图；
图2是沿图1的II-II方向的剖面图；
图3(a)是包含T字形状的半导体区域的俯视图，图3(b)是包含L字形状的半导体区域的俯视图；
图4(a)是沿图3(a)及图3(b)的IVA-IVA方向的剖面图，图4(b)是沿图3(a)及图3(b)的IVB-IVB方向的剖面图；
图5是表示曲线形状的半导体区域的俯视图；
图6是沿图5的VI-VI方向的剖面图；
图7是表示本发明实施方式的半导体装置的其它构成的示意性俯视图；
图8是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其1)；
图9是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其2)；
图10是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其3)；
图11是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其4)。
附图标记说明
C...空洞
10...半导体衬底
21～23...半导体区域
31～3n...半导体区域
41...源极区域
42...漏极区域
43...基极区域
45...接触区域
51...栅极绝缘膜
52...层间绝缘膜
100...漂移区域
101...第一主面
102...第二主面
300...半导体区域
310...沟槽
410...源电极层
420...漏电极层
430...栅电极层
435...周边部
具体实施方式
下面，参照附图对本发明的实施方式进行说明。以下关于附图的说明中，对于相同或类似的部分标注相同或类似的附图标记。另外，附图为示意图，应注意厚度和平面尺寸的关系、各层厚度比率等与实际的产品不同。因此，具体的厚度及尺寸应参考以下的说明来判断。当然，附图之间也包含彼此的尺寸关系及比率不同的部分。
另外，以下所示的实施方式是对用于将该发明的技术思想具体化的装置及方法的一种例示，本发明的技术思想不限于构成部件的材质、形状、构造、配置等。本发明的实施方式在权利要求的范围内可以进行各种变更。
如图1所示，本发明实施方式的半导体装置具备：第一导电型半导体衬底10；多个第二导电型的半导体区域21、31～3n(n为2以上的整数)，其分别与半导体衬底10的第一主面101平行地沿行方向或列方向延伸，且分别埋入以一定间隔彼此分开而形成于半导体衬底10内的多个条纹状沟槽内，由半导体衬底10分别和半导体区域21、31～3n形成多个pn结，使从该多个pn结向与第一主面101平行的方向延伸的耗尽层相互连接，由此，将半导体衬底10和半导体区域21、31～3n耗尽。另外，图1中表示了沿行方向延伸的第二导电型的半导体区域只是半导体区域21的例子，沿行方向延伸的条纹状第二导电型的半导体区域也可以为多个。
第一导电型和第二导电型是彼此相反的导电型。即，如果第一导电型为n型，则第二导电型为p型，如果第一导电型为p型，则第二导电型为n型。下面，对半导体衬底10为n型半导体、半导体区域21、31～3n为p型半导体的情况进行例示说明。但是，半导体衬底10也可以为p型半导体，半导体区域21、31～3n也可以为n型半导体。
如图1所示，沿行方向并排配置且沿列方向延伸的半导体区域31～3n彼此的间隔为一定，为距离d。另外，半导体区域31～3n的各端部与沿行方向延伸的半导体区域21的间隔也为一定，为距离d。另外，与延伸方向垂直的方向上的宽度w在半导体区域21、31～3n内是相同的。例如半导体区域21、31～3n的宽度w为3～5μm，距离d为10μm以下，例如d＝1μm。
图2表示沿与半导体区域31的延伸方向垂直的方向(行方向)的半导体区域31及半导体区域31周边的半导体衬底10的剖面构造。如图2所示，半导体区域31的形状为柱状。图2表示半导体区域31周边的剖面构造，但其它的半导体区域21、31～3n周边的剖面构造也与半导体区域31的情况相同。即，半导体区域21、31～3n的形状为柱状，被半导体区域21、31～3n夹持的半导体衬底10的区域的形状为柱状。p型半导体的半导体区域21、31～3n和半导体区域21、31～3n间的n型半导体的半导体衬底10沿与第一主面101平行的方向交替配置，形成超接合构造。
虽然图1中省略图示，但如图2所示，在半导体衬底10的第一主面101附近形成有源极区域41及基极区域43，在半导体衬底10的第二主面102上形成有漏极区域42。即，图2所示的半导体装置是将半导体区域21、31～3n和半导体区域21、31～3n间的半导体衬底10设为漂移区域100的纵型功率MOSFET。在图2所示的功率MOSFET截止时，通过从由半导体衬底10和半导体区域21、31～3n形成的pn结延伸的耗尽层将半导体区域21、31～3n及半导体区域21、31～3n间的半导体衬底10完全耗尽，保持功率MOSFET的耐压。
如图2所示，周边部435面向第一主面101的p型基极区域43配置于半导体区域31的上方，对于与第一主面101平行的行方向的宽度而言，基极区域43比半导体区域31宽。在基极区域43的周边部435与中央部之间分别形成有面向第一主面101的两个n+型源极区域41。另外，在源极区域41之间，面向第一主面101形成有p+型接触区域45。
在基极区域43周边，在第一主面101上配置有栅极绝缘膜51，在栅极绝缘膜51上配置有栅电极层430。基极区域43的周边部435作为沟道区域起作用。以覆盖栅电极层430的方式配置层间绝缘膜52，且在层间绝缘膜52上配置有源电极层410。源电极层410在层间绝缘膜52的开口部与第一主面101相接，且与源极区域41及接触区域45连接。如图2所示，源电极层410在第一主面101与源极区域41及接触区域45连接。
半导体衬底10及半导体区域21、31～3n在第二主面102与n+型的漏极区域42相接。在漏极区域42的、与连接第二主面102的主面对向的主面上配置有漏电极层420。
下面，对图2所示的功率MOSFET的动作进行说明。在此，经由漏电极层420对漏极区域42施加规定的正电压，源极区域41及基极区域43被设为接地。
使功率MOSFET接通时，经由栅电极层430对基极区域43施加规定的正电压。其结果在基极区域43的周边部435形成n型反转层的沟道区域。经由该反转层，从源极区域41将载流子(电子)注入构成漂移区域100的n型半导体衬底10。而且，通过了漂移区域100的载流子到达漏极区域42。由此，在源极区域41和漏极区域42之间流过主电流(漏电流)。
使功率MOSFET截止时，以比源极区域41的电位低的方式设定栅电极层430的电位。由此，形成于周边部435的沟道区域消减，载流子停止从源极区域41向漂移区域100注入。因此，在源极区域41和漏极区域42之间不流过电流。半导体区域21、31～3n经由基极区域43及源极区域41与源电极层410电连接，因此，当增大反向偏压时，耗尽层从由半导体衬底10和半导体区域21、31～3n形成的pn结向与第一主面101平行的方向延伸。通过该耗尽层将漂移区域100完全耗尽，保持功率MOSFET的耐压。
为了完全耗尽漂移区域100，半导体区域21、31～3n被以一定间隔彼此分开配置，且将半导体区域21、31～3n和配置于半导体区域21、31～3n间的半导体衬底10的宽度设为相同。在半导体区域21、31～3n间的距离在芯片内不一定的情况下，在芯片内的区域会产生耐压的不均。考虑从由半导体衬底10和半导体区域21、31～3n形成的pn结延伸的耗尽层的宽度而设定距离d。
通过由外延生长的半导体膜填埋从半导体衬底10的第一主面101沿衬底厚度方向形成的沟槽而形成半导体区域21、31～3n。如图1所示，半导体区域21、31～3n为条纹状且被相互分开配置。即，从第一主面101的法线方向看到的形状为如图3(a)所示的T字型或如图3(b)所示的L字型的半导体区域300未形成于半导体衬底10。
目前，特别是在芯片周边区域，有时配置以形成于第一主面101上的开口部的形状为T字型或L字型的方式构成超接合构造的半导体区域。将开口部设为T字型或L字型的沟槽中，在交差部及存在角度变化的区域，距侧面的距离比其它区域大。
例如，在图3(a)中由虚线标识的交差区域A和图3(b)中由虚线标识的弯曲区域B，与其它区域相比距一侧面的距离变大。由外延生长的半导体膜填埋沟槽而形成半导体区域300时，半导体膜从沟槽的侧面生长。因此，在距一侧面的距离大的交差区域A及弯曲区域B，多数情况下，在半导体区域300中形成空洞。图4(a)表示沿图3(a)及图3(b)的IVA-IVA方向的剖面图，图4(b)表示沿图3(a)及图3(b)的IVB-IVB方向的剖面图。在由从沟槽两侧的侧面生长的半导体膜填埋沟槽的图4(a)所示的区域中，在半导体区域300内不会形成空洞，但是，在半导体膜仅从沟槽的一侧面生长的图4(b)所示的交差区域A及弯曲区域B，在半导体区域300内容易形成空洞C。
另外，如图5所示，在以开口部为曲线的方式形成了形成半导体区域21、31～3n的沟槽的情况下，沟槽侧面的结晶面变得不均匀。因此，在由外延生长的半导体膜填埋沟槽内时，外延生长速率因沟槽侧面结晶面的变化而变得不均匀，在半导体区域300中容易形成如图6所示的空洞C。图6为沿图5的VI-VI方向的剖面图。
另一方面，图1所示的半导体装置中，形成半导体区域21、31～3n的沟槽为直线，且由于彼此分开形成而不存在交差区域或弯曲区域。因此，可以将沟槽的宽度w总是设为一定，且沟槽侧面出现的结晶面总是相同。因此，在由外延生长的半导体膜填埋沟槽内部而形成的半导体区域21、31～3n中不会产生空洞。即，根据本发明实施方式的半导体装置，由于具有沿行方向或列方向分别延伸且以一定间隔彼此分开而形成于第一导电型半导体衬底10内的第二导电型的条纹状半导体区域21、31～3n，可以提供防止在漂移区域100产生空洞的半导体装置。
图1表示沿行方向并排配置的条纹状半导体区域31～3n的例子。只要是通过彼此分开的多个条纹状半导体区域形成漂移区域100，则半导体区域的配置例不限于图1所示的配置。也可以例如图7所示，通过沿列方向延伸且沿行方向并排配置的条纹状半导体区域31～33、和沿行方向延伸且沿列方向并列配置的条纹状半导体区域21～23形成漂移区域100。在图7所示的半导体装置中，与图1所示的半导体装置相同，半导体区域21～23、31～33的宽度w为一定，半导体区域21～23、31～33之间的距离d为一定。
使用图8～图11对本发明实施方式的半导体装置的制造方法进行说明。图8～图11与图2相同，为沿图1的II-II方向的剖面图。另外，以下记述的半导体装置的制造方法为一例，当然可以通过包含此变形例在内的其他各种制造方法来实现。
(1)例如在n型的杂质浓度为1×1019cm-3以上的n+型半导体膜即漂移区域42的整个面上通过外延生长法使n型杂质浓度为1×1012～1×1013cm-3左右的n型半导体膜生长，形成半导体衬底10。其后，使用光刻技术等，如图8所示，从第一主面101至第二主面102沿衬底厚度方向选择性地蚀刻半导体衬底10，形成了形成半导体区域31的沟槽310。沟槽310的深度例如为25μm左右。此时，省略图示，分别形成半导体区域21、32～3n的多个条纹状沟槽沿行方向或列方向分别延伸，且彼此分开形成于半导体衬底10内。
(2)下面，由p型的杂质浓度为1×1013～1×1014cm-3左右的半导体膜(硅膜)填埋沟槽310，形成半导体区域31。半导体区域31采用例如硅烷气体和氯类气体的混合气体利用从沟槽310的侧面外延生长的半导体膜填埋沟槽310而形成。此时，省略图示，但半导体区域21、32～3n也与半导体区域31同样地形成。其后，通过化学机械研磨法(CMP)将第一主面101平坦化，得到图9所示的剖面形状。
(3)以由光刻技术形成的光致抗蚀膜601为掩模，在半导体衬底10及半导体区域21、31～3n的上部的局部选择性地注入离子，如图10所示形成p型的基极区域43。
(4)在除去了光致抗蚀膜601后，在氧化性的高温环境下，在半导体衬底10及基极区域43的整个面上形成作为栅极绝缘膜51的氧化硅膜。在该氧化硅膜上形成作为栅电极层430的电极层。电极层可采用例如通过化学气相生长(CVD)法等形成的多晶硅膜。对电极层及氧化硅膜进行构图并使基极区域43的局部露出，如图11所示形成栅电极层430及栅极绝缘膜51。
(5)其后，使用公知的方法等形成源极区域41、接触区域45、层间绝缘膜52、源电极层410、漏电极层420，完成图2所示的半导体装置。
根据上述那样的本发明实施方式的半导体装置的制造方法，形成沿行方向或列方向分别延伸且以一定间隔彼此分开地形成于第一导电型的半导体衬底10内的第二导电型的多个条纹状半导体区域21、31～3n。由此，可以提供防止在漂移区域100产生空洞的半导体装置。
(其它实施方式)
如上所述，根据实施方式对本发明进行了说明，但不应理解为作为该公开内容一部分的说明及附图限定本发明。本领域技术人员能够根据说明书的内容明确各种代替实施方式、实施例及运用技术。
在已说明的实施方式中对功率MOSFET的例子进行了例示，但对于其它纵型半导体装置、例如在半导体衬底10的第一主面101上和第二主面102上分别配置了阳极电极和阴极电极的电力用二极管也可以适用本发明。
显而易见，本发明包含在此未记载的各种实施方式等。因此，本发明的技术范围通过上述的说明仅根据适当的权利要求的范围来确定。
产业上的可利用性
本发明的半导体装置可用于包含制造电力用半导体装置的制造业的电子设备产业。

Claims (10)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体衬底；
多个第二导电型的半导体区域，其分别与所述半导体衬底的第一主面平行地沿行方向或列方向延伸，且分别埋入以一定间隔彼此分开的、形成于所述半导体衬底内的多个条纹状沟槽内，
通过使耗尽层彼此相接，将半导体衬底和半导体区域耗尽，该耗尽层从由半导体衬底分别与半导体区域形成的多个pn结向与第一主面平行的方向延伸。
2.如权利要求1所述的半导体装置，其特征在于，还具备：
第一主电极，其配置于所述半导体衬底的所述第一主面上；
第二主电极，其配置于所述半导体衬底的所述第二主面上，
主电流经由所述半导体衬底流过所述第一主电极和第二主电极之间。
3.如权利要求2所述的半导体装置，其特征在于，还具有在所述第一主电极和所述半导体衬底之间配置于所述半导体区域上的第二导电型的控制电极区域，在所述控制电极区域形成有第一导电型的沟道区域，所述主电流流过所述第一主电极和所述第二主电极之间。
4.如权利要求1所述的半导体装置，其特征在于，通过外延生长在所述沟槽内形成有多个所述半导体区域。
5.如权利要求1所述的半导体装置，其特征在于，沿与所述半导体区域的延伸方向垂直的方向，所述半导体区域的剖面形状为柱状。
6.如权利要求1所述的半导体装置，其特征在于，多个所述半导体区域的各自的宽度彼此相同。
7.如权利要求1所述的半导体装置，其特征在于，多个所述半导体区域的各自的宽度、和位于多个所述半导体区域之间区域的所述半导体衬底的宽度相同。
8.如权利要求1所述的半导体装置，其特征在于，所述沟槽的深度为20μm以上。
9.如权利要求1所述的半导体装置，其特征在于，所述沟槽的宽度在所述半导体衬底的膜厚度方向上为一定。
10.如权利要求1所述的半导体装置，其特征在于，与所述第一主面平行的多个所述半导体区域之间的距离为10μm以下。
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