CN114628507A - 具有沟槽-平面柵的发射极开关晶闸管及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有沟槽‑平面柵的发射极开关晶闸管，以n‑漂移区作为衬底，n‑漂移区上方设有交叠的左、右侧p基区，左、右侧p基区中各设有n+浮置区及n+阴极区；左侧p基区的左侧设有沟槽，该沟槽底部低于p基区底部，形成沟槽柵极；p基区相互交叠区及n+阴极区部分上表面设有平面柵极；沟槽栅极与平面栅极相连构成栅极G；左、右两侧p基区内设置有p++层；n+阴极区右侧部分和右侧p基区部分上表面设有铝金属化阴极K；n‑漂移区下表面依次设有n缓冲层、p+阳极区、金属化阳极A。本发明还公开了该种发射极开关晶闸管的制备方法。本发明的器件，转折电压低、导通损耗低、最大可关断电流高，制作简单。
Description
技术领域
本发明属于电力半导体器件技术领域，涉及一种具有沟槽-平面柵的发射极开关晶闸管，本发明还涉及该种具有沟槽-平面柵的发射极开关晶闸管的制造方法。
背景技术
对于高压大功率半导体器件而言，降低其通态压降、提高其关断速度，是获得低损耗的关键。MOS控制的晶闸管(MCT)虽然可以降低其通态压降，但工艺难度较大。基极电阻控制晶闸管(BRT)解决了MCT工艺难度大的问题，其通态压降也类似于MCT，但由于BRT和MCT在阻断时，均需要加负柵压，导致其应用电路的控制比较复杂。发射极开关晶闸管(EST)虽然不需要加负柵压就可以阻断，但是开通期间却存在电压折回(Snapback)现象，导致其导通功耗较大；并且由于其中存在的寄生晶闸管在大电流下容易闩锁，会导致器件无法关断而失效。
为解决上述问题，亟需开发一种新结构，以改善EST导通时的Snapback现象，使器件具有很低的转折电压，显著降低导通损耗，并提高最大可关断电流，且制作工艺简单，能更好地满足高压大功率应用的迫切需求。
发明内容
本发明的目的是提供一种具有沟槽-平面柵的发射极开关晶闸管(以下简称TP-EST)，解决了现有器件结构由于存在Snapback现象不能有效降低器件导通功耗，并在大电流下容易发生闩锁导致器件失效的问题。
本发明的另一目的是提供该种具有沟槽-平面柵的发射极开关晶闸管的制备方法。
本发明采用的技术方案是，一种具有沟槽-平面柵的发射极开关晶闸管，以n-漂移区作为衬底，在n-漂移区上方设置有相互交叠的左、右两侧p基区，左侧p基区中设置有n+浮置区，右侧p基区中设置有n+阴极区；在左侧p基区的左侧设置有一个沟槽，该沟槽底部低于p基区底部，该沟槽内填充有柵氧化层和重掺杂的多晶硅，形成沟槽柵极；在p基区相互交叠区及n+阴极区左侧部分上表面共同设置有柵氧化层和重掺杂的多晶硅，形成平面柵极；沟槽栅极与平面栅极相连构成栅极G；在相互交叠的左、右两侧p基区内设置有p++层，p++层的左侧水平位置与平面栅极左侧对齐，p++层的顶部与n+阴极区的底部相接；n+阴极区右侧部分和右侧p基区部分上表面共同设置有铝金属化阴极K；n-漂移区下表面设置有n缓冲层，n缓冲层下表面设置有p+阳极区，p+阳极区下表面设置有多层的金属化阳极A。
本发明采用的另一技术方案是，一种具有沟槽-平面柵的发射极开关晶闸管的制备方法，按照以下步骤具体实施：
步骤1：选用单晶衬底抛光片作为n-漂移区；经过清洗处理，在n-漂移区下表面，采用磷离子注入及高温推进兼退火，在下表面形成n缓冲层；
步骤2：对步骤1处理后的晶片进行氧化，先通过光刻在上表面形成硼离子注入窗口，同时去掉下表面的氧化层，然后利用光刻胶掩蔽在上表面和下表面分别进行的硼离子注入，去胶后高温推进兼退火，上表面形成相互交叠的左、右两侧p基区，下表面形成p+阳极区；
步骤3：对步骤2处理后的晶片进行氧化，上表面通过光刻形成硼离子注入窗口，然后采用高能硼离子注入及高温退火，形成p++层；
步骤4：在步骤3处理后的晶片重新进行氧化，上表面通过光刻形成磷离子注入窗口，然后利用光刻胶掩蔽进行磷离子注入，去胶后高温推进兼退火，形成n+浮置区和n+阴极区；
步骤5：在对步骤4处理后的晶片重新进行氧化，然后通过干法刻蚀在晶片上表面左边沿形成沟槽，并利用氧化及湿法刻蚀，去除沟槽侧壁和底部的损伤；
步骤6：在步骤5处理后的晶片上表面，通过干氧氧化工艺形成柵氧化层，然后通过化学气相淀积多晶硅并掺杂；
步骤7：对步骤6处理后的晶片上表面，利用化学机械抛光进行表面平坦化处理，通过光刻形成沟槽柵极和平面栅极，统称为栅极G；
步骤8：在步骤7处理后的晶片上表面，采用低压化学气相淀积生长一层磷硅玻璃，并在高温下回流实现元胞表面平整化；
步骤9：在步骤8处理后的晶片上表面，淀积金属铝层并反刻，下表面依次溅射铝、钛、镍、银四层金属化膜；经合金化后上表面形成阴极K和栅极G压焊点，下表面形成多层金属化的金属化阳极A；
步骤10：对步骤9处理后的晶片上表面，采用等离子化学气相淀积生长一层半绝缘多晶硅层和一层氮化硅，通过光刻形成栅极的压焊区图形；
步骤11：最后对步骤10处理后的晶片上表面，甩聚酰亚胺膜，通过光刻形成终端区保护层，并进行聚酰亚胺固化处理，完成表面钝化保护，即成。
本发明的有益效果是，该沟槽-平面栅极EST结构大大改善了Snapback效应，使器件具有很低的转折电压，显著降低导通损耗，并提高最大可关断电流，且制作工艺简单，便于推广。
附图说明
图1是传统P-EST的基本结构剖面示意图；
图2是本发明TP-EST的基本结构剖面示意图；
图3是本发明TP-EST与传统P-EST在常温(300K)和高温(400K)下的正向阻断特性曲线；
图4是本发明TP-EST与传统P-EST在常温(300K)和高温(400K)下的导通特性曲线；
图5a是本发明TP-EST与传统P-EST在常温(300K)下的开通特性对比曲线；
图5b是本发明TP-EST与传统P-EST在常温(300K)下的关断特性对比曲线；
图6a是本发明TP-EST与传统P-EST在高温(400K)下的开通特性对比曲线；
图6b是本发明TP-EST与传统P-EST在高温(400K)下的关断特性对比曲线；
图7a是本发明TP-EST中p++层的水平位置偏差Δx对最大可关断电流的影响；
图7b是本发明TP-EST中p++层的浓度对最大可关断电流的影响；
图7c是本发明TP-EST中p++层的厚度对最大可关断电流的影响；
图8是本发明TP-EST和传统P-EST的最大可关断电流密度对比曲线。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
参照图1，传统P-EST在p基区的左侧和右侧均采用了平面栅结构，在栅极电压控制下，使得从n+阴极区经过沟道和n+浮置区过来的电子必须通过左侧表面沟道及其左侧的JFET区，才能进入n-漂移区，并且JFET区的电阻会限制电子电流，对n+浮置区/p基区形成的J3结开启没有帮助。
参照图2，本发明的TP-EST的结构是，整个器件以n-漂移区作为衬底，在n-漂移区上方设置有相互交叠的左、右两侧p基区，左侧p基区中设置有n+浮置区，右侧p基区中设置有n+阴极区；在左侧p基区的左侧设置有一个沟槽，该沟槽底部低于p基区底部，该沟槽内填充有柵氧化层和重掺杂的多晶硅，形成沟槽柵极；在p基区相互交叠区及n+阴极区左侧部分上表面共同设置有柵氧化层和重掺杂的多晶硅，形成平面柵极；沟槽栅极与平面栅极相连构成栅极G；在相互交叠的左、右两侧p基区内设置有p++层，p++层的左侧水平位置与平面栅极左侧对齐，p++层的顶部与n+阴极区的底部相接；n+阴极区右侧部分和右侧p基区部分上表面共同设置有铝金属化阴极K；n-漂移区下表面设置有n缓冲层，n缓冲层下表面设置有p+阳极区，p+阳极区下表面设置有多层的金属化阳极A。
沟槽深度为5μm～7μm，沟槽宽度为4μm～7μm。
p++层左侧水平位置与平面栅极左侧面的偏差为0～3μm，p++层的掺杂浓度为5×1017cm-3～3×1018cm-3，厚度d为0.2μm～2μm。
由图2可见，本发明TP-EST结构通过引入沟槽栅，在栅极电压控制下，使得从n+阴极区经过平面栅极下方的平面沟道和n+浮置区过来的电子沿沟槽栅极侧壁的垂直沟道流动，能够直接进入n-漂移区，有助于n+浮置区/p基区形成的J3结快速开启，同时因沟槽栅不存在类似平面栅的JFET区电阻，加速了电子流动。
沟槽参数是影响TP-EST器件特性的关键因素，要求沟槽深度必须比p基区稍深，以形成垂直沟道；但如果太深，导致沟槽底部的电场过高，会影响器件的正向阻断电压。沟槽宽度过窄受制于工艺精度，沟槽宽度过宽会影响通流面积，所以要精确控制。此外，p++层的参数是提升TP-EST闩锁电流容量的关键，p++层的浓度、厚度d、以及左侧水平位置与平面栅极左侧的偏差Δx均会影响最大可关断电流密度，但对器件的静态特性影响很小。
本发明的具有沟槽-平面柵的发射极开关晶闸管的制备方法，按照以下步骤具体实施：
步骤1：选用单晶衬底抛光片作为n-漂移区；经过清洗处理，在n-漂移区下表面，采用磷离子注入及高温推进兼退火，在下表面形成n缓冲层；
步骤2：对步骤1处理后的晶片进行氧化，先通过光刻在上表面形成硼离子注入窗口，同时去掉下表面的氧化层，然后利用光刻胶掩蔽在上表面和下表面分别进行的硼离子注入，去胶后高温推进兼退火，上表面形成相互交叠的左、右两侧p基区，下表面形成p+阳极区；
步骤3：对步骤2处理后的晶片进行氧化，上表面通过光刻形成硼离子注入窗口，然后采用高能硼离子注入及高温退火，形成p++层；
步骤4：在步骤3处理后的晶片重新进行氧化，上表面通过光刻形成磷离子注入窗口，然后利用光刻胶掩蔽进行磷离子注入，去胶后高温推进兼退火，形成n+浮置区和n+阴极区；
步骤5：在对步骤4处理后的晶片重新进行氧化，然后通过干法刻蚀在晶片上表面左边沿形成沟槽，并利用氧化及湿法刻蚀，去除沟槽侧壁和底部的损伤；
步骤6：在步骤5处理后的晶片上表面，通过干氧氧化工艺形成柵氧化层，然后通过化学气相淀积多晶硅并掺杂；
步骤7：对步骤6处理后的晶片上表面，利用化学机械抛光进行表面平坦化处理，通过光刻形成沟槽柵极和平面栅极，统称为栅极G；
步骤8：在步骤7处理后的晶片上表面，采用低压化学气相淀积生长一层磷硅玻璃，并在高温下回流实现元胞表面平整化；
步骤9：在步骤8处理后的晶片上表面，淀积金属铝层并反刻，下表面依次溅射铝、钛、镍、银四层金属化膜；经合金化后上表面形成阴极K和栅极G压焊点，下表面形成多层金属化的金属化阳极A；
步骤10：对步骤9处理后的晶片上表面，采用等离子化学气相淀积生长一层半绝缘多晶硅层和一层氮化硅，通过光刻形成栅极的压焊区图形；
步骤11：最后对步骤10处理后的晶片上表面，甩聚酰亚胺膜，通过光刻形成终端区保护层，并进行聚酰亚胺固化处理，完成表面钝化保护，即成。
本发明的TP-EST的工作过程是：
1)当TP-EST开通时，在阳-阴极之间施加正向电压(UAK>0)、栅-阴极之间施加的正电压大于阈值电压(UGK>UT)时，n+阴极区的电子会流经平面栅极下方的平面沟道、n+浮置区及沟槽栅侧壁的垂直沟道，直接进入n-漂移区，导致n-漂移区电位下降，使J1结更加正偏，于是p+阳极区穿过n缓冲层向n-漂移区注入空穴。部分空穴与n-漂移区的电子发生复合，未复合的空穴进入p基区，然后经p基区从阴极流出，TP-EST按照IGBT模式工作。
2)随着阳极电流密度逐渐增加，进入n+浮置区下方p基区的空穴增加，当n+浮置区下方p基区的电位大于n+浮置区/p基区形成的J3结开启电压(0.7V)时，n+浮置区开始向其下方p基区注入电子，使得npn晶体管导通，其集电极电流驱动pnp晶体管导通。当pnp和npn晶体管的共基极电流放大系数满足αpnp+αnpn≥1时，主晶闸管导通，此时器件由IGBT模式转换成EST模式。与P-EST结构相同，TP-EST导通期间栅压也需要持续施加，以保证沟道开启并通过电子流，否则主晶闸管也无法持续导通。
3)当TP-EST关断时，在栅-阴极之间施加负电压(UGK≤0)，平面沟道和垂直沟道均会消失，电子电流截止，p+阳极区注入的空穴经过p基区的p++层由阴极流出，n-漂移区中的电子通过n缓冲层从阳极流出，器件快速关断。由于其中引入p++层，大大减小了寄生晶闸管的p基区(即n+阴极区下方p基区)电阻，提高了器件的闩锁容量，可以有效避免器件因闩锁而出现关断失效。
仿真验证：
为了评价本发明TP-EST的特性，以6.5kV电压等级为例，利用仿真软件对上述的TP-EST在常温(300K)和高温(400K)下的正向阻断特性、导通特性、开关特性分别进行仿真。
1)正向阻断特性。
参照图3，是本发明TP-EST和传统P-EST在常温(300K)和高温(400K)下的正向阻断特性曲线。本发明TP-EST在常温下的阻断电压约为7674V，对应的阳极漏电流密度约为13mA/cm2；在高温(400K)下的阻断电压约为8688V，对应的阳极漏电流密度约为70mA/cm2。相比较而言，本发明TP-EST在常温下的阻断特性与传统P-EST接近；在高温(400K)下的阳极漏电流密度稍有增加。
2)导通特性。
参照图4，是本发明TP-EST和传统P-EST在常温(300K)和高温(400K)下的导通特性曲线。本发明TP-EST在常温(300K)下转折电压约为5.1V，对应的阳极电流密度约为43A/cm2；在高温(400K)下转折电压约为3.7V，对应的阳极电流密度约为13A/cm2。而传统P-EST常温(300K)下转折电压约为190V，对应的阳极电流密度约为30A/cm2；在高温(400K)下转折电压约为41V，对应的阳极电流密度约为9.6A/cm2。与传统P-EST相比较，本发明TP-EST在常温(300K)和高温(400K)下的转折电压明显减小，减小幅度分别约为97％和91％，显著改善了Snapback现象，有效降低了器件的导通损耗。
3)开关特性。
参照图5a、图5b分别是本发明TP-EST和传统P-EST常温(300K)下的开关特性曲线(测试条件：母线电压UAK＝3600V，栅极电阻RG＝15Ω，栅极电压UG＝0/10V，寄生电感L0＝6μH，负载电感LS＝850μH)。由图5a可知，在t＝2.1μs时分别给本发明TP-EST和传统P-EST的栅极加10V电压，器件开通；两者的电流上升速度相差不大，TP-EST的阳-阴极电压曲线比较平坦，但传统P-EST的阳-阴极电压曲线下降之后又出现一个较高的电压“波峰”，这是因为其中存在Snapback现象所致。由图5b可知，在相同的测试条件下，当t＝22.3μs时分别撤去其栅极电压，两者开始关断。TP-EST关断速度比传统P-EST稍慢，但关断电流约为87A/cm2，稍大于传统P-EST。
参照图6a、图6b分别是本发明TP-EST和传统P-EST高温(400K)下的开关特性曲线(测试条件：母线电压UAK＝3600V，栅极电阻RG＝15Ω，栅极电压UG＝0/10V，寄生电感L0＝6μH，负载电感LS＝850μH)。由图6a可知，本发明TP-EST和传统P-EST在高温下开通后，两者的电流上升速度几乎相同，TP-EST结构开通后其阳阴极电压曲线平坦；但传统P-EST的阳-阴极电压曲线仍存在一个较低的电压“波峰”，这是因为在高温下Snapback现象有所改善。由图6b可知，在相同的测试条件下，TP-EST的关断速度比传统P-EST慢，但关断电流约为91A/cm2，高于传统P-EST。
4)关键结构参数对最大可关断电流的影响。
图7a是本发明TP-EST中p++层的水平位置偏差Δx对最大可关断电流的影响。其中Δx＝0表示p++层左侧水平位置与平面栅极左侧对齐；Δx>0表示p++层左侧水平位置超出平面栅极左侧；Δx<0表示p++层左侧水平位置未超出平面栅极左侧。由图7a可知，当Δx＝3μm时，即p++层左侧水平位置超过平面栅极左侧3μm时，器件的最大可关断电流密度最大。
图7b是本发明TP-EST中p++层的浓度变化对最大可关断电流的影响。由图7b可知，最大可关断电流密度随p++层掺杂浓度增加先增大而后稍有减小，故p++层掺杂浓度其取值范围为5×1017cm-3～3×1018cm-3；并且当p++层掺杂浓度为1×1017cm-3时对应的最大可关断电流密度仍大于传统P-EST。
图7c是本发明TP-EST中p++层的厚度变化对最大可关断电流的影响。由图7c可知，最大可关断电流密度随p++层的厚度d的增加而逐渐增大，其范围可控制在0.2μm～2μm。并且当p++层的厚度大于0.2μm时对应的最大可关断电流密度大于传统P-EST。
图8是本发明TP-EST和传统P-EST的最大可关断电流密度对比曲线(测试条件为：母线电压UAK＝3600V、栅极电阻RG＝15Ω、栅极电压UG＝0～10V、栅压脉宽为20μs、寄生电感L0＝6μH及T＝300K)。在负载电感为265μH时，本发明的TP-EST的最大可关断电流密度可以达到280A/cm2，而传统P-EST则根本无法关断。若负载电感增加到390μH时，传统P-EST的最大可关断电流密度约为189A/cm2。相比于传统P-EST，TP-EST的最大可关断电流密度提高了48％。
Claims (5)
1.一种具有沟槽-平面柵的发射极开关晶闸管，其特征在于：以n-漂移区作为衬底，
在n-漂移区上方设置有相互交叠的左、右两侧p基区，左侧p基区中设置有n+浮置区，右侧p基区中设置有n+阴极区；在左侧p基区的左侧设置有一个沟槽，该沟槽底部低于p基区底部，该沟槽内填充有柵氧化层和重掺杂的多晶硅，形成沟槽柵极；在p基区相互交叠区及n+阴极区左侧部分上表面共同设置有柵氧化层和重掺杂的多晶硅，形成平面柵极；沟槽栅极与平面栅极相连构成栅极G；在相互交叠的左、右两侧p基区内设置有p++层，p++层的左侧水平位置与平面栅极左侧对齐，p++层的顶部与n+阴极区的底部相接；n+阴极区右侧部分和右侧p基区部分上表面共同设置有铝金属化阴极K；
n-漂移区下表面设置有n缓冲层，n缓冲层下表面设置有p+阳极区，p+阳极区下表面设置有多层的金属化阳极A。
2.按照权利要求1所述的具有沟槽-平面柵的发射极开关晶闸管，其特征在于：所述的金属化阳极A为多层结构。
3.按照权利要求1所述的具有沟槽-平面柵的发射极开关晶闸管，其特征在于：所述的沟槽深度为5μm～7μm，沟槽宽度为4μm～7μm。
4.按照权利要求1所述的具有沟槽-平面柵的发射极开关晶闸管，其特征在于：所述的p++层左侧水平位置与平面栅极左侧的偏差为0～3μm，p++层的掺杂浓度为5×1017cm-3～3×1018cm-3，厚度d为0.2μm～2μm。
5.按照权利要求1-4任一所述的具有沟槽-平面柵的发射极开关晶闸管的制备方法，其特征在于，按照以下步骤具体实施：
步骤1：选用单晶衬底抛光片作为n-漂移区；经过清洗处理，在n-漂移区下表面，采用磷离子注入及高温推进兼退火，在下表面形成n缓冲层；
步骤2：对步骤1处理后的晶片进行氧化，先通过光刻在上表面形成硼离子注入窗口，同时去掉下表面的氧化层，然后利用光刻胶掩蔽在上表面和下表面分别进行的硼离子注入，去胶后高温推进兼退火，上表面形成相互交叠的左、右两侧p基区，下表面形成p+阳极区；
步骤3：对步骤2处理后的晶片进行氧化，上表面通过光刻形成硼离子注入窗口，然后采用高能硼离子注入及高温退火，形成p++层；
步骤4：在步骤3处理后的晶片重新进行氧化，上表面通过光刻形成磷离子注入窗口，然后利用光刻胶掩蔽进行磷离子注入，去胶后高温推进兼退火，形成n+浮置区和n+阴极区；
步骤5：在对步骤4处理后的晶片重新进行氧化，然后通过干法刻蚀在晶片上表面左边沿形成沟槽，并利用氧化及湿法刻蚀，去除沟槽侧壁和底部的损伤；
步骤6：在步骤5处理后的晶片上表面，通过干氧氧化工艺形成柵氧化层，然后通过化学气相淀积多晶硅并掺杂；
步骤7：对步骤6处理后的晶片上表面，利用化学机械抛光进行表面平坦化处理，通过光刻形成沟槽柵极和平面栅极，统称为栅极G；
步骤8：在步骤7处理后的晶片上表面，采用低压化学气相淀积生长一层磷硅玻璃，并在高温下回流实现元胞表面平整化；
步骤9：在步骤8处理后的晶片上表面，淀积金属铝层并反刻，下表面依次溅射铝、钛、镍、银四层金属化膜；经合金化后上表面形成阴极K和栅极G压焊点，下表面形成多层金属化的金属化阳极A；
步骤10：对步骤9处理后的晶片上表面，采用等离子化学气相淀积生长一层半绝缘多晶硅层和一层氮化硅，通过光刻形成栅极的压焊区图形；
步骤11：最后对步骤10处理后的晶片上表面，甩聚酰亚胺膜，通过光刻形成终端区保护层，并进行聚酰亚胺固化处理，完成表面钝化保护，即成。
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