CN116259653B - 一种晶体管功率器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种晶体管功率器件及其制备方法，包括第一导电类型衬底，所述第一导电类型衬底的下表面设置有漏极金属，所述第一导电类型衬底的上表面设置有所述第一导电类型外延层；所述第一导电类型外延层上表面自左至右依次间隔布置有第一栅极沟槽、第二栅极沟槽、第三栅极沟槽和第四栅极沟槽，所述第一栅极沟槽左半部分位于元胞区，所述第一栅极沟槽的右半部分位于终端区，所述第二栅极沟槽、第三栅极沟槽和第四栅极沟槽均位于终端区；在第二栅极沟槽与第三栅极沟槽之间，以及第三栅极沟槽与第四栅极沟槽之间注入第一导电类型掺杂区，避免接触孔的侧壁出现氧化层而对接触孔处形成欧姆接触的质量产生影响。
Description
技术领域
本发明涉及一种晶体管功率器件及其制备方法，属于半导体器件技术领域。
背景技术
屏蔽栅金属氧化物半导体场效应晶体管(Shielded Gate Trench Metal OxideSemi Field Effect Transistor，缩写SGT-MOSFET)功率器件在现有技术中已得到广泛的应用。同时，由于其输入电阻大、易于驱动、控制简单、频率特性高的优点，广泛应用于开关电源、汽车电子、马达驱动等各种领域。
申请号为CN202022224211.7的实用新型专利公开了一种抗EMI的SGT器件，包括第一导电类型的衬底、位于第一导电类型的衬底的上表面的第一导电类型的外延层、位于第一导电类型的外延层内的沟槽栅结构、位于第一导电类型的外延层侧面上方的沟槽源结构、位于沟槽源结构与第一导电类型的外延层之间的第一介质层及第一导电类型的重掺杂体区，以及位于沟槽栅结构的上方的第二介质层；所述沟槽栅结构包括栅极沟槽，以及位于栅极沟槽内的屏蔽栅极与多晶硅栅极；所述沟槽源结构包括源极沟槽，以及位于源极沟槽内的源极金属。该实用新型增大SGT源漏电容Cds，减少开关震荡，从而减少器件的电压震荡dv/dt失效可能性和EMI噪声；
另外，还存在如下常见的SGT器件终端结构：
如图27所示，为PB(P-typebody，P型体区)普注的方式；
如图28所示，为PB带光刻版注入的方式；
但是，当第一介质层、第二介质层和第三介质层均为氧化层时，为了避免在源极金属所填充的接触孔(contact，简称CT)底部形成的氧化层(oxide)处击穿，接触孔底部形成的氧化层需要与多晶硅栅极(S-poly)底部的氧化层厚度相当，而接触孔底部形成的氧化层不管是淀积还是热氧生长，都会使接触孔的侧壁出现氧化层，会对接触孔处形成欧姆接触的质量产生影响。
因此，需要有一种晶体管功率器件及其制备方法，避免对接触孔处形成欧姆接触的质量产生影响。
发明内容
本发明要解决的技术问题是：为了克服现有技术的不足，提供避免对接触孔处形成欧姆接触的质量产生影响的一种晶体管功率器件及其制备方法。
本发明解决上述问题所采用的技术方案为：一种晶体管功率器件，所述晶体管功率器件终端分为元胞区和终端区，包括第一导电类型衬底，所述第一导电类型衬底的下表面设置有漏极金属，所述第一导电类型衬底的上表面设置有所述第一导电类型外延层；
所述第一导电类型外延层上表面自左至右依次间隔布置有第一栅极沟槽、第二栅极沟槽、第三栅极沟槽和第四栅极沟槽，所述第一栅极沟槽左半部分位于元胞区，所述第一栅极沟槽的右半部分位于终端区，所述第二栅极沟槽、第三栅极沟槽和第四栅极沟槽均位于终端区；
所述第一栅极沟槽内上下间隔设置有第五栅极多晶硅和第一栅极多晶硅，所述第二栅极沟槽内设置有第二栅极多晶硅，所述第三栅极沟槽内设置有第三栅极多晶硅，所述第四栅极沟槽内设置有第四栅极多晶硅；
所述第一导电类型外延层上表面设置有绝缘层，所述绝缘层填充至第一栅极沟槽、第二栅极沟槽、第三栅极沟槽和第四栅极沟槽内；
所述第一导电类型外延层上表面设置有两个第二导电类型外延层，其中一个第二导电类型外延层位于第一栅极沟槽和第二栅极沟槽之间，另一个第二导电类型外延层位于第一栅极沟槽的远离第二栅极沟槽的一侧；
左侧第二导电类型外延层表面和第一导电类型外延层上表面设置有第一导电类型掺杂区；
所述第一导电类型外延层表面上的第一导电类型掺杂区设置有两个，其中一个第一导电类型掺杂区位于第二栅极沟槽和第三栅极沟槽之间，另一个第一导电类型掺杂区位于第四栅极沟槽和第三栅极沟槽之间；
两个第二导电类型外延层中均设置有第二导电类型掺杂区，所述元胞区的第二导电类型掺杂区的上表面与第一导电类型掺杂区的下表面接触；
所述绝缘层上表面设置有源极金属，所述第三栅极多晶硅和终端区的第二导电类型掺杂区均与源极金属相连，所述元胞区的第一导电类型掺杂区和元胞区的第二导电类型掺杂区均与源极金属相连；
所述绝缘层上表面内凹；
所述内凹对应于第三栅极沟槽和终端区的两个第一导电类型掺杂区位置。
作为优选，所述第一栅极沟槽和第二栅极沟槽具有相同结构，所述第三栅极沟槽和第四栅极沟槽具有相同结构。
作为优选，所述第二栅极沟槽的槽深小于第三栅极沟槽的槽深。
作为优选，对于N型功率半导体器件，所述第一导电类型为N型，所述第二导电类型为P型；对于P型功率半导体器件，所述第一导电类型为P型，所述第二导电类型为N型。
作为优选，一种晶体管功率器件制备方法，包括如下步骤：
步骤S1：提供第一导电类型衬底，在第一导电类型衬底上表面外延生长第一导电类型外延层，在第一导电类型衬底下表面设置漏极金属；
步骤S2：形成栅极多晶硅；
步骤S2.1：在第一导电类型外延层上表面进行氮化硅淀积，形成氮化硅层；
步骤S2.2：通过光刻胶技术，选择性蚀刻氮化硅层；
步骤S2.3：通过光刻胶技术，在第一导电类型外延层上表面的对应于氮化硅层蚀刻位置处蚀刻出栅极沟槽；
所述栅极沟槽包括自左至右依次间隔布置的第一栅极沟槽、第二栅极沟槽、第三栅极沟槽和第四栅极沟槽，所述第一栅极沟槽左半部分位于元胞区，所述第一栅极沟槽的右半部分位于终端区，所述第二栅极沟槽、第三栅极沟槽和第四源极栅极均位于终端区，所述第一栅极沟槽和第二栅极沟槽具有相同结构，所述第三栅极沟槽和第四栅极沟槽具有相同结构，所述第二栅极沟槽的槽深小于第三栅极沟槽的槽深；
步骤S2.4：在栅极沟槽的侧壁和底部形成第一氧化层；
步骤S2.5：去除表面氮化硅后，在栅极沟槽内和第一导电类型外延层上表面注入多晶硅；
步骤S2.6：蚀刻去除第一导电类型外延层上表面的多晶硅；
步骤S2.7：通过光刻技术对第一栅极沟槽内的栅极多晶硅和第一氧化层以及第二栅极沟槽内的栅极多晶硅和第一氧化层进行蚀刻，且蚀刻深度小于第一栅极沟槽的槽深；
步骤S2.8：槽侧壁牺牲氧化；第一导电类型外延层上表面、栅极多晶硅上表面、经步骤S2.7处理的第一栅极沟槽内壁处和经步骤S2.7处理的第二栅极沟槽内壁处形成第二氧化层；
步骤S3；在第一栅极沟槽内形成第五栅极多晶硅；
步骤S4：形成第二导电类型外延层；
步骤S4.1：通过光刻胶技术，在第一导电类型外延层表面推阱形成两个第二导电类型外延层，其中一个第二导电类型外延层位于第一栅极沟槽和第二栅极沟槽之间，另一个第二导电类型外延层位于第一栅极沟槽的远离第二栅极沟槽的一侧；
步骤S4.2：分别在左侧第二导电类型外延层表面和第一导电类型外延层上表面形成第一导电类型掺杂区；
第一导电类型外延层表面上的第一导电类型掺杂区设置有两个，其中一个第一导电类型掺杂区位于第二栅极沟槽和第三栅极沟槽之间，另一个第一导电类型掺杂区位于第二栅极沟槽和第三栅极沟槽之间；
步骤S4.3：第一导电类型外延层上表面形成电介质层；
步骤S4.4：通过光刻胶技术，电介质层上表面选择性蚀刻出接触孔；
所述接触孔设置有三个，三个接触孔分别延伸至第三栅极沟槽内的第三栅极多晶硅内、左侧第二导电类型外延层和右侧第二导电类型外延层内，左侧第二导电类型外延层处的接触孔底部位于第一导电类型掺杂区下方；
步骤S4.5：左侧两个接触孔内底部均包裹形成第二导电类型掺杂区，元胞区的第二导电类型掺杂区上表面与元胞区的第一导电类型掺杂区下表面接触；
步骤S5：形成金属层
步骤S5.1：在各接触孔内填充源极金属；
步骤S5.2：通过光刻胶技术对右侧源极金属位置处的电介质层蚀刻并形成内凹，且蚀刻深度小于电介质层的厚度；
步骤S5.3：在经步骤S5.2处理的电介质层上表面进行源极金属淀积；
步骤S5.4：对源极金属层上表面平坦化处理；
作为优选，步骤S5.4采用化学机械平坦化方式。
作为优选，步骤S3具体包括如下步骤：
步骤S3.1：在第一导电类型外延层上表面、经步骤S2处理的第一栅极沟槽处和第二栅极沟槽处形成第三氧化层；
步骤S3.2：经光刻胶技术蚀刻去除第一导电类型外延层上表面的第三氧化层；
步骤S3.3：通过光刻胶技术对第一栅极沟槽内的第三氧化层和第一栅极沟槽内的第二氧化层进行蚀刻，且蚀刻深度小于第三氧化层在第一栅极沟槽内的深度；
步骤S3.4：经步骤S3.3处理过的第一栅极沟槽内壁再次形成第二氧化层；
步骤S3.5：将多晶硅注入第一导电类型外延层上表面和经步骤S3.4处理过的第一栅极沟槽内；
步骤S3.6：蚀刻去除第一导电类型外延层上表面的多晶硅，此时位于第一栅极沟槽内的多晶硅为第五栅极多晶硅。
作为优选，步骤S3.1中，所述第三氧化层通过高密度等离子体淀积而成。
与现有技术相比，本发明的优点在于：
本发明一种晶体管功率器件及其制备方法，在第二栅极沟槽与第三栅极沟槽之间，以及第三栅极沟槽与第四栅极沟槽之间注入第一导电类型掺杂区，另外，终端区的第一导电类型掺杂区上的电介质层刻薄，使得第一导电类型掺杂区(N+)、电介质层(ILD)和源极金属(metal)形成金属氧化物半导体电容(MIS)，且与第一导电类型外延层电阻(N-epi)和第一导电类型衬底电阻(R-epi)形成RC吸收回路，提高EMI鲁棒性，避免接触孔的侧壁出现氧化层而对接触孔处形成欧姆接触的质量产生影响。
附图说明
图1为本发明一种晶体管功率器件的结构示意图；
图2为步骤S1的结构示意图；
图3为步骤S2.1的结构示意图；
图4为步骤S2.2的结构示意图；
图5为步骤S2.3的结构示意图；
图6为步骤S2.4的结构示意图；
图7为步骤S2.5的结构示意图；
图8为步骤S2.6的结构示意图；
图9为步骤S2.7的结构示意图；
图10为步骤S2.8的结构示意图；
图11为步骤S3.1的结构示意图；
图12为步骤S3.2的结构示意图；
图13为步骤S3.3的结构示意图；
图14为步骤S3.4的结构示意图；
图15为步骤S3.5的结构示意图；
图16为步骤S3.6的结构示意图；
图17为步骤S4.1的结构示意图；
图18为步骤S4.2的结构示意图；
图19为步骤S4.3的结构示意图；
图20为步骤S4.4的结构示意图；
图21为步骤S4.5的结构示意图；
图22为步骤S5.1的结构示意图；
图23为步骤S5.2的结构示意图；
图24为步骤S5.3的结构示意图；
图25为步骤S5.4的结构示意图；
图26为本发明一种晶体管功率器件的等效电路图；
图27为PB普注的方式的SGT器件终端结构；
图28为PB带光刻版注入方式的SGT器件终端结构。
其中：
元胞区100，终端区200；
第一导电类型衬底1，漏极金属2，第一导电类型外延层3，绝缘层4，第二导电类型外延层5，源极金属6，氮化硅7，光刻胶8，多晶硅9，接触孔10，内凹11；
第一栅极沟槽31，第二栅极沟槽32，第三栅极沟槽33，第四栅极沟槽34，第一栅极多晶硅35，第二栅极多晶硅36，第三栅极多晶硅37，第四栅极多晶硅38，第五栅极多晶硅39；
第一氧化层41，第二氧化层42，第三氧化层43，电介质层44；
第一导电类型掺杂区51，第二导电类型掺杂区52；
栅端3a，漏端3b，源端3c，栅电阻Rg3d，栅漏电容Cgd3e，栅源电容Cgs3f，寄生体二极管3g，栅源电容Cds3h，衬底电阻R-epi3i，金属氧化物半导体电容C-mis3j。
具体实施方式
如图1所示，本实施例中的一种晶体管功率器件，所述晶体管功率器件终端分为元胞区100和终端区200，包括
第一导电类型衬底1；
漏极金属2，所述漏极金属2设置在第一导电类型衬底1的下表面；
第一导电类型外延层3，所述第一导电类型外延层3设置在第一导电类型衬底1的上表面；
所述第一导电类型外延层3上表面自左至右依次间隔布置有第一栅极沟槽31、第二栅极沟槽32、第三栅极沟槽33和第四栅极沟槽34，所述第一栅极沟槽31左半部分位于元胞区100，所述第一栅极沟槽31的右半部分位于终端区200，所述第二栅极沟槽32、第三栅极沟槽33和第四栅极沟槽34均位于终端区200，所述第一栅极沟槽31和第二栅极沟槽32具有相同结构，所述第三栅极沟槽33和第四栅极沟槽34具有相同结构，所述第二栅极沟槽32的槽深小于第三栅极沟槽33的槽深；
所述第一栅极沟槽31内上下间隔设置有第五栅极多晶硅39和第一栅极多晶硅35，所述第二栅极沟槽32内设置有第二栅极多晶硅36，所述第三栅极沟槽33内设置有第三栅极多晶硅37，所述第四栅极沟槽34内设置有第四栅极多晶硅38；
所述第一导电类型外延层3上表面设置有绝缘层4，所述绝缘层4填充至第一栅极沟槽31、第二栅极沟槽32、第三栅极沟槽33和第四栅极沟槽34内，所述绝缘层4上表面内凹11，内凹11处对应于第三栅极沟槽33位置；
所述第一导电类型外延层3上表面设置有两个第二导电类型外延层5，其中一个第二导电类型外延层5位于第一栅极沟槽31和第二栅极沟槽32之间，另一个第二导电类型外延层5位于第一栅极沟槽31的远离第二栅极沟槽32的一侧；
左侧第二导电类型外延层5表面和第一导电类型外延层3上表面设置有第一导电类型掺杂区51；
所述第一导电类型外延层3表面上的第一导电类型掺杂区51设置有两个，其中一个第一导电类型掺杂区51位于第二栅极沟槽32和第三栅极沟槽33之间，另一个第一导电类型掺杂区51位于第四栅极沟槽34和第三栅极沟槽33之间；
两个第二导电类型外延层5中均设置有第二导电类型掺杂区52，所述元胞区100的第二导电类型掺杂区52的上表面与第一导电类型掺杂区51的下表面接触；
所述绝缘层4上表面设置源极金属6，所述第三栅极多晶硅37和终端区200的第二导电类型掺杂区52均与源极金属6相连，所述元胞区100的第一导电类型掺杂区51和元胞区100的第二导电类型掺杂区52均与源极金属6相连，便于增大导电面积，提高器件的雪崩耐量；
对于N型功率半导体器件，所述第一导电类型为N型，所述第二导电类型为P型；对于P型功率半导体器件，所述第一导电类型为P型，所述第二导电类型为N型；
如图2-25所示，一种晶体管功率器件制备方法，包括如下步骤：
步骤S1：提供第一导电类型衬底1，在第一导电类型衬底1上表面外延生长第一导电类型外延层3，在第一导电类型衬底1下表面设置漏极金属2；
步骤S2：形成栅极多晶硅9；
步骤S2.1：在第一导电类型外延层3上表面进行氮化硅7淀积，形成氮化硅7层；
步骤S2.2：通过光刻胶8技术，选择性蚀刻氮化硅7层；
步骤S2.3：通过光刻胶8技术，在第一导电类型外延层3上表面的对应于氮化硅7层蚀刻位置处蚀刻出栅极沟槽；
所述栅极沟槽包括自左至右依次间隔布置的第一栅极沟槽31、第二栅极沟槽32、第三栅极沟槽33和第四栅极沟槽34，所述第一栅极沟槽31左半部分位于元胞区100，所述第一栅极沟槽31的右半部分位于终端区200，所述第二栅极沟槽32、第三栅极沟槽33和第四源极栅极均位于终端区200，所述第一栅极沟槽31和第二栅极沟槽32具有相同结构，所述第三栅极沟槽33和第四栅极沟槽34具有相同结构，所述第二栅极沟槽32的槽深小于第三栅极沟槽33的槽深；
步骤S2.4：在栅极沟槽的侧壁和底部形成第一氧化层41；
步骤S2.5：去除表面氮化硅7后，在栅极沟槽内和第一导电类型外延层3上表面注入多晶硅9；
步骤S2.6：蚀刻去除第一导电类型外延层3上表面的多晶硅9；
步骤S2.7：通过光刻技术对第一栅极沟槽31内的栅极多晶硅9和第一氧化层41以及第二栅极沟槽32内的栅极多晶硅9和第一氧化层41进行蚀刻，且蚀刻深度小于第一栅极沟槽31的槽深；
步骤S2.8：槽侧壁牺牲氧化；第一导电类型外延层3上表面、栅极多晶硅9上表面、经步骤S2.7处理的第一栅极沟槽31内壁处和经步骤S2.7处理的第二栅极沟槽32内壁处形成第二氧化层42；
步骤S3；在第一栅极沟槽31内形成第五栅极多晶硅39；
步骤S3.1：在第一导电类型外延层3上表面、经步骤S2处理的第一栅极沟槽31处和第二栅极沟槽32处通过高密度等离子体淀积形成第三氧化层43；
步骤S3.2：经光刻胶8技术蚀刻去除第一导电类型外延层3上表面的第三氧化层43；
步骤S3.3：通过光刻胶8技术对第一栅极沟槽31内的第三氧化层43和第一栅极沟槽31内的第二氧化层42进行蚀刻，且蚀刻深度小于第三氧化层43在第一栅极沟槽31内的深度；
步骤S3.4：经步骤S3.3处理过的第一栅极沟槽31内壁再次形成第二氧化层42；
步骤S3.5：将多晶硅9注入第一导电类型外延层3上表面和经步骤S3.4处理过的第一栅极沟槽31内；
步骤S3.6：蚀刻去除第一导电类型外延层3上表面的多晶硅9，此时位于第一栅极沟槽31内的多晶硅9为第五栅极多晶硅39；
步骤S4：形成第二导电类型外延层5；
步骤S4.1：通过光刻胶8技术，在第一导电类型外延层3表面推阱形成两个第二导电类型外延层5，其中一个第二导电类型外延层5位于第一栅极沟槽31和第二栅极沟槽32之间，另一个第二导电类型外延层5位于第一栅极沟槽31的远离第二栅极沟槽32的一侧；
步骤S4.2：分别在左侧第二导电类型外延层5表面和第一导电类型外延层3上表面形成第一导电类型掺杂区51；
第一导电类型外延层3表面上的第一导电类型掺杂区51设置有两个，其中一个第一导电类型掺杂区51位于第二栅极沟槽32和第三栅极沟槽33之间，另一个第一导电类型掺杂区51位于第二栅极沟槽32和第三栅极沟槽33之间；
步骤S4.3：第一导电类型外延层3上表面形成电介质层44，电介质层44起隔离作用；
步骤S4.4：通过光刻胶8技术，电介质层44上表面选择性蚀刻出接触孔10；
所述接触孔10设置有三个，三个接触孔10分别延伸至第三栅极沟槽33内的第三栅极多晶硅37内、左侧第二导电类型外延层5和右侧第二导电类型外延层5内，左侧第二导电类型外延层5处的接触孔10底部位于第一导电类型掺杂区51下方；
步骤S4.5：左侧两个接触孔10内底部均包裹形成第二导电类型掺杂区52，元胞区100的第二导电类型掺杂区52上表面与元胞区100的第一导电类型掺杂区51下表面接触；
步骤S5：形成金属层；
步骤S5.1：在各接触孔10内填充源极金属6；
步骤S5.2：通过光刻胶8技术对电介质层44上表面蚀刻并形成内凹11，蚀刻深度小于电介质层44的厚度，所述内凹11对应于第三栅极沟槽33和终端区200的两个第一导电类型掺杂区51位置；
步骤S5.3：在经步骤S5.2处理的电介质层44上表面进行源极金属6淀积；
步骤S5.4：对源极金属6层上表面进行化学机械平坦化处理，化学机械平坦化是表面全局平坦化技术中的一种，是化学增强型机械抛光或机械增强型湿法化学蚀刻；
所述第一氧化层41、第二氧化层42、第三氧化层43和电介质层44组合形成为绝缘层4的整体；
另外，第三栅极沟槽33、第三栅极多晶硅37及终端区200的两个第一导电类型掺杂区51所组成的结构可以设置有多个；而第五栅极多晶硅39可以设置为两个，且两个第五栅极多晶硅39分别布置在第一栅极多晶硅35左右两侧；
所述晶体管功率器件整个结构可以是体硅、碳化硅、砷化镓、磷化铟或锗硅等半导体材料制作；
如图26所示，在第二栅极沟槽32与第三栅极沟槽33之间，以及第三栅极沟槽33与第四栅极沟槽34之间注入第一导电类型掺杂区51，另外，终端区200的第一导电类型掺杂区51上的电介质层44刻薄，使得第一导电类型掺杂区51(N+)、电介质层44(ILD)和源极金属6(metal)形成金属氧化物半导体电容(MIS)，且与第一导电类型外延层电阻(N-epi)和第一导电类型衬底电阻(R-epi)形成RC吸收回路，提高EMI鲁棒性，(EMI，electromagneticinterference，电磁干扰)，且不影响元胞区100的其他电学特性，其中鲁棒性为控制系统在其特性或参数发生摄动时仍可使品质指标保持不变的性能，避免接触孔10的侧壁出现氧化层而对接触孔10处形成欧姆接触的质量产生影响。
除上述实施例外，本发明还包括有其他实施方式，凡采用等同变换或者等效替换方式形成的技术方案，均应落入本发明权利要求的保护范围之内。
Claims (8)
1.一种晶体管功率器件，其特征在于：所述晶体管功率器件终端分为元胞区(100)和终端区(200)，包括第一导电类型衬底(1)，所述第一导电类型衬底(1)的下表面设置有漏极金属(2)，所述第一导电类型衬底(1)的上表面设置有所述第一导电类型外延层(3)；
所述第一导电类型外延层(3)上表面自左至右依次间隔布置有第一栅极沟槽(31)、第二栅极沟槽(32)、第三栅极沟槽(33)和第四栅极沟槽(34)，所述第一栅极沟槽(31)左半部分位于元胞区(100)，所述第一栅极沟槽(31)的右半部分位于终端区(200)，所述第二栅极沟槽(32)、第三栅极沟槽(33)和第四栅极沟槽(34)均位于终端区(200)；
所述第一栅极沟槽(31)内上下间隔设置有第五栅极多晶硅(39)和第一栅极多晶硅(35)，所述第二栅极沟槽(32)内设置有第二栅极多晶硅(36)，所述第三栅极沟槽(33)内设置有第三栅极多晶硅(37)，所述第四栅极沟槽(34)内设置有第四栅极多晶硅(38)；
所述第一导电类型外延层(3)上表面设置有绝缘层(4)，所述绝缘层(4)填充至第一栅极沟槽(31)、第二栅极沟槽(32)、第三栅极沟槽(33)和第四栅极沟槽(34)内；
所述第一导电类型外延层(3)上表面设置有两个第二导电类型外延层(5)，其中一个第二导电类型外延层(5)位于第一栅极沟槽(31)和第二栅极沟槽(32)之间，另一个第二导电类型外延层(5)位于第一栅极沟槽(31)的远离第二栅极沟槽(32)的一侧；
左侧第二导电类型外延层(5)表面和第一导电类型外延层(3)上表面设置有第一导电类型掺杂区(51)；
所述第一导电类型外延层(3)表面上的第一导电类型掺杂区(51)设置有两个，其中一个第一导电类型掺杂区(51)位于第二栅极沟槽(32)和第三栅极沟槽(33)之间，另一个第一导电类型掺杂区(51)位于第四栅极沟槽(34)和第三栅极沟槽(33)之间；
两个第二导电类型外延层(5)中均设置有第二导电类型掺杂区(52)，所述元胞区(100)的第二导电类型掺杂区(52)的上表面与第一导电类型掺杂区(51)的下表面接触；
所述绝缘层(4)上表面设置有源极金属(6)，所述第三栅极多晶硅(37)和终端区(200)的第二导电类型掺杂区(52)均与源极金属(6)相连，所述元胞区(100)的第一导电类型掺杂区(51)和元胞区(100)的第二导电类型掺杂区(52)均与源极金属(6)相连；
所述绝缘层(4)上表面内凹(11)；
所述内凹(11)对应于第三栅极沟槽(33)和终端区(200)的两个第一导电类型掺杂区(51)位置。
2.根据权利要求1所述的一种晶体管功率器件，其特征在于：所述第一栅极沟槽(31)和第二栅极沟槽(32)具有相同结构，所述第三栅极沟槽(33)和第四栅极沟槽(34)具有相同结构。
3.根据权利要求2所述的一种晶体管功率器件，其特征在于：所述第二栅极沟槽(32)的槽深小于第三栅极沟槽(33)的槽深。
4.根据权利要求1所述的一种晶体管功率器件，其特征在于：对于N型功率半导体器件，所述第一导电类型为N型，所述第二导电类型为P型；对于P型功率半导体器件，所述第一导电类型为P型，所述第二导电类型为N型。
5.一种晶体管功率器件制备方法，其特征在于：包括如下步骤：
步骤S1：提供第一导电类型衬底(1)，在第一导电类型衬底(1)上表面外延生长第一导电类型外延层(3)，在第一导电类型衬底(1)下表面设置漏极金属(2)；
步骤S2：形成栅极多晶硅(9)；
步骤S2.1：在第一导电类型外延层(3)上表面进行氮化硅(7)淀积，形成氮化硅(7)层；
步骤S2.2：通过光刻胶(8)技术，选择性蚀刻氮化硅(7)层；
步骤S2.3：通过光刻胶(8)技术，在第一导电类型外延层(3)上表面的对应于氮化硅(7)层蚀刻位置处蚀刻出栅极沟槽；
所述栅极沟槽包括自左至右依次间隔布置的第一栅极沟槽(31)、第二栅极沟槽(32)、第三栅极沟槽(33)和第四栅极沟槽(34)，所述第一栅极沟槽(31)左半部分位于元胞区(100)，所述第一栅极沟槽(31)的右半部分位于终端区(200)，所述第二栅极沟槽(32)、第三栅极沟槽(33)和第四源极栅极均位于终端区(200)，所述第一栅极沟槽(31)和第二栅极沟槽(32)具有相同结构，所述第三栅极沟槽(33)和第四栅极沟槽(34)具有相同结构，所述第二栅极沟槽(32)的槽深小于第三栅极沟槽(33)的槽深；
步骤S2.4：在栅极沟槽的侧壁和底部形成第一氧化层(41)；
步骤S2.5：去除表面氮化硅(7)后，在栅极沟槽内和第一导电类型外延层(3)上表面注入多晶硅(9)；
步骤S2.6：蚀刻去除第一导电类型外延层(3)上表面的多晶硅(9)；
步骤S2.7：通过光刻技术对第一栅极沟槽(31)内的栅极多晶硅(9)和第一氧化层(41)以及第二栅极沟槽(32)内的栅极多晶硅(9)和第一氧化层(41)进行蚀刻，且蚀刻深度小于第一栅极沟槽(31)的槽深；
步骤S2.8：槽侧壁牺牲氧化；第一导电类型外延层(3)上表面、栅极多晶硅(9)上表面、经步骤S2.7处理的第一栅极沟槽(31)内壁处和经步骤S2.7处理的第二栅极沟槽(32)内壁处形成第二氧化层(42)；
步骤S3；在第一栅极沟槽(31)内形成第五栅极多晶硅(39)；
步骤S4：形成第二导电类型外延层(5)；
步骤S4.1：通过光刻胶(8)技术，在第一导电类型外延层(3)表面推阱形成两个第二导电类型外延层(5)，其中一个第二导电类型外延层(5)位于第一栅极沟槽(31)和第二栅极沟槽(32)之间，另一个第二导电类型外延层(5)位于第一栅极沟槽(31)的远离第二栅极沟槽(32)的一侧；
步骤S4.2：分别在左侧第二导电类型外延层(5)表面和第一导电类型外延层(3)上表面形成第一导电类型掺杂区(51)；
第一导电类型外延层(3)表面上的第一导电类型掺杂区(51)设置有两个，其中一个第一导电类型掺杂区(51)位于第二栅极沟槽(32)和第三栅极沟槽(33)之间，另一个第一导电类型掺杂区(51)位于第二栅极沟槽(32)和第三栅极沟槽(33)之间；
步骤S4.3：第一导电类型外延层(3)上表面形成电介质层(44)；
步骤S4.4：通过光刻胶(8)技术，电介质层(44)上表面选择性蚀刻出接触孔(10)；
所述接触孔(10)设置有三个，三个接触孔(10)分别延伸至第三栅极沟槽(33)内的第三栅极多晶硅(37)内、左侧第二导电类型外延层(5)和右侧第二导电类型外延层(5)内，左侧第二导电类型外延层(5)处的接触孔(10)底部位于第一导电类型掺杂区(51)下方；
步骤S4.5：左侧两个接触孔(10)内底部均包裹形成第二导电类型掺杂区(52)，元胞区(100)的第二导电类型掺杂区(52)上表面与元胞区(100)的第一导电类型掺杂区(51)下表面接触；
步骤S5：形成金属层
步骤S5.1：在各接触孔(10)内填充源极金属(6)；
步骤S5.2：通过光刻胶(8)技术对右侧源极金属(6)位置处的电介质层(44)蚀刻并形成内凹(11)，且蚀刻深度小于电介质层(44)的厚度；
步骤S5.3：在经步骤S5.2处理的电介质层(44)上表面进行源极金属(6)淀积；
步骤S5.4：对源极金属(6)层上表面平坦化处理。
6.根据权利要求5所述的一种晶体管功率器件制备方法，其特征在于：步骤S5.4采用化学机械平坦化方式。
7.根据权利要求5所述的一种晶体管功率器件制备方法，其特征在于：步骤S3具体包括如下步骤：
步骤S3.1：在第一导电类型外延层(3)上表面、经步骤S2处理的第一栅极沟槽(31)处和第二栅极沟槽(32)处形成第三氧化层(43)；
步骤S3.2：经光刻胶(8)技术蚀刻去除第一导电类型外延层(3)上表面的第三氧化层(43)；
步骤S3.3：通过光刻胶(8)技术对第一栅极沟槽(31)内的第三氧化层(43)和第一栅极沟槽(31)内的第二氧化层(42)进行蚀刻，且蚀刻深度小于第三氧化层(43)在第一栅极沟槽(31)内的深度；
步骤S3.4：经步骤S3.3处理过的第一栅极沟槽(31)内壁再次形成第二氧化层(42)；
步骤S3.5：将多晶硅(9)注入第一导电类型外延层(3)上表面和经步骤S3.4处理过的第一栅极沟槽(31)内；
步骤S3.6：蚀刻去除第一导电类型外延层(3)上表面的多晶硅(9)，此时位于第一栅极沟槽(31)内的多晶硅(9)为第五栅极多晶硅(39)。
8.根据权利要求7所述的一种晶体管功率器件制备方法，其特征在于：步骤S3.1中，所述第三氧化层(43)通过高密度等离子体淀积而成。
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