JPH04206838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04206838A JPH04206838A JP33750590A JP33750590A JPH04206838A JP H04206838 A JPH04206838 A JP H04206838A JP 33750590 A JP33750590 A JP 33750590A JP 33750590 A JP33750590 A JP 33750590A JP H04206838 A JPH04206838 A JP H04206838A
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- Japan
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- resist
- source
- drain electrode
- whole surface
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- Pending
Links
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- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 abstract description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２段構造のリセス溝を有する半導体装置の製
造方法に関するものである。
造方法に関するものである。
第２図（ａ）〜（ｄ）は従来の半導体装置の製造工程を
示す断面図で、図において（１ａ）は半導体基板、（Ｉ
ｂ）は半導体基板（１ａ）上に形成された動作層、（１
ｃ）は第１のリセス溝、（１ｄ）は第２のリセス溝、（
２）はソース・ドレイン電極、（３）は第１のリセス溝
（１ｃ）形成時マスクとなるレジストＡ、（４）は第２
のリセス溝（１ｄ）およびゲート電極形成時マスクとな
るレジストＢ、（５）はゲート電極である。
示す断面図で、図において（１ａ）は半導体基板、（Ｉ
ｂ）は半導体基板（１ａ）上に形成された動作層、（１
ｃ）は第１のリセス溝、（１ｄ）は第２のリセス溝、（
２）はソース・ドレイン電極、（３）は第１のリセス溝
（１ｃ）形成時マスクとなるレジストＡ、（４）は第２
のリセス溝（１ｄ）およびゲート電極形成時マスクとな
るレジストＢ、（５）はゲート電極である。
次に製造工程について説明する。
初めに、予めイオン注入法等により形成された動作層（
ｌｂ）及びソース・ドレイン電極（２）か形成されたＧ
ａＡｓ等の半導体基板（１ａ）上に、所望の領域か開口
したレジストＡ（３）を形成する（第２図（ａ））次に
第２図（ｂ）に示すように、レジスｌ−Ａ （３）をマ
スクに動作層（１ｂ）をエツチングし第１のリセス溝（
ＩＣ）を形成した後、ゲート電極か形成される領域のみ
開口したレジストＢ（４）を形成する。次に第２図（Ｃ
）のように、レジストＢ（４）をマスクに第２のリセス
溝（１ｄ）を形成した後、ゲート金属（５）を全面に蒸
着する。次にレジストＢ（４）を除去すると同時に不要
なゲート金属（５）を除去し、第２図（ｄ）のようなバ
タ−ンを得る。
ｌｂ）及びソース・ドレイン電極（２）か形成されたＧ
ａＡｓ等の半導体基板（１ａ）上に、所望の領域か開口
したレジストＡ（３）を形成する（第２図（ａ））次に
第２図（ｂ）に示すように、レジスｌ−Ａ （３）をマ
スクに動作層（１ｂ）をエツチングし第１のリセス溝（
ＩＣ）を形成した後、ゲート電極か形成される領域のみ
開口したレジストＢ（４）を形成する。次に第２図（Ｃ
）のように、レジストＢ（４）をマスクに第２のリセス
溝（１ｄ）を形成した後、ゲート金属（５）を全面に蒸
着する。次にレジストＢ（４）を除去すると同時に不要
なゲート金属（５）を除去し、第２図（ｄ）のようなバ
タ−ンを得る。
従来の半導体装置の製造方法は以−１−のように構成さ
れていたので、第１のリセス溝の内側に第２のリセス溝
を形成する際位置合わせを行う必要かあり、位置合わせ
誤差の発生か避けらオ］ず、またケーＩ・電極か微小な
場合ケ−１・抵抗か高いなと問題点かあった。
れていたので、第１のリセス溝の内側に第２のリセス溝
を形成する際位置合わせを行う必要かあり、位置合わせ
誤差の発生か避けらオ］ず、またケーＩ・電極か微小な
場合ケ−１・抵抗か高いなと問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、第１のリセス溝を第２のリセス溝の位置を常
に一定に形成できるとともに、チー１−抵抗の低い半導
体装置を得ることを目的とする。
たもので、第１のリセス溝を第２のリセス溝の位置を常
に一定に形成できるとともに、チー１−抵抗の低い半導
体装置を得ることを目的とする。
この発明に係る半導体装置の製造方法は、ソース・ドレ
イン電極の少なくともゲート電極側の端部をひさし状に
し、このソース・ドレイン電極端に第１、第２のリセス
溝を自己整合的に形成できるようにしたものである。
イン電極の少なくともゲート電極側の端部をひさし状に
し、このソース・ドレイン電極端に第１、第２のリセス
溝を自己整合的に形成できるようにしたものである。
この発明における半導体装置の製造方法は、ゲート電極
側にひさし状に形成されたソース・ドレイン電極端をマ
スクに第１のリセス溝を形成した後、ソース・ドレイン
電極端にサイドウオールを形成し、このサイドウオール
をマスクに第２のリセス溝を形成することにより、常に
第１のリセス溝の中央に第２のリセス溝か形成されると
ともに、ゲート抵抗の低いゲーＩ・電極か形成できる。
側にひさし状に形成されたソース・ドレイン電極端をマ
スクに第１のリセス溝を形成した後、ソース・ドレイン
電極端にサイドウオールを形成し、このサイドウオール
をマスクに第２のリセス溝を形成することにより、常に
第１のリセス溝の中央に第２のリセス溝か形成されると
ともに、ゲート抵抗の低いゲーＩ・電極か形成できる。
以下、この発明の一実施例を図について説明する。第１
図において（１ａ）は半導体基板、（１ｂ）は半導体基
板（１，ａ ）上に形成された動作層、（Ｉｃ）は動作
層（１ｂ）上に設けられた第１のリセス溝、（１ｄ）は
第１のリセス溝（ＩＣ）の内側に形成された第２のリセ
ス溝、（２）はソース・ドレイン電極、（５）はゲート
電極、（６）はひさし状のソース・ドレイン電極を形成
する際ソース・ドレイン電極（２）と動作層（１ｂ）と
の接続部を決定するレジスｔ−Ｃ１（７）はレジストＣ
（６）上に形成されソース・Ｉ・レイン電極のひさしの
長さを決定するレジストＤ、（８）はソース・ドレイン
電極（２）のひさし部の下に充填するレジストＥ、（９
）はソース・ドレイン電極（２）の端部に形成する絶縁
膜から成るサイドウオール、００）はケート電極形成時
マスクとなるレジストＦである。
図において（１ａ）は半導体基板、（１ｂ）は半導体基
板（１，ａ ）上に形成された動作層、（Ｉｃ）は動作
層（１ｂ）上に設けられた第１のリセス溝、（１ｄ）は
第１のリセス溝（ＩＣ）の内側に形成された第２のリセ
ス溝、（２）はソース・ドレイン電極、（５）はゲート
電極、（６）はひさし状のソース・ドレイン電極を形成
する際ソース・ドレイン電極（２）と動作層（１ｂ）と
の接続部を決定するレジスｔ−Ｃ１（７）はレジストＣ
（６）上に形成されソース・Ｉ・レイン電極のひさしの
長さを決定するレジストＤ、（８）はソース・ドレイン
電極（２）のひさし部の下に充填するレジストＥ、（９
）はソース・ドレイン電極（２）の端部に形成する絶縁
膜から成るサイドウオール、００）はケート電極形成時
マスクとなるレジストＦである。
次に製造工程について説明する。
初めに第１図（ａ）に示すように、予めイオン注入法に
より形成された動作層（１ｂ）を有する半導体基板（］
ａ ） Ｊ−に、ソース・ドレイン電極か基板に接触
すべき領域が開１コしたレジストパターンＣ（６）を形
成する。次に第１図（１〕）のように、ソース・ドレイ
ン電極を形成すべき領域か開口したレジストパターンＤ
（７）を形成する。この時レジストＣ（６）及びレジス
トＤ（７）は相溶性のないもの、もしくはレジス１−
ＣにＶＶ照射を施しレジストＤ（７）と溶は合わないよ
うな処理を用いる必要がある。次に第１図（Ｃ）のよう
に、ＡｎＧｅ／Ｎｉ／Ａｎの積層金属等のソース・ドレ
イン金属（２）を全面に堆積した後、レジストＤ（７）
、レジストＤ（６）を除去すると同時に、不要なソース
・ドレイン金属を除去し、第１図（ｄ）のようなパター
ンを形成する。次に第１図（ｅ）のように、レジス＋−
Ｅ （８）を全面に塗布した後ＲＩＥまたは、全面露光
現像を行い、ソース・Ｉ・レイン電極（２）のひさし部
分の下にレシスｌ−Ｅ （８）か充填されたパターンを
形成する（第１図げ））。次に、第１のリセス溝（１ｃ
）を酒石酸等により形成した後、全面に絶縁膜を堆積し
ＲＩＥを施すことにより、ソース・Ｉ・レイン電極（２
）の端部にサイドウオール（９）を形成し第１図（田の
ようなパターンを形成する。次に第１図（１１）のよう
に、サイトつオール（９）上に開口部を有するレジスト
パターンＦα０）を形成した後第２のリセス溝（１ｄ）
を形成し、Ｔｉ／Ｍｏ／Ａｎ等のゲート金属（５）を全
面に堆積する。さらにレジストＦ００）除去によるリフ
トオフの後、サイドウオール（９）の不要部およびレジ
ストＥ（８）を除去し第１図（ｉ）のようなパターンを
形成する。
より形成された動作層（１ｂ）を有する半導体基板（］
ａ ） Ｊ−に、ソース・ドレイン電極か基板に接触
すべき領域が開１コしたレジストパターンＣ（６）を形
成する。次に第１図（１〕）のように、ソース・ドレイ
ン電極を形成すべき領域か開口したレジストパターンＤ
（７）を形成する。この時レジストＣ（６）及びレジス
トＤ（７）は相溶性のないもの、もしくはレジス１−
ＣにＶＶ照射を施しレジストＤ（７）と溶は合わないよ
うな処理を用いる必要がある。次に第１図（Ｃ）のよう
に、ＡｎＧｅ／Ｎｉ／Ａｎの積層金属等のソース・ドレ
イン金属（２）を全面に堆積した後、レジストＤ（７）
、レジストＤ（６）を除去すると同時に、不要なソース
・ドレイン金属を除去し、第１図（ｄ）のようなパター
ンを形成する。次に第１図（ｅ）のように、レジス＋−
Ｅ （８）を全面に塗布した後ＲＩＥまたは、全面露光
現像を行い、ソース・Ｉ・レイン電極（２）のひさし部
分の下にレシスｌ−Ｅ （８）か充填されたパターンを
形成する（第１図げ））。次に、第１のリセス溝（１ｃ
）を酒石酸等により形成した後、全面に絶縁膜を堆積し
ＲＩＥを施すことにより、ソース・Ｉ・レイン電極（２
）の端部にサイドウオール（９）を形成し第１図（田の
ようなパターンを形成する。次に第１図（１１）のよう
に、サイトつオール（９）上に開口部を有するレジスト
パターンＦα０）を形成した後第２のリセス溝（１ｄ）
を形成し、Ｔｉ／Ｍｏ／Ａｎ等のゲート金属（５）を全
面に堆積する。さらにレジストＦ００）除去によるリフ
トオフの後、サイドウオール（９）の不要部およびレジ
ストＥ（８）を除去し第１図（ｉ）のようなパターンを
形成する。
なお、上記実施例では、ソース・ドレインのひさし部の
下に充填する材料として、レジスｌ−Ｅ （８）を用い
た場合を示したか、レジストＥ（８）の代わりにポリイ
ミド塗布ガラス膜シリコン樹脂等の材料であってもよい
。
下に充填する材料として、レジスｌ−Ｅ （８）を用い
た場合を示したか、レジストＥ（８）の代わりにポリイ
ミド塗布ガラス膜シリコン樹脂等の材料であってもよい
。
以−にのようにこの発明によれば、第１のリセスと第２
のリセスを自己整合的に形成できるようにしたので、位
置合わせのすれかなく形成かでき、さらにさらにゲート
抵抗も低い半導体装置か得られるという効果かある。
のリセスを自己整合的に形成できるようにしたので、位
置合わせのすれかなく形成かでき、さらにさらにゲート
抵抗も低い半導体装置か得られるという効果かある。
第１図（ａ）〜（ｉ）はこの発明の一実施例である半導
体装置の製造工程を示す断面図、第４図（ａ）〜ｆｄ）
は従来の半導体装置の製造工程を示す断面図である。 図において（１ａ）は半導体基板、（１ｂ）は動作層、
（ＩＣ）は第１のリセス溝、（Ｉｔｌ）は第２のリセス
溝、（２）はソース・ドレイン電極、（３）はレジスト
△、（４）はレジストＢ、（５）はゲート電極、（６）
はレジストＣ１（７）はレジストＤ、（８）はレジスト
Ｅ、（９）はサイトつ第一ル、αＯ）はレジストＦを示
す。 なお、図中、同一符号は同一、又相当部分を示す。
体装置の製造工程を示す断面図、第４図（ａ）〜ｆｄ）
は従来の半導体装置の製造工程を示す断面図である。 図において（１ａ）は半導体基板、（１ｂ）は動作層、
（ＩＣ）は第１のリセス溝、（Ｉｔｌ）は第２のリセス
溝、（２）はソース・ドレイン電極、（３）はレジスト
△、（４）はレジストＢ、（５）はゲート電極、（６）
はレジストＣ１（７）はレジストＤ、（８）はレジスト
Ｅ、（９）はサイトつ第一ル、αＯ）はレジストＦを示
す。 なお、図中、同一符号は同一、又相当部分を示す。
Claims (1)
- ２段構造のリセス溝を形成する工程において、ソース
・ドレイン電極の少なくとも、ゲート電極側をひさし状
に基板から離して形成する工程と、前記ソース・ドレイ
ン電極端より第１のリセス溝を形成する工程と、ソース
・ドレイン端部に位置し前記第１のリセス溝に開口部を
有するサイドウォールを形成する工程と、サイドウォー
ルの開口部を含み、前記ソース・ドレイン電極と接触し
ない領域に前記ゲート電極を形成する工程を備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33750590A JPH04206838A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33750590A JPH04206838A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206838A true JPH04206838A (ja) | 1992-07-28 |
Family
ID=18309288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33750590A Pending JPH04206838A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209276B2 (en) | 2008-03-03 | 2015-12-08 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
-
1990
- 1990-11-30 JP JP33750590A patent/JPH04206838A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209276B2 (en) | 2008-03-03 | 2015-12-08 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
| US9559188B2 (en) | 2008-03-03 | 2017-01-31 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
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