JPS60154559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60154559A JPS60154559A JP59010639A JP1063984A JPS60154559A JP S60154559 A JPS60154559 A JP S60154559A JP 59010639 A JP59010639 A JP 59010639A JP 1063984 A JP1063984 A JP 1063984A JP S60154559 A JPS60154559 A JP S60154559A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕 ゛
本発明は半導体装置の製造方法に係わシ、特に半導体基
板とこの基板上の導電層即ち了ルミニウム等とを接続す
るためのコンタクト部の開孔方法に関する。
板とこの基板上の導電層即ち了ルミニウム等とを接続す
るためのコンタクト部の開孔方法に関する。
第１図（ａ）〜（Ｃ）は従来のＲＯＭ （読み出し専用
記憶装置）の構成を示している。即ち半導体基板１上の
ソース或いはドレイン領域を形成するＮ＋層と配線のア
ルミニウム等を接続するためのコンタクト孔２は、ダー
トとなるポリシリコン等の導電層３．４から一定の距離
ｄだけ離してろくられている。つまりコンタクト孔２は
、ポリシリコン層３．４をつくった後、レゾスト８をマ
スクとしてポリシリコン層３，４とコンタクト部２がマ
スクずれによシ、ドレイン５とポリシリコン層３，４と
が接続しないように、マスク合わせずれの最大値より大
きい距離ｄだけ離して形成される。図中６は酸化膜、７
は出力線となるアルミニウム層である。
記憶装置）の構成を示している。即ち半導体基板１上の
ソース或いはドレイン領域を形成するＮ＋層と配線のア
ルミニウム等を接続するためのコンタクト孔２は、ダー
トとなるポリシリコン等の導電層３．４から一定の距離
ｄだけ離してろくられている。つまりコンタクト孔２は
、ポリシリコン層３．４をつくった後、レゾスト８をマ
スクとしてポリシリコン層３，４とコンタクト部２がマ
スクずれによシ、ドレイン５とポリシリコン層３，４と
が接続しないように、マスク合わせずれの最大値より大
きい距離ｄだけ離して形成される。図中６は酸化膜、７
は出力線となるアルミニウム層である。
このように従来は、マスク合わせずれを考える必要があ
るため、例えばポリシリコン層３゜４間のドレイン部に
コンタクト孔２を開けるには、コンタクト部の幅と、該
コンタクト部とポリシリコン層との距離ｄだけ余分に面
積が必要であった。
るため、例えばポリシリコン層３゜４間のドレイン部に
コンタクト孔２を開けるには、コンタクト部の幅と、該
コンタクト部とポリシリコン層との距離ｄだけ余分に面
積が必要であった。
本発明は上記実情に鑑みてなされたもので、上記のよう
にマスク会わせずれの距離ｄｉ考慮せず、自己整合的に
コンタクト孔を開けることができ、以って素子形成面積
を小さく保持することができる半導体装置の製造方法を
提供しようとするものである。
にマスク会わせずれの距離ｄｉ考慮せず、自己整合的に
コンタクト孔を開けることができ、以って素子形成面積
を小さく保持することができる半導体装置の製造方法を
提供しようとするものである。
本発明は、半導体基板上に設けられた第１の導電層を、
レジストをマスクにしてこのレジストよシ小さな幅にエ
ツチングする工程と、前記第１の導電層を酸化する工程
と、この工程での酸化によシ形成された酸化膜をマスク
に前記半導体基板に達するコンタクト孔を設ける工程と
、少くとも前記コンタクト孔を埋める第２の導電層とを
具備するものである。
レジストをマスクにしてこのレジストよシ小さな幅にエ
ツチングする工程と、前記第１の導電層を酸化する工程
と、この工程での酸化によシ形成された酸化膜をマスク
に前記半導体基板に達するコンタクト孔を設ける工程と
、少くとも前記コンタクト孔を埋める第２の導電層とを
具備するものである。
以下図面を参照して本発明の一実施例を説明する。第２
図（、）において９は半導体基板、１０はとの基板上に
積層されたダート絶縁膜（酸化膜）、１１はその上に積
層されｒ−）或いは配線となるポリシリコン層、Ｊ２は
その上に積層された絶縁膜（酸化膜）、１３はその上に
積層された８１．Ｎ４膜、１４は月？リシリコン１１の
ノやターン形状を決めるため写真蝕刻法で形成されたレ
ジストである。
図（、）において９は半導体基板、１０はとの基板上に
積層されたダート絶縁膜（酸化膜）、１１はその上に積
層されｒ−）或いは配線となるポリシリコン層、Ｊ２は
その上に積層された絶縁膜（酸化膜）、１３はその上に
積層された８１．Ｎ４膜、１４は月？リシリコン１１の
ノやターン形状を決めるため写真蝕刻法で形成されたレ
ジストである。
上記第２図（ａ）の状態で、レジスト１４をマスクに第
２回軸）のようにポリシリコン層１１までエツチングさ
れる。Ｓｔ 、Ｎ４膜１３を使用しない時は絶縁膜１０
もエツチングする。上記エッチ １ングは反応性イオン
エツチングで行なうのが好ましく、周知のとおシ反応性
イオンエツチングは方向性をもち、レジストに対しほと
んど垂直にエツチングされる。その後ドレイン或いはソ
ース領域を形成するため、ンース、ドレインとなる部分
に基板９と反対導電型の不純物をイオン注入法等で注入
し、不純物層１９等金形成する。次に第２図（ｃ）に示
すようにレジスト１４を除去し、今度はポリシリコン層
１１を選択的にエツチング液で横方向にエツチングする
。この後前記の不純物のイオン注入を行なっても゛よい
。
２回軸）のようにポリシリコン層１１までエツチングさ
れる。Ｓｔ 、Ｎ４膜１３を使用しない時は絶縁膜１０
もエツチングする。上記エッチ １ングは反応性イオン
エツチングで行なうのが好ましく、周知のとおシ反応性
イオンエツチングは方向性をもち、レジストに対しほと
んど垂直にエツチングされる。その後ドレイン或いはソ
ース領域を形成するため、ンース、ドレインとなる部分
に基板９と反対導電型の不純物をイオン注入法等で注入
し、不純物層１９等金形成する。次に第２図（ｃ）に示
すようにレジスト１４を除去し、今度はポリシリコン層
１１を選択的にエツチング液で横方向にエツチングする
。この後前記の不純物のイオン注入を行なっても゛よい
。
次に第２図（ｄ）のように酸化を行ない、ポリシリコン
層１１を絶縁膜（Ｓ１０□膜）１５で包むようにする。
層１１を絶縁膜（Ｓ１０□膜）１５で包むようにする。
この時８ ｔ 、Ｎ４膜１３がないものは基板９上も酸
化され、酸化膜が形成される。−またポリシリコン層１
１上の酸化膜１２は更に酸化され、基板９上に新たに形
成された酸化膜よりもかなシ厚くなっている。次に第２
図（、）の如くコンタクト部を形成する岡所以外のとこ
ろをレゾスト１６で覆う。この後反応性イオンエツチン
グを行なうと、第２図＜１＞に示すように開孔部１７の
酸化膜１０が除去される。この時、第２図００工程でＳ
ｊ、Ｎ４膜１３よシもＩリシリコン層１１を短かくエツ
チングしかつ第２図（ｆ）の工程で反応性イオンエツチ
ングを行なったため、酸化膜１５は残ったままになる。
化され、酸化膜が形成される。−またポリシリコン層１
１上の酸化膜１２は更に酸化され、基板９上に新たに形
成された酸化膜よりもかなシ厚くなっている。次に第２
図（、）の如くコンタクト部を形成する岡所以外のとこ
ろをレゾスト１６で覆う。この後反応性イオンエツチン
グを行なうと、第２図＜１＞に示すように開孔部１７の
酸化膜１０が除去される。この時、第２図００工程でＳ
ｊ、Ｎ４膜１３よシもＩリシリコン層１１を短かくエツ
チングしかつ第２図（ｆ）の工程で反応性イオンエツチ
ングを行なったため、酸化膜１５は残ったままになる。
８１．Ｎ４膜がない時は、ポリシリコン１１上の酸化膜
１２は開孔部１７−の基板上の酸化膜よシ厚いため、開
孔部１７上の酸化膜がエツチングされなくなっても、ま
だ−リシリコン１１上には酸化膜が残っている。
１２は開孔部１７−の基板上の酸化膜よシ厚いため、開
孔部１７上の酸化膜がエツチングされなくなっても、ま
だ−リシリコン１１上には酸化膜が残っている。
ただしこの場合、レジストのかぶっている所よシも薄く
なっている。その後５１３Ｎ４膜１３′ｆｔ除去し、第
２図ωのようにアルミニウム層１８″ｔ−設け、該層と
基板を接続するものである。
なっている。その後５１３Ｎ４膜１３′ｆｔ除去し、第
２図ωのようにアルミニウム層１８″ｔ−設け、該層と
基板を接続するものである。
上述した実施例によれば、ポリシリコン層１１を第２図
（ｅ）の如く横方向にエツチングし、酸化膜１５で覆う
ようにしたため、反応性イオンエ、チングを利用するこ
とによシ、ポリシリコン層ＪＪＩＣ対し自己整合的にコ
ンタクト部をつくることができ、従って従来のようにマ
スク合わせずれに対する余裕などをとる必要がなくなる
ものである。
（ｅ）の如く横方向にエツチングし、酸化膜１５で覆う
ようにしたため、反応性イオンエ、チングを利用するこ
とによシ、ポリシリコン層ＪＪＩＣ対し自己整合的にコ
ンタクト部をつくることができ、従って従来のようにマ
スク合わせずれに対する余裕などをとる必要がなくなる
ものである。
以上説明した如く本発明によれば、マスク合わせずれを
考えず自己整合的にコンタクト孔が形成できるため、素
子形成面積を小さくできる等の利点をもつ半導体装１ｄ
の製造方法が提供できるものである。
考えず自己整合的にコンタクト孔が形成できるため、素
子形成面積を小さくできる等の利点をもつ半導体装１ｄ
の製造方法が提供できるものである。
第１図（、）は従来のＲＯＭ構成を説明するための／４
’ターン平面図、同図（ｂ）は同構成を得る工程説明図
、同図（ｃ）は同図（＝）のＣ−Ｃ線に沿う断面図５第
２図（−）ないしくｇ）は本発明の一実施例の工程説−
四回である。 ９・・・半導体基板、１０．１２・・・酸化膜、１１・
・・ポリシリコン層、１３・・・Ｓｔ、Ｎ４膜、１４・
・・レジスト、１５・・・酸化膜、１６・・・レノスト
％ １７・・・開孔部、１８・・・アルミニウム層。 出願人代理人 弁理士 鈴 江 武 彦、′！″ｒＳｉ
図 第２図 に人
’ターン平面図、同図（ｂ）は同構成を得る工程説明図
、同図（ｃ）は同図（＝）のＣ−Ｃ線に沿う断面図５第
２図（−）ないしくｇ）は本発明の一実施例の工程説−
四回である。 ９・・・半導体基板、１０．１２・・・酸化膜、１１・
・・ポリシリコン層、１３・・・Ｓｔ、Ｎ４膜、１４・
・・レジスト、１５・・・酸化膜、１６・・・レノスト
％ １７・・・開孔部、１８・・・アルミニウム層。 出願人代理人 弁理士 鈴 江 武 彦、′！″ｒＳｉ
図 第２図 に人
Claims (3)
- （１） 半導体基板上に設けられた第１の導電層をレジ
ストｔマスクにしてこのレゾストよシ小さな幅にエツチ
ングする工程と、前記第１の導電層を酸化する工程と、
この工程での酸化によ多形成された酸化膜をマスクに前
記半導体基板に達するコンタクト孔を設ける工程と、少
くとも前記コンタクト孔を埋める第２の導電層を設ける
工程とを具備したことを特徴とする半導体装置の製造方
法。 - （２） 前記コンタクト孔を設ける工程は、反応性イオ
ンエツチングで行なうことを特徴とする特許請求の範囲
第１項に記載の半導体装置の製造方法。 - （３）前記第１の導電層はＩリシリデンであることを特
徴とする特許請求の範囲第１項に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010639A JPS60154559A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010639A JPS60154559A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154559A true JPS60154559A (ja) | 1985-08-14 |
Family
ID=11755778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010639A Pending JPS60154559A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154559A (ja) |
-
1984
- 1984-01-24 JP JP59010639A patent/JPS60154559A/ja active Pending
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