KR20080052409A - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

절연 표면을 갖는 기판에 형성된 전계 효과형 트랜지스터의 미세화와 고성능화를 실현하는 것을 목적으로 한다. 특히 비정질 구조를 갖는 반도체에 열 또는 빛 에너지를 조사하여 결정화시킨 반도체층에서 채널 형성 영역이 형성되는 박막 트랜지스터의 미세화와 고성능화를 실현하는 것을 목적으로 한다.
절연 표면 상의 반도체층으로 소자를 구성하는 소위 SOI 구조의 반도체 장치로서, 상기 반도체층을 두께가 5nm 내지 30nm로 대단히 얇은 반도체층으로 구성한다. 이러한 반도체층에 대하여, 두께 2nm 내지 20nm의 게이트 절연층과, 게이트 전극을 갖고, 채널 길이가 상기 반도체층 두께의 10배 이상 40배 미만인 전계 효과형 트랜지스터를 구비한 반도체 장치이다. 반도체층을 박막화함으로써, 채널 형성 영역에 첨가되는 일 도전형 불순물 농도의 영향을 받기 어려워지도록 작용한다.
Figure 112007087125228-PAT00001
절연 표면, 기판, 전계 효과형 트랜지스터, 반도체층, 비정질 구조

Description

반도체 장치{Semiconductor device}
본 발명은 절연 표면에 형성된 반도체층으로 형성되는 반도체 장치에 관한 것으로, 특히, 전계 효과형 트랜지스터에 있어서의 미세화 기술에 관한 것이다.
전계 효과형 트랜지스터의 일종(one sort)인 박막 트랜지스터(이하,「TFT」라고도 함.)의 고성능화를 달성하기 위해서, 소스와 드레인 간의 거리로서 나타나는 채널 길이를 짧게 하여 미세화를 도모하는 방법이 알려져 있다. 이것은 트랜지스터의 채널을 흐르는 캐리어의 주행 거리를 짧게 하여 고속화를 도모하고자 하는 것이다.
그러나, 채널 길이를 짧게 하면 임계치 전압의 변화, 약반전(weak inversion) 상태에 있어서의 소스와 드레인 간의 누설(leak) 전류의 증가 등, 소위 단채널 효과라고 불리는 현상이 현재화된다. 그래서, 채널 형성 영역의 불순물 농도를 증가시켜, 공핍층의 확대를 억제함으로써 단채널 효과를 억제하는 방법이 알려져 있다.
예를 들면, 게이트 전극을 2층으로 하고, 하층의 폭을 상층보다도 짧게 하여 게이트 용량을 감소시켜, 단채널 효과를 억제하는 TFT가 알려져 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1] 일본 공개특허공보 2006-41265호
그렇지만, 집적회로를 미세화함에 있어서, 게이트 전극을 복잡한 형상으로 하면, 제조 공정에서의 곤란성이 증대한다. 실리콘 박막을 레이저 조사에 의해서 결정화시킨 다결정 실리콘으로 형성되는 전계 효과형 트랜지스터는, 결정립계가 랜덤으로 형성되고, 결정의 면 방위도 불균일하기 때문에, 임계치 전압이 크고 분균일하게 분포한다. 게다가, 반도체층을 지지하는 기판이 절연성이기 때문에 기판 바이어스를 인가할 수 없는 구조상의 결점을 갖는다.
본 발명은 이러한 문제를 감안하여, 절연 표면을 갖는 기판에 형성된 전계 효과형 트랜지스터의 미세화와 고성능화를 실현하는 것을 목적으로 한다. 특히 비정질 구조를 갖는 반도체막에 열 또는 빛 에너지를 조사하여 결정화시킨 반도체층에 채널 형성 영역이 형성되는 박막 트랜지스터의 미세화와 고성능화를 실현하는 것을 목적으로 한다.
본 발명은 절연 표면 상의 반도체층으로 소자를 구성하는 소위 SOI(Silicon on Insulator) 구조의 반도체 장치로서, 상기 반도체층을 두께가 5nm 내지 30nm, 바람직하게는 10nm 내지 25nm으로 대단히 얇은 반도체층으로 구성하는 것을 요지로 한다. 즉, 이러한 반도체층에 대하여, 두께 2nm 내지 20nm의 게이트 절연층과, 게이트 전극을 갖고, 채널 길이가 상기 반도체층 두께의 10배 이상 40배 미만이거나, 또는 채널 길이가 100nm 이상 1000nm 미만인 전계 효과형 트랜지스터를 구비한 반 도체 장치이다.
반도체층을 박막화함으로써, 채널 형성 영역에 첨가되는 일 도전형 불순물 농도의 영향을 받기 어려워지도록 작용한다. 또한, 반도체층의 박막화는 채널 형성 영역의 전영역을 공핍층화하도록 작용한다.
본 발명에 의하면, 반도체층을 박막화하여, 채널 길이가 상기 반도체층 두께의 10배 이상 40배 미만의 길이이거나, 또는 채널 길이가 100nm 이상 1000nm 미만인 트랜지스터로 함으로써, 단채널 효과를 억제할 수 있다. 또한, 상기 트랜지스터의 임계치 전압을 작게 할 수 있다. 그것에 의해서, 반도체 장치의 저전압 구동이 가능해져 저소비 전력화를 실현할 수 있다.
본 발명의 실시 형태에 관해서 도면을 참조하여 설명한다. 단, 본 발명은 많은 다른 형태로 실시할 수 있고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정하여 해석되지 않는다. 또, 이하에 나타내는 도면에 있어서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일 부호를 붙이고 반복 설명은 생략한다.
도 1a, 도 1b는 본 발명에 따른 반도체 장치의 주요한 구성 요소인 전계 효과형 트랜지스터의 구성을 도시한다. 도 1a는 전계 효과형 트랜지스터의 채널 길이 방향의 단면도이고, 도 1b는 채널 폭 방향(채널 길이 방향에 대하여 수직인 방 향)의 단면도를 도시한다. 이 전계 효과형 트랜지스터는 절연 표면을 갖는 기판(10)을 사용하여 제작되어 있다. 절연 표면을 갖는 기판(10)으로서는 유리기판, 석영기판, 사파이어기판, 세라믹기판, 표면에 절연층이 형성된 금속기판 등을 사용할 수 있다.
이 절연 표면을 갖는 기판(10)상에 반도체층(14)이 형성되어 있다. 도 1에서는 기판(10)과 반도체층(14)의 사이에 하지 절연층(12)이 형성된 구성을 도시한다. 하지 절연층(12)은 기판(10)으로부터의 나트륨 등에 의한 반도체층(14)의 오염을 막기 위해서 형성되어 있다. 따라서, 기판(10)의 재질로서 석영기판 등을 선택한 경우에는 하지 절연층(12)을 생략할 수 있다.
하지 절연층(12)으로서는 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘, 질화실리콘, 산화질화실리콘(SiOxNy, x>y>0), 질화산화실리콘(SiNxOy, x>y>0) 등의 절연재료를 사용하여 형성한다. 예를 들면, 하지 절연층(12)을 2층 구조로 하는 경우, 제 1 층째의 절연막으로서 질화산화실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화질화실리콘막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 질화실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화실리콘막을 형성하여도 좋다.
반도체층(14)은 단결정 반도체 또는 결정성 반도체로 형성된 것을 사용하는 것이 바람직하다. 예를 들면, 스퍼터링법, 플라즈마 CVD법 또는 감압 CVD법에 의해서 기판(10)의 전체면에 형성된 반도체막을 결정화시킨 후, 선택적으로 에칭하여 반도체층(14)을 형성할 수 있다. 즉, 소자분리의 목적으로부터, 절연 표면에 아일랜드형의 반도체층을 형성하고, 상기 반도체층에 하나 또는 복수의 불휘발성 메모리 소자를 형성하는 것이 바람직하다. 반도체 재료로서는 실리콘이 바람직하고, 그 외에 실리콘게르마늄 반도체를 사용할 수도 있다. 반도체막의 결정화법으로서는, 레이저 결정화법, 순간 열어닐(RTA) 또는 퍼니스(furnace) 어닐 노(爐)를 사용한 열처리에 의한 결정화법, 결정화를 조장하는 금속원소를 사용하는 결정화법 또는 이들 방법을 조합하는 방법을 채용할 수 있다. 이렇게 하여 제작된 결정성 반도체로 형성되는 반도체층은 면 방위가 다른 복수의 결정 영역을 갖고 있다. 그것에 의해, 채널 길이를 반도체층의 두께의 10배 이상 40배 미만, 또는 100nm 이상 1000nm 미만으로 하는 경우이어도, 채널 형성 영역에 복수의 결정입자가 존재함으로써 트랜지스터 특성의 불균일함을 억제할 수 있다. 또한, 이러한 박막을 형성하는 프로세스 대신에, 절연 표면에 단결정 반도체층을 형성한 SOI 기판을 사용하여도 좋다.
반도체층(14)의 두께는 5nm 내지 30nm, 바람직하게는 10nm 내지 25nm로 한다. 반도체층을 박막화함으로써, 단채널 효과를 억제하는 것이 가능해진다. 또한, 트랜지스터의 임계치 전압을 작게 하는 것이 가능하고, 저전압 구동을 할 수 있다. 반도체층(14)의 단부에는 경사각(테이퍼각)을 형성한다. 그 각도는 45도 내지 95도로 하는 것이 바람직하다. 이 영역에 반도체층(14)의 중앙부와 특성이 다른 기생 트랜지스터가 형성되는 것에 의한 영향을 피하기 위해서, 그 경사각은 수직에 가까운 쪽이 바람직하다.
반도체층(14)의 단부에는 절연층(20)이 형성되어 있다. 이 절연층(20)은 질화실리콘을 사용하여, 반도체층(14)의 단부로부터 하지 절연층(12)에 연속적으로 형성하는 것이 바람직하다. 이러한 구조에 의해, 전계 효과형 트랜지스터의 제조 공정에서 열처리가 행하여짐으로써, 반도체층(14)의 하단면으로부터 산화막이 형성되어 소위 버즈비크(bird's beak)가 형성되는 것을 막을 수 있다. 버즈비크는 반도체층(14)에 외인성(extrinsic)의 응력을 주어, 전기적인 스트레스가 쌓이기 쉽기 때문에 전계 효과형 트랜지스터의 특성에 악영향을 주지만, 절연층(20)을 형성함으로써 그 문제를 해소할 수 있다.
반도체층(14)에는 p 형 불순물이 주입되어 있어도 좋다. p 형 불순물로서, 예를 들면 붕소가 사용되고, 5×1017cm-3 이상 1×1018cm-3 이하의 농도로 첨가되어 있다. 이것은 트랜지스터의 임계치 전압을 제어하기 위해서이고, 반도체층(14)의 채널 형성 영역에 첨가됨으로써 유효하게 작용한다. 채널 형성 영역은 후술하는 게이트 전극(25)과 대략 일치하는 영역에 형성되고, 반도체층(14)의 한 쌍의 제 1 불순물 영역(18)의 사이에 위치한다.
제 1 불순물 영역(18)은 트랜지스터에 있어서 소스 영역 및 드레인 영역으로서 기능하는 영역이다. 제 1 불순물 영역(18)은 n 형 불순물인 인 또는 비소를 피크 농도로 약 1×1021cm-3 정도가 되도록 첨가함으로써 형성된다.
반도체층(14) 상에는 게이트 절연층(16), 게이트 전극(25)이 형성되어 있다. 게이트 절연층(16)은 2nm 내지 20nm의 두께로 형성한다. 게이트 절연층의 박막화 는 트랜지스터를 저전압으로 고속으로 동작시키기 위해서이다.
게이트 절연층(16)은 산화실리콘층, 또는 산화실리콘층과 질화실리콘층의 적층 구조를 갖는다. 게이트 절연층(16)은 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적함으로써 형성하여도 좋지만, 바람직하게는 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성하면 좋다. 반도체층(14)을 플라즈마 처리에 의해 산화 또는 질화함으로써 형성하는 게이트 절연층(16)은, 치밀하고 절연 내압이 높고 신뢰성이 우수하기 때문이다. 이 게이트 절연층(16)은 2nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 두께로 형성하는 것이 바람직하다. 채널 길이를 100nm 이상 1000nm 미만, 대표적으로는 250nm 내지 650nm로 하는 경우, 게이트 절연층(16)은 5nm 내지 15nm의 두께로 형성한다.
플라즈마 처리에 의한 고상 산화 처리 또는 고상 질화 처리로서, 마이크로파(대표적으로는 2.45GHz)로 여기되고, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 플라즈마를 이용하는 것이 바람직하다. 고상 산화 처리 또는 고상 질화 처리에 있어서, 500℃ 이하의 온도에 있어서, 치밀한 절연막을 형성하는 동시에 실용적인 반응 속도를 얻기 위해서이다.
이러한 플라즈마 처리에 의해 반도체층(14)의 표면을 산화하는 경우에는 산소 분위기하(예를 들면, 산소(O2) 또는 일산화이질소(N2O)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함) 분위기하, 또는 산소 또는 일산화이질소와 수소(H2)와 희가스 분위기하)에서 플라즈마 처리를 한다. 또한, 플라즈마 처리에 의 해 질화하는 경우에는 질소 분위기하(예를 들면, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함) 분위기하, 질소와 수소와 희가스 분위기하, 또는 NH3과 희가스 분위기하)에서 플라즈마 처리를 한다. 희가스로서는 예를 들면 Ar을 사용할 수 있다. 또한, Ar와 Kr를 사용하여도 좋다.
도 2에 플라즈마 처리를 하기 위한 장치의 구성을 도시한다. 이 플라즈마 처리장치는 기판(10)을 배치하기 위한 지지대(88)와, 가스를 도입하기 위한 가스 공급부(84), 가스를 배기하기 위해서 진공 펌프에 접속하는 배기구(86), 안테나(80), 유전체판(82), 플라즈마 발생 공급하는 마이크로파 공급부(92)를 갖고 있다. 또한, 지지대(88)에 온도 제어부(90)를 설치함으로써, 기판(10)의 온도를 제어하는 것을 가능하게 하고 있다.
이하에, 플라즈마 처리에 관해서 설명한다. 또, 플라즈마 처리란 반도체층, 절연층, 도전층에 대한 산화처리, 질화 처리, 산질화 처리, 수소화처리, 표면 개질 처리를 포함한다. 이들 처리는 그 목적에 따라서, 가스 공급부(84)로부터 공급하는 가스를 선택하면 좋다.
반도체층에 산화 처리 또는 질화 처리를 하기 위해서는 아래와 같이 하면 좋다. 우선, 처리실 내를 진공으로 하고, 가스 공급부(84)로부터 산소 또는 질소를 포함하는 플라즈마 처리용 가스를 도입한다. 기판(10)은 실온 또는 온도 제어부(90)에 의해 100℃ 내지 550℃로 가열한다. 또, 기판(10)과 유전체판(82)과의 간격은 20mm 내지 80mm(바람직하게는 20mm 내지 60mm)로 한다.
다음에, 마이크로파 공급부(92)로부터 안테나(80)에 마이크로파를 공급한다. 그리고 마이크로파를 안테나(80)로부터 유전체판(82)을 통하여 처리실내에 도입함으로써, 플라즈마(94)를 생성한다. 마이크로파의 도입에 의해 플라즈마를 여기하면, 저전자온도(3eV 이하, 바람직하게는 1.5eV 이하)로 고전자밀도(1×1011cm-3 이상)의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음) 및/또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해서, 반도체층의 표면을 산화 또는 질화할 수 있다. 플라즈마 처리용 가스에 아르곤 등의 희가스를 혼합시키면, 희가스의 여기종(勵起種)에 의해 산소 라디칼이나 질소 라디칼을 효율 좋게 생성할 수 있다. 이러한 방법에서는 플라즈마로 여기한 활성인 라디칼을 유효하게 사용함으로써, 500℃ 이하의 저온에서 고상 반응에 의한 산화, 질화 또는 산화와 질화의 동시 처리를 할 수 있다.
도 1에 있어서, 플라즈마 처리에 의해 형성되는 적합한 게이트 절연층(16)의 일례는 산소 분위기하의 플라즈마 처리에 의해 반도체층(14)의 대표예로서의 실리콘층의 표면에 3nm 내지 6nm의 두께로 형성한 산화실리콘층과, 그 후 질소 분위기하에서 그 산화실리콘층의 표면을 질화하여 형성한 질화실리콘층과의 적층 구조이다. 반도체층(14)의 표면을 플라즈마 처리로 산화함으로써, 계면에 변형이 없는 치밀한 산화막을 형성할 수 있다. 또한, 상기 산화막을 플라즈마 처리로 질화함으로써, 표층부의 산소를 질소로 치환하여 질화층을 형성하면, 더욱 치밀화할 수 있다. 그것에 의해서 절연 내압이 높은 절연층을 형성할 수 있다.
어느 것으로 하든, 상기와 같은 플라즈마 처리에 의한 고상 산화 처리 또는 고상 질화 처리를 사용함으로써, 내열 온도가 700℃ 이하인 유리기판을 사용하여도, 950℃ 내지 1050℃에서 형성되는 열산화막과 동등한 절연층을 얻을 수 있다. 즉, 트랜지스터의 게이트 절연층으로서 신뢰성이 높은 막을 형성할 수 있다.
또한, 게이트 절연층(16)으로서, 고유전률 재료를 사용하여도 좋다. 게이트 절연층(16)에 고유전률 재료를 사용함으로써, 게이트 누설 전류를 저감할 수 있다. 고유전률 재료로서는 이산화지르코늄, 산화하프늄, 이산화티탄, 오산화탄탈 등을 사용할 수 있다. 또한, 플라즈마 처리에 의한 고상산화에 의해 산화실리콘층을 형성하여도 좋다.
게이트 전극(25)은 금속 또는 금속질화물로 형성하는 것이 바람직하다. 금속 또는 금속질화물을 사용함으로써 게이트 전극의 공핍화를 없앨 수 있고, 트랜지스터의 전류 구동 능력을 높일 수 있다.
도 1에서는 게이트 전극(25)의 구성으로서, 제 1 게이트 전극층(24) 및 제 2 게이트 전극층(26)을 적층한 구성으로 예시하고 있다. 제 1 게이트 전극층(24)은 금속질화물로 형성한다. 금속질화물로서는 질화티탄, 질화탄탈, 질화텅스텐, 질화크롬, 질화몰리브덴 등을 사용할 수 있다. 제 2 게이트 전극층(26)은 금속(바람직하게는 고융점 금속)으로 형성한다. 금속으로서는 텅스텐, 티탄, 몰리브덴, 탄탈, 크롬 등을 사용할 수 있다. 이들의 금속은 융점이 높고, 열적으로 안정하기 때문에 트랜지스터의 제조 공정에서 용이하게 취급할 수 있다. 금속질화물 및 금속을 사용하여, 스퍼터링법, 전자빔 증착법, 유기금속 CVD법 등을 사용하여 성막할 수 있다.
또, 극히 얇은 게이트 절연층(16)을 형성하는 경우, 반도체층(14)과 게이트 전극(25)이 교차하는 영역의 단차부(반도체층(14)의 단부 영역)에서 게이트 누설 전류가 증가하는 경우가 있다. 이것은 형상 기인(起因)에 의하면 부분이 크고, 게이트 절연층(16)의 막 두께의 불균일성, 게이트 전극층을 성막할 때의 손상 등이 원인이 된다. 게이트 절연층(16)을 박막화하는 경우에는 반도체층(14)의 측단부를 피복하는 절연층의 두께를 게이트 절연층(16)의 막 두께보다도 두껍게 하는 것이 바람직하다.
도 1a, 도 1b에서는 산화실리콘, 질화실리콘 등을 사용하여 측벽 절연층(22)을 형성하고 있다. 이 측벽 절연층(22)을 형성함으로써, 게이트 절연층(16)의 단차 승월(runover)부를, 반도체층(14)의 외측에 배치할 수 있다. 측벽 절연층(22)은 반도체층(14)을 형성한 후에, 산화실리콘막 또는 질화실리콘막을 퇴적하여, 이방성 에칭에 의해 가공함으로써 자기정합적으로 형성할 수 있다. 또한, 측벽 절연층(22)을 비유전률이 2.5 이하인 저유전률 재료로 형성하여도 좋다. 저유전률 재료로서는 CVD법으로 제작되는 다공질 산화실리콘, 탄소 또는 불소 함유 산화 실리콘 등을 사용할 수 있다. 측벽 절연층(22)을 저유전률 재료로 형성함으로써, 막 두께를 두껍게 한 경우와 동일한 효과를 얻을 수 있다.
게이트 전극(25)의 측면에는 사이드월 절연층(28)을 질화실리콘 또는 산화실리콘으로 형성한다. 이 사이드월 절연층(28)을 이용하여 제 2 불순물 영역(17)을 형성하여도 좋다. 제 2 불순물 영역(17)은 저농도 드레인으로서 기능하도록 제 1 불순물 영역(18)보다도 저농도로 일 도전형 불순물을 첨가한다.
패시베이션층(30)은 질화실리콘으로 형성한다. 소스 및 드레인에 접속하는 배선(38)을 형성하기 위해서, 층간 절연층(32)은 BPSG(Boron Phosphorus Silicon Glass)막을 형성하여 리플로에 의해 평탄화시킨다. 또한, TEOS(테트라에톡시실란)을 사용하여 산화실리콘막을 형성하여 화학적 기계연마처리에 의해서 평탄화하여도 좋다. 층간 절연층(32)에 콘택트홀을 형성하여, 배리어 메탈(34)로서 티탄막 또는 질화티탄막을 형성한다. 콘택트홀에는 육플루오르화 텅스텐을 사용하여 CVD법으로 콘택트 플러그(36)를 형성한다. 배선(38)은 알루미늄 또는 알루미늄합금을 배리어 메탈막으로 끼운 3층 구조로 형성하여, 상층과 하층의 베리어 메탈막은 몰리브덴, 크롬, 티탄 등의 금속막으로 형성한다. 이어서, 배선(38) 상에 패시베이션층(40)을 형성한다.
도 1에서 도시하는 바와 같이, 반도체층의 막 두께를 10nm 내지 25nm로 박막화하여, 게이트 절연층의 두께를 2nm 내지 20nm로 하고, 채널 길이가 상기 반도체층의 두께의 10배 이상 40배 미만으로 하거나, 또는 채널 길이가 100nm 이상 1000nm 미만, 대표적으로는 250nm 내지 650nm의 전계 효과형 트랜지스터로 함으로써, 단채널 효과를 억제할 수 있다. 또한, 상기 트랜지스터의 임계치 전압을 작게 할 수 있다. 즉, 임계치 전압이 0.01V 이상 0.62V 미만이고, 서브 임계치가 60mV/decade 이상 100mV/decade 미만인 전계 효과형 트랜지스터를 얻을 수 있다.
이하에, 전계 효과형 트랜지스터의 반도체층을 박막화하여, 채널 형성 영역의 일 도전형 불순물 농도를 규정의 범위로 함으로써, 단채널 효과가 억제되는 것 을 나타낸다. 또한, 상기 트랜지스터의 임계치 전압을 낮출 수 있음을 나타낸다. 계산에는 Synopsys사 제조의 TCAD 소프트, Sentaurus를 사용하였다.
도 3은 이론 계산에 사용한 n 형 전계 효과형 트랜지스터의 단면도이다. 도 3의 부호는 기판(101), 소스 영역(102), 드레인 영역(103), 채널 형성 영역(104), 게이트 절연층(105), 소스 전극(106), 드레인 전극(107), 게이트 전극(108)이다. 계산에 사용한 조건은 다음과 같다. 기판(101)과 게이트 절연층(105)의 재질은 산화실리콘(SiO2)으로 하였다. 게이트 절연층(105)의 막 두께는 10nm, 채널 형성 영역(104)의 실리콘막 두께는 20nm, 30nm 및 50nm의 3종류에 대하여 계산하였다. 채널 길이는 0.1㎛ 내지 1.0㎛의 범위에서 계산하였다. 채널 형성 영역(104)은 p 형 도전형을 부여하는 불순물 원소의 농도를 1×1016 내지 1×1018cm-3의 농도 범위에서 계산을 하였다. 소스 전위는 0V, 드레인 전위는 0.1V, 게이트 전위는 -3V로부터 +3V에서 계산을 하였다.
도 4는 n 형 전계 효과형 트랜지스터의 게이트 전압-드레인 전류 특성으로부터 구한 임계치 전압을 도시한다. 도 4a 내지 도 4c로 도시하는 그래프에 있어서, 가로축은 채널 길이, 세로축은 채널 길이 1㎛의 임계치 전압을 기준으로 하였을 때의 임계치 전압의 변화량이다. 또한, 도 4a는 채널 형성 영역(104)의 p 형 도전형을 부여하는 불순물 원소가 1×1016cm-3의 농도, 도 4b는 상기 불순물 원소가 1×1017cm-3의 농도, 도 4c는 상기 불순물 원소가 1×1018cm-3의 농도의 계산결과이다. 이 결과로부터, 채널 형성 영역(104)의 막 두께를 얇게 함으로써, 채널 길이가 0.1㎛ 내지 0.5㎛에서 생기는 임계치 전압의 마이너스 시프트가 감소하고 있음을 알 수 있다.
도 5a 내지 도 5c는 n 형 전계 효과형 트랜지스터의 게이트 전압-드레인 전류 특성으로부터 구한 서브 임계치를 나타낸다. 도면의 가로축은 채널 길이를 나타내고, 세로축은 서브 임계치를 나타낸다. 또한, 도 5a는 채널 형성 영역(104)의 p 형을 부여하는 불순물 원소가 1×1016cm-3의 농도, 도 5b는 상기 불순물 원소가 1×1017cm-3의 농도, 도 5c는 상기 불순물 원소가 1×1018cm-3의 농도의 계산 결과이다. 이 결과로부터, 채널 형성 영역(104)의 막 두께를 얇게 함으로써, 채널 길이에 의존하지 않고 서브 임계치가 감소한다. 채널 형성 영역(104)의 불순물 원소가 1×1018cm-3의 농도에서는 채널 형성 영역(104)의 막 두께가 50nm에서는 서브 임계치가 증가하고 있다. 이것은 채널 형성 영역(104)의 불순물 농도가 높고 부분 공핍형으로 되어 있기 때문이다. 또한, 채널 길이가 0.1㎛ 내지 0.5㎛에서 생기는 서브 임계치의 상승은 채널 형성 영역(104)의 막 두께를 얇게 함으로써, 억제됨을 알 수 있다. 채널 형성 영역(104)의 불순물 농도를 1×1018cm-3까지 올림으로써, 서브 임계치의 상승을 더욱 억제하고 있음을 알 수 있다. 서브 임계치가 작게 되어 있기 때문에, 게이트 전압 0V에서의 소스-드레인 간에 흐르는 전류를 억제하면서, 임계치 전압을 낮출 수 있다.
채널 형성 영역(104)의 막 두께를 얇게 함으로써, 채널 길이가 0.1㎛ 내지 0.5㎛와 같은 채널 길이가 짧은 영역에서의 임계치 전압의 마이너스 시프트의 억제, 및, 서브 임계치의 상승의 억제가 이루어지는 것이, 이론 계산으로부터 제시되었다. 이하에, 이들의 이유에 관해서 설명한다. 채널 형성 영역(104)의 막 두께가 두꺼우면 채널 길이가 짧은 경우에는, 소스-드레인 간의 전계의 영향에 의해, 게이트 전압이 임계치 전압 이하의 서브 임계 영역에서 채널 형성 영역(104)중의 하측(기판에 가까운 측)을 전류가 흐른다. 그 때문에, 서브 임계치가 상승하고, 임계치 전압이 저하한다. 채널 형성 영역(104)의 막 두께를 얇게 함으로써, 채널 형성 영역(104)중의 하측의 전류가 흐르는 경로가 차단되기 때문에, 누설 전류가 억제된다. 그 때문에, 서브 임계치의 상승이 억제되고, 임계치 전압의 저하도 억제된다. 그 때문에, 채널 형성 영역(104)의 막 두께를 얇게 함으로써, 채널 길이가 짧은 영역에서의 임계치 전압의 마이너스 시프트가 억제되고, 또한, 서브 임계치가 작은 전계 효과형 트랜지스터를 제작할 수 있다.
이어서, 도 1에 도시하는 전계 효과형 트랜지스터의 제작방법에 관해서 도 6a 내지 도 6f를 참조하여 설명한다.
도 6a에서는 기판(10)상에 하지 절연층(12)을 형성한다. 반도체층(14)은 스퍼터링법, 플라즈마 CVD법 또는 감압 CVD법에 의해서 비정질 실리콘막을 퇴적한 후, 연속 발진 또는 펄스 발진의 레이저광을 조사하여 결정화시킨 결정성 반도체로 형성된다. 반도체층(14)의 막 두께는 5nm 내지 30nm이고, 바람직하게는 10nm 내지 25nm로 한다. 막 두께를 이 범위로 설정하기 위해서는, 비정질 실리콘막의 막 두 께를 상기 범위 내로 하여 퇴적한 후 결정화시켜도 좋고, 50nm 내지 150nm의 비정질 실리콘막을 결정화시킨 후, 에칭 또는 연삭 연마 가공에 의해 박막화하여도 좋다.
반도체층(14)에는 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p 형 불순물을 첨가한다. 예를 들면, p 형 불순물로서 붕소를 5×10 17cm-3 이상 1×1018cm-3 이하의 농도로 첨가한다.
반도체층(14)의 단부는 경사각(테이퍼각)이 붙도록 가공하는 것이 바람직하다. 다음의 공정에서 반도체층(14)을 플라즈마 처리에 의해 질화할 때에, 단부 영역에서의 질화막 두께의 감소를 피하기 위해서이다.
도 6b는 반도체층(14)의 표면을 플라즈마 처리에 의해 질화하여 절연층(20)을 형성하는 공정이다. 이 공정은 반도체층(14)을 보호하기 위해서이고, 반도체층(14)의 하단면에 버즈비크가 형성되는 것을 막기 위해서이다. 버즈비크는 반도체층(14)에 외인성의 응력을 주어, 전기적인 스트레스가 쌓이기 쉽기 때문에 전계 효과형 트랜지스터의 특성에 악영향을 주지만, 절연층(20)을 형성함으로써 반도체층(14)이 변형되는 것을 막을 수 있다. 절연층(20)의 두께는 1nm 내지 5nm로 한다.
플라즈마 처리에 의한 고상 질화 처리는 마이크로파(대표적으로는 2.45GHz)로 여기되고, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 O.5eV 이상 1.5eV 이하인 플라즈마로 하는 것이 바람직하다. 플라즈마 처리에 의해 질화 하는 경우에는 질소 분위기하(예를 들면, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함) 분위기하, 질소와 수소와 희가스 분위기하, 또는 NH3와 희가스 분위기하)에서 플라즈마 처리를 한다. 희가스로서는 예를 들면 Ar을 사용할 수 있다. 또한, Ar와 Kr을 혼합한 가스를 사용하여도 좋다. 이 경우, 반도체층(14)의 표면과, 하지 절연층(12)의 표면이 질화된다.
그 후, 도 6c에서 도시하는 바와 같이, 반도체층(14)이 매립되도록 절연막을 형성하고, 이방성 에칭에 의해 반도체층(14)의 측면측에 측벽 절연층(22)이 형성되도록 가공한다. 측벽 절연층(22)은 산화실리콘 또는 질화실리콘으로 형성하지만, 그 외에도 비유전률이 2.5 이하인 저유전률 재료로 형성하여도 좋다. 저유전률 재료로서는 다공질 산화실리콘, 탄소 또는 불소 함유 산화 실리콘 등을 사용할 수 있다.
측벽 절연층(22)을 형성한 후, 도 6d로 도시하는 바와 같이, 반도체층(14)의 상면에 있는 절연층(20)을 에칭에 의해 제거한다. 에칭 조건은 적절하게 설정하면 좋다. 예를 들면, 에칭 가스로서 CF4와 O2를 사용하여, 절연층(20)을 에칭한다. 또한, 반도체층(14)과의 선택비를 높이기 위해서, 에칭 가스를 CHF3 대신에 에칭하면 좋다. 또한, 도 6c에 도시하는 측벽 절연층(22)을 형성하는 에칭과, 절연층(20)을 제거하는 에칭을 동시에 행하여도 좋다. 예를 들면, 산화실리콘과 질화실리콘의 에칭 속도가 거의 같은 에칭 가스로서 CHF3를 사용하여 이방성 에칭하면 도 6d에 도시하는 바와 같이, 측벽 절연층(22)과 그것에 겹치는 절연층(20)을 잔존시킬 수 있다.
반도체층(14)의 단부에, 절연층(20)과 이 측벽 절연층(22)에 의한 완만한 단차 구조를 형성함으로써, 게이트 절연층(16)의 단차 승월부를, 반도체층(14)의 외측에 배치할 수 있다.
도 6e는 게이트 절연층(16) 및 게이트 전극(25)을 형성하는 공정을 도시한다. 게이트 절연층(16)은 2nm 내지 20nm의 두께로 형성한다. 게이트 절연층(16)으로서, 산화실리콘 외에, 고유전률 재료를 사용함으로써, 게이트 누설 전류를 저감할 수 있다. 고유전률 재료로서는 이산화지르코늄, 산화하프늄, 이산화티탄, 오산화탄탈 등을 사용할 수 있다.
게이트 전극(25)은 금속 또는 금속질화물로 형성하는 것이 바람직하다. 금속 또는 금속질화물을 사용함으로써 게이트 전극의 공핍화를 없앨 수 있고, 트랜지스터의 전류 구동 능력을 높일 수 있다. 제 1 게이트 전극층(24)은 금속질화물로 형성한다. 금속질화물로서는 질화티탄, 질화탄탈, 질화텅스텐, 질화크롬, 질화몰리브덴 등을 사용할 수 있다. 제 2 게이트 전극층(26)은 금속(바람직하게는 고융점 금속)으로 형성한다. 금속으로서는 텅스텐, 티탄, 몰리브덴, 탄탈, 크롬 등을 사용할 수 있다. 이들 금속은 융점이 높고, 열적으로 안정하기 때문에 트랜지스터의 제조 공정에서 용이하게 취급할 수 있다. 금속질화물 및 금속을 사용하여, 스퍼터링법, 전자빔증착법, 유기금속 CVD법 등을 사용하여 성막한다.
이 상태에서, 게이트 전극(25)을 마스크로 하여, 제 2 불순물 영역(17)을 형 성한다. n 채널형의 전계 효과형 트랜지스터의 경우에는 제 2 불순물 영역(17)은 저농도 드레인으로서 기능하도록 인 등의 n 형 불순물을 첨가한다.
도 6f에서는 게이트 전극(25)의 측면에는 사이드월 절연층(28)을 질화실리콘 또는 산화실리콘으로 형성하는 공정을 도시한다. 사이드월 절연층(28)은 질화실리콘막 또는 산화실리콘막을 CVD법으로 퇴적하여 게이트 전극(25)을 매립하고, 이방성 에칭에 의해서 게이트 전극(25)의 측면에 절연층(측벽)이 남도록 가공한다. 이 사이드월 절연층(28)을 마스크로 하여 소스 영역 및 드레인 영역을 형성하는 제 1 불순물 영역(18)을 형성한다.
그 후, 패시베이션층, 층간 절연층, 배선을 형성함으로써, 도 1에서 도시하는 전계 효과형 트랜지스터를 얻을 수 있다.
이어서, 소자 분리 구조로서 복수의 반도체층의 사이에 절연층을 매립하는 구성의 반도체 장치에 관해서 도 7과 도 8을 참조하여 설명한다.
도 7a에 있어서, 기판(10)상에 하지 절연층(12), 반도체층(14)을 형성한다. 반도체층(14) 상에는 소자 형성 영역에 맞추어서 질화실리콘층(11), 산화실리콘층(13)을 형성한다. 산화실리콘층(13)은 소자분리를 위해 반도체층(14)을 에칭할 때의 하드 마스크로서 사용한다. 질화실리콘층(11)은 에칭 스토퍼이다.
반도체층(14)의 막 두께는 5nm 내지 30nm, 바람직하게는 10nm 내지 25nm로 한다. 막 두께를 이 범위로 설정하기 위해서는 비정질 실리콘막의 막 두께를 상기 범위내로 하여 퇴적한 후 결정화시켜도 좋고, 50nm 내지 150nm의 비정질 실리콘막을 결정화시킨 후, 에칭 또는 연삭 연마 가공에 의해 박막화하여도 좋다. 반도체 층(14)에는 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p 형 불순물을 첨가한다. 예를 들면, p 형 불순물로서 붕소를 5×1017cm-3 이상 1×1018cm-3 이하의 농도로 첨가하여도 좋다.
도 7b는 산화실리콘층(13)을 마스크로 하여 반도체층(14), 하지 절연층(12)을 에칭하는 공정이다. 반도체층(14) 및 하지 절연층(12)이 노출된 단면에 대하여 플라즈마 처리를 하여 질화한다. 이 질화 처리에 의해, 적어도 반도체층(14)의 주변 단부에는 질화실리콘층(15)이 형성된다. 질화실리콘층(15)은 절연성이고, 반도체층(14)의 단면 누설 전류가 흐르는 것을 방지하는 효과가 있다. 또한, 내산화 작용이 있기 때문에, 반도체층(14)과 하지 절연층(12)의 사이에, 반도체층(14)의 단면으로부터 산화막이 성장하여 버즈비크가 형성되는 것을 막을 수 있다.
도 7c는 소자 분리 절연층(19)을 퇴적하는 공정이다. 소자 분리 절연층(19)으로서 TEOS를 사용하여 산화실리콘막을 CVD법으로 퇴적한다. 소자 분리 절연층(19)은 반도체층(14)이 매립되도록 두껍게 퇴적한다.
도 7d는 질화실리콘층(11)이 노출할 때까지 소자 분리 절연층(19)을 제거하는 공정을 도시한다. 이 제거 공정은 드라이 에칭에 의해서 행할 수 있고, 화학적 기계 연마처리에 의해서 행하여도 좋다. 질화실리콘층(11)은 에칭 스토퍼가 된다. 소자 분리 절연층(19)은 반도체층(14)의 주위에 형성되고, 반도체층(14)의 사이에 매립되도록 잔존한다. 질화실리콘층(11)은 그 후 제거한다.
도 7e에 있어서, 반도체층(14)이 노출된 후, 도 6e, 도 6f와 동일하게 여 게 이트 절연층(16), 게이트 전극(25), 사이드월 절연층(28)을 형성하고, 제 1 불순물 영역(18), 제 2 불순물 영역(17)을 형성한다. 절연층(27)은 질화실리콘으로 형성하고, 게이트 전극(25)을 에칭할 때의 하드 마스크로서 사용한다.
도 8a에 있어서, 층간 절연층(32)을 형성한다. 층간 절연층(32)은 BPSG(Boron Phosphorus Silicon Glass)막을 형성하여 리플로에 의해 평탄화시킨다. 또한, TEOS(테트라에톡시실란)을 사용하여 산화실리콘막을 형성하여 화학적 기계 연마처리에 의해서 평탄화하여도 좋다. 평탄화 처리에 있어서 게이트 전극(25)상의 절연층(27)은 에칭 스토퍼로서 기능한다. 층간 절연층(32)에는 콘택트홀(33)을 형성한다. 콘택트홀(33)은 사이드월 절연층(28)을 이용하여 셀프 얼라인 콘택트의 구성으로 되어 있다.
그 후, 도 8b에 도시하는 바와 같이, 육플루오르화텅스텐을 사용하여 CVD법으로 콘택트 플러그(36)를 형성한다. 절연층(41)을 형성하여, 콘택트 플러그(36)에 맞추어서 개구를 형성하여 배선(38)을 형성한다. 배선(38)은 알루미늄 또는 알루미늄 합금으로 형성하고, 상층과 하층에는 배리어 메탈로서 몰리브덴, 크롬, 티탄 등의 금속막을 형성한다.
이와 같이, 반도체층의 두께를 5nm 내지 30nm, 바람직하게는 10nm 내지 25nm로 한 경우로서, 채널 길이가 상기 반도체층의 두께의 10배 이상 40배 미만으로 하거나, 또는 채널 길이가 100nm 이상 1000nm 미만의 전계 효과형 트랜지스터로 구성되고, 소자 분리 구조로서 소자 분리 절연층(19)을 사용한 집적회로를 형성할 수 있다.
도 9는 본 발명에 따른 반도체 장치를 사용한 마이크로 프로세서(50)의 일례를 도시한다. 이 마이크로 프로세서(50)는 상기한 바와 같이, 절연 표면에 형성되고, 반도체층의 두께가 5nm 내지 30nm, 바람직하게는 10nm 내지 25nm이고, 채널 길이가 상기 반도체층의 두께의 10배 이상 40배 미만이거나, 또는 채널 길이가 100nm 이상 1000nm 미만인 전계 효과형 트랜지스터로 구성되어 있다.
이 마이크로 프로세서(50)는 연산회로(51; Arithmetic logic unit. ALU 라고도 함.), 연산회로 제어부(52; ALU Controller), 명령 해석부(53; Instruction Decoder), 인터럽트 제어부(54; Interrupt Controller), 타이밍 제어부(55; Timing Controller), 레지스터(56; Register), 레지스터 제어부(57; Register Controller), 버스 인터페이스(58; Bus I/F), 판독 전용 메모리(59; ROM), 및 메모리 인터페이스(60; ROM I/F)를 갖고 있다. 또한 판독 전용 메모리(59) 및 메모리 인터페이스(60)는 별도 칩에 설치하여도 좋다.
버스 인터페이스(58)를 통하여 마이크로 프로세서(50)에 입력된 명령은, 명령 해석부(53)에 입력되고, 디코드된 후, 연산회로 제어부(52), 인터럽트 제어부(54), 레지스터 제어부(57), 타이밍 제어부(55)에 입력된다. 연산회로 제어부(52), 인터럽트 제어부(54), 레지스터 제어부(57), 타이밍 제어부(55)는 디코드된 명령에 기초하여, 각종 제어를 한다. 구체적으로 연산회로 제어부(52)는 연산회로(51)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(54)는 마이크로 프로세서(50)의 프로그램 실행중에, 외부의 입출력장치나, 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지 스터 제어부(57)는 레지스터(56)의 어드레스를 생성하여, 마이크로 프로세서의 상태에 따라서 레지스터(56)의 판독이나 기록을 한다.
또한 타이밍 제어부(55)는 연산회로(51), 연산회로 제어부(52), 명령 해석부(53), 인터럽트 제어부(54), 레지스터 제어부(57)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제어부(55)는 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록신호 CLK2를 상기 각종 회로에 공급한다.
또, 도 9에 도시하는 마이크로 프로세서(50)는 그 구성을 간략화하여 도시한 일례에 불과하며, 실제의 마이크로 프로세서는 그 용도에 따라서 다종 다양한 구성을 갖는다.
본 발명에 의하면, 반도체층을 박막화함으로써, 임계치 전압의 변화량이 감소하여 서브 임계치가 억제되기 때문에 저전압으로 구동할 수 있다. 또한, 반도체층과 게이트 전극이 교차하는 영역의 단차부(반도체층의 단부 영역)에 있어서 게이트 누설 전류를 저감할 수 있다. 이들에 의해 반도체 장치의 저소비 전력화를 실현할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 할 수 있는 연산기능을 구비한 반도체 장치의 일례에 관해서 도 10을 참조하여 설명한다.
도 10은 무선통신에 의해 외부장치와 신호의 송수신을 하여 동작하는 반도체 장치(110)가 블록도를 도시한다. 이 반도체 장치(110)는 아날로그 회로부(130)와 디지털 회로부(132)를 갖고 있다. 아날로그 회로부(130)로서, 공진용량을 갖는 공 진회로(128), 정류회로(118), 정전압회로(120), 리셋회로(126), 발진회로(124), 복조회로(116), 변조회로(114)와, 전원 관리 회로(150)를 갖고 있다. 디지털 회로부(132)는 RF 인터페이스(134), 제어 레지스터(136), 클록 컨트롤러(138), 인터페이스(140; CPU 인터페이스), 중앙 처리 유닛(142; CPU), 랜덤 액세스 메모리(144; RAM), 판독 전용 메모리(146; ROM)를 갖고 있다.
이러한 구성의 반도체 장치(110)의 동작은 대략 이하와 같다. 안테나(112)가 수신한 신호는 공진회로(128)에 의해 유도 기전력을 발생한다. 유도 기전력은 정류회로(118)를 지나서 용량부(122)에 충전된다. 이 용량부(122)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(122)는 반도체 장치(110)와 일체로 형성되어 있을 필요는 없고, 별도 부품으로서 반도체 장치(110)를 구성하는 절연 표면을 갖는 기판에 장착되어 있으면 좋다.
리셋회로(126)는 디지털 회로부(132)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋신호로서 생성한다. 발진회로(124)는 정전압회로(120)에 의해 생성되는 제어신호에 따라서, 클록신호의 주파수와 듀티비를 변경한다. 저역 필터(lowpass filter)로 형성되는 복조회로(116)는 예를 들면 진폭변조(ASK) 방식의 수신신호의 진폭의 변동을 2치화한다. 변조회로(114)는 진폭변조(ASK) 방식의 송신신호의 진폭을 변동시켜 송신한다. 변조회로(114)는 공진회로(128)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시키고 있다. 클록 컨트롤러(138)는 전원 전압 또는 중앙 처리 유닛(142)에 있어서의 소비전류에 따라서 클록신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원 관리 회로(150)가 행하고 있다.
안테나(112)로부터 반도체 장치(110)에 입력된 신호는 복조회로(116)에서 복조된 후, RF 인터페이스(134)로 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(136)에 격납된다. 제어 커맨드에는 판독 전용 메모리(146)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(144)로의 데이터의 기록, 중앙 처리 유닛(142)에의 연산 명령 등이 포함되어 있다. 중앙 처리 유닛(142)은 인터페이스(140)를 통하여 판독 전용 메모리(146), 랜덤 액세스 메모리(144), 제어 레지스터(136)에 액세스한다. 인터페이스(140)는 중앙 처리 유닛(142)이 요구하는 어드레스로부터, 판독 전용 메모리(146), 랜덤 액세스 메모리(144), 제어 레지스터(136)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 갖고 있다.
중앙 처리 유닛(142)의 연산방식은 판독 전용 메모리(146)에 OS(operating system)을 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용회로에서 연산회로를 구성하고, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식으로서는 전용의 연산회로에서 일부의 처리를 하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(142)이 실행하는 방식을 적용할 수 있다.
반도체 장치(110)의 동작에 필요한 전력을 공급하는 용량부(122)의 용량을 크게 함으로써, 안정된 동작을 확보할 수 있다. 또한, 용량부(122)의 용량증가에는 한계가 있다. 그래서, 본 발명과 같이 반도체층의 박막화에 의해, 임계치 전압 및 서브 임계치를 작게 하여 저전압으로 구동 가능하게 함으로써, 저소비 전력화를 도모하는 것은 유효하다.
도 1은 본 발명에 따른 반도체 장치의 주요한 구성 요소인 전계 효과형 트랜지스터의 구성을 도시하는 도면.
도 2는 플라즈마 처리를 하기 위한 장치의 구성을 도시하는 도면.
도 3은 계산에 사용한 전계 효과형 트랜지스터의 구성을 도시하는 단면도.
도 4는 전계 효과형 트랜지스터의 게이트 전압-드레인 전류 특성으로부터 구한 임계치 전압을 도시하는 도면.
도 5는 전계 효과형 트랜지스터의 게이트 전압-드레인 전류 특성으로부터 구한 서브 임계치를 도시하는 도면.
도 6은 전계 효과형 트랜지스터의 제작방법을 도시하는 단면도.
도 7은 전계 효과형 트랜지스터의 제작방법을 도시하는 단면도.
도 8은 전계 효과형 트랜지스터의 제작방법을 도시하는 단면도.
도 9는 마이크로 프로세서의 일 구성예를 도시하는 도면.
도 10은 비접촉으로 데이터의 송수신을 할 수 있는 연산기능을 구비한 반도체 장치의 구성을 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10: 기판 11: 질화실리콘층
12: 하지 절연층 13: 산화실리콘층
14: 반도체층 15: 질화실리콘층
16: 게이트 절연층 17: 제 2 불순물 영역
18: 제 1 불순물 영역 19: 소자 분리 절연층
20: 절연층 22: 측벽 절연층
24: 제 1 게이트 전극층 25: 게이트 전극
26: 제 2 게이트 전극층 27: 절연층
28: 사이드 월 절연층 30: 패시베이션층
32: 층간 절연층 33: 콘택트홀
34: 배리어 메탈 36: 콘택트 플러그
38: 배선 41: 절연층
50: 마이크로 프로세서 51: 연산회로
52: 연산회로 제어부 53: 명령 해석부
54: 인터럽트 제어부 55: 타이밍 제어부
56: 레지스터 57: 레지스터 제어부
58: 버스 인터페이스 59: 판독 전용 메모리
60: 메모리 인터페이스 80: 안테나
82: 유전체판 84: 가스 공급부
86: 배기구 88: 지지대
90: 온도 제어부 92: 마이크로파 공급부
94: 플라즈마 101: 기판
102: 소스 영역 103: 드레인 영역
104: 채널 형성 영역 105: 게이트 절연층
106: 소스 전극 107: 드레인 전극
108: 게이트 전극 110: 반도체 장치
112: 안테나 114: 변조회로
116: 복조회로 118: 정류회로
120: 정전압 회로 122: 용량부
124: 발진회로 126: 리셋회로
128: 공진회로 130: 아날로그 회로부
132: 디지털 회로부 134: RF 인터페이스
136: 제어 레지스터 138: 클록 컨트롤러
140: 인터페이스 142: 중앙 처리 유닛
144: 랜덤 액세스 메모리 146: 판독 전용 메모리
150: 전원 관리 회로

Claims (36)

  1. 반도체 장치에 있어서,
    절연 표면 상의 두께 10nm 내지 25nm의 반도체층;
    상기 반도체층 상의 두께 2nm 내지 20nm의 게이트 절연층; 및
    상기 게이트 절연층 상의 게이트 전극을 포함하고,
    채널 길이는 상기 반도체층의 두께의 10배 이상 40배 미만이고,
    임계 전압은 0.01V 이상 0.62V 미만이고, 서브-임계치는 60mV/decade 이상 100mV/decade 미만인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체층의 채널 형성 영역에 포함되는 일(one) 도전형을 부여하는 불순물 원소의 농도가 5×1017cm-3 이상 1×1018cm-3 이하인, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 일 도전형 불순물 원소는 p 형 불순물인, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 p 형 불순물은 붕소, 알루미늄, 갈륨으로부터 선택된 일종(one sort) 또는 복수종의 원소인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 절연층은 산화실리콘층으로 형성되거나 산화실리콘층과 질화실리콘층의 적층 구조를 갖는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 게이트 절연층은 산화실리콘층과 질화실리콘층의 적층 구조를 갖고,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖고,
    상기 질화실리콘층은 상기 게이트 전극의 상기 금속질화물로 형성되는 제 1 층과 상기 게이트 절연층의 상기 산화실리콘층 사이에 제공되는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체층은 면 방위가 서로 다른 복수의 결정 영역들을 갖는, 반도체 장치.
  9. 제 1 항에 기재된 반도체 장치를 사용하는, 마이크로 프로세서.
  10. 반도체 장치에 있어서,
    절연 표면 상의 두께 10nm 내지 25nm의 반도체층;
    상기 반도체층 상의 두께 2nm 내지 20nm의 게이트 절연층; 및
    상기 게이트 절연층 상의 게이트 전극을 포함하고,
    채널 길이는 100nm 이상 1000nm 미만이고,
    임계 전압은 0.01V 이상 0.62V 미만이고, 서브-임계치는 60mV/decade 이상 100mV/decade 미만인, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 반도체층의 채널 형성 영역에 포함되는 일 도전형을 부여하는 불순물 원소의 농도가 5×1017cm-3 이상 1×1018cm-3 이하인, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 일 도전형 불순물 원소는 p 형 불순물인, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 p 형 불순물은 붕소, 알루미늄, 갈륨으로부터 선택된 일종 또는 복수종의 원소인, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 게이트 절연층은 산화실리콘층으로 형성되거나 산화실리콘층과 질화실리콘층의 적층 구조를 갖는, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖는, 반도체 장치.
  16. 제 10 항에 있어서,
    상기 게이트 절연층은 산화실리콘층과 질화실리콘층의 적층 구조를 갖고,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖고,
    상기 질화실리콘층은 상기 게이트 전극의 상기 금속질화물로 형성되는 제 1 층과 상기 게이트 절연층의 상기 산화실리콘층 사이에 제공되는, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 반도체층은 면 방위가 서로 다른 복수의 결정 영역들을 갖는, 반도체 장치.
  18. 제 10 항에 기재된 반도체 장치를 사용하는, 마이크로 프로세서.
  19. 반도체 장치에 있어서,
    절연 표면 상의 두께 10nm 내지 25nm의 반도체층;
    상기 반도체층 주위의 소자 분리 절연층;
    상기 반도체층 상의 두께 2nm 내지 20nm의 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극; 및
    상기 반도체층의 주변 단부의 상기 소자 분리 절연층과 접하는 질화실리콘층을 포함하고,
    채널 길이는 상기 반도체층의 두께의 10배 이상 40배 미만인, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 반도체층의 채널 형성 영역에 포함되는 일 도전형을 부여하는 불순물 원소의 농도가 5×1017cm-3 이상 1×1018cm-3 이하인, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 일 도전형 불순물 원소는 p 형 불순물인, 반도체 장치.
  22. 제 21 항에 있어서,
    상기 p 형 불순물은 붕소, 알루미늄, 갈륨으로부터 선택된 일종 또는 복수종의 원소인, 반도체 장치.
  23. 제 19 항에 있어서,
    상기 게이트 절연층은 산화실리콘층으로 형성되거나 산화실리콘층과 질화실리콘층의 적층 구조를 갖는, 반도체 장치.
  24. 제 19 항에 있어서,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖는, 반도체 장치.
  25. 제 19 항에 있어서,
    상기 게이트 절연층은 산화실리콘층과 질화실리콘층의 적층 구조를 갖고,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖고,
    상기 질화실리콘층은 상기 게이트 전극의 상기 금속질화물로 형성되는 제 1 층과 상기 게이트 절연층의 상기 산화실리콘층 사이에 제공되는, 반도체 장치.
  26. 제 19 항에 있어서,
    상기 반도체층은 면 방위가 서로 다른 복수의 결정 영역들을 갖는, 반도체 장치.
  27. 제 19 항에 기재된 반도체 장치를 사용하는, 마이크로 프로세서.
  28. 반도체 장치에 있어서,
    절연 표면 상의 두께 10nm 내지 25nm의 반도체층;
    상기 반도체층 주위의 소자 분리 절연층;
    상기 반도체층 상의 두께 2nm 내지 20nm의 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극; 및
    상기 반도체층의 주변 단부의 상기 소자 분리 절연층과 접하는 질화실리콘층을 포함하고,
    채널 길이는 상기 게이트 절연층 상에서, lOOnm 이상 1000nm 미만인, 반도체 장치.
  29. 제 28 항에 있어서,
    상기 반도체층의 채널 형성 영역에 포함되는 일 도전형(one conductivity)을 부여하는 불순물 원소의 농도가 5×1017cm-3 이상 1×1018cm-3 이하인, 반도체 장치.
  30. 제 29 항에 있어서,
    상기 일 도전형 불순물 원소는 p 형 불순물인, 반도체 장치.
  31. 제 30 항에 있어서,
    상기 p 형 불순물은 붕소, 알루미늄, 갈륨으로부터 선택된 일종 또는 복수종의 원소인, 반도체 장치.
  32. 제 28 항에 있어서,
    상기 게이트 절연층은 산화실리콘층으로 형성되거나 산화실리콘층과 질화실리콘층의 적층 구조를 갖는, 반도체 장치.
  33. 제 28 항에 있어서,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖는, 반도체 장치.
  34. 제 28 항에 있어서,
    상기 게이트 절연층은 산화실리콘층과 질화실리콘층의 적층 구조를 갖고,
    상기 게이트 전극은 금속질화물로 형성되는 제 1 층과, 금속으로 형성되는 제 2 층을 갖고,
    상기 질화실리콘층은 상기 게이트 전극의 상기 금속질화물로 형성되는 제 1 층과 상기 게이트 절연층의 상기 산화실리콘층 사이에 제공되는, 반도체 장치.
  35. 제 28 항에 있어서,
    상기 반도체층은 면 방위가 서로 다른 복수의 결정 영역들을 갖는, 반도체 장치.
  36. 제 28 항에 기재된 반도체 장치를 사용하는, 마이크로 프로세서.
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