JP2004304016A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】表面にSOI層3を有するSOI基板上にゲート絶縁膜15を介して形成されたゲート電極14と、ゲート電極14直下のチャネル領域と、このチャネル領域の両側に形成されたソース/ドレイン領域とからなる半導体記憶装置であって、SOI層3が、チャネル領域中央部、チャネル端部及びソース/ドレイン領域において膜厚が異なり、かつ、ゲート電極14が、チャネル領域側において、その中間部よりも幅広に形成されてなる半導体装置。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、支持基板上に絶縁膜を介して形成されたシリコン層を有する基板(以下、「SOI基板」と記す)にチャネル厚みが異なる複数種類の電界効果トランジスタを備える半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
バルクシリコン基板をベースとした電界効果トランジスタを集積したLSIは、微細化により、高速化及び低消費電力化が進んでいる。LSIの微細化はスケーリング則を基本としながら進められているが、例えば、素子のサイズが0.1μm以下のレベルになると、十分な素子分離のために1018cm−3以上の不純物濃度が基板に要求される。
【0003】
基板の不純物濃度がこのような値となると、キャリアの移動度が低下し、電流駆動能力の上昇が期待できなくなる。その結果、微細化のメリットである高性能化が達成できなくなる。
【0004】
このような状況下において、SOI基板に形成された電界効果トランジスタが提案されている。SOI基板を用いる場合、接合でなく埋め込み酸化膜によって素子分離を行うことができるので、基板の不純物濃度を低く抑えることができ、キャリアの移動度の低下を防止することができる。さらに、接合容量が低減され、結果的に、微細化による高性能化の達成が可能となる。
【0005】
SOI基板に電界効果トランジスタを形成する場合、SOI基板を構成するSOI層を十分薄くすることにより、SOI層が完全に空乏化する。SOI層の完全空乏化により、トランジスタのId−Vg曲線のサブスレショルド領域の傾きが急峻になる。すなわち、S値(サブスレショルドスイング値)が下がり、しきい値電圧が低下し、電源電圧を低下させることができ、その結果、高速化及び低消費電力化を実現することができる。
【0006】
しかし、SOI構造において、高性能化を完全に実現するためには、寄生抵抗の低減化という問題の解決が前提となっており、これを解決しない限りは、SOI構造のトランジスタにおいて、高電流駆動能力を達成することはできない。
【0007】
寄生抵抗の低減化の1つの手法として、サリサイドプロセスによるソース/ドレイン領域の低抵抗化がある。このサリサイドプロセスは、金属が、シリコンとは反応しやすく、シリコン酸化膜やシリコン窒化膜とはほとんど反応しない現象を利用したプロセスである。
しかし、SOI層の膜厚を、完全空乏化するほど薄く、すなわち、ソース/ドレイン領域の膜厚をチャネル領域と同等に薄くした場合、以下の不都合を生ずる。
【0008】
チタンを用いたサリサイドプロセスでは、安定した低抵抗結晶相であるC54相を均一に得るために、相転移という物理現象を促進させる必要があり、そのためにはある程度の膜厚が必要である。バルクプロセスでは少なくとも50nm程度の厚みが必要とされている。したがって、例えば、0.35μmの完全空乏型SOI基板では、SOI層の膜厚が50nm以下であるため、シリサイド層が完全に埋め込み酸化膜界面に接することになる。
【0009】
一般的に、シリサイド反応は、内部応力やグレインサイズにより不均一に進行するため、上述のような膜厚でサリサイドプロセスを施すと、部分的にシリコン不足となる領域が発生し、シリサイド層内にボイドが発生する。
このようなことから、形成するシリサイド層の膜厚を薄くすることが必要であるが、そのような場合には、結果として、準安定高抵抗相であるC49から低抵抗相であるC54への相転移が不十分となり、あるいは、C54が得られたとしても凝集が起こり、低抵抗化を図ることが困難である。
【0010】
また、チタンシリサイドのような凝集、細線効果が生じにくいコバルト又はニッケルを用いたサリサイドプロセスにおいても、将来的にはSOI基板におけるSOI層は薄膜化し、サリサイドプロセスにおいて消費できるシリコン量が少なくなるであろうから、十分に低いシート抵抗を得ることは困難である。たとえば、SOI層を30nmとし、このうちの20nmをサリサイドプロセスに付した場合、要求されるシリサイドのシート抵抗は5Ω/□前後であるにもかかわらず、15Ω/□程度しか達成できない。
さらに、シリサイド層がこのように薄膜化すると、コンタクトエッチング時にシリサイド層を突き抜け、コンタクト抵抗が高くなる。さらにオーバーエッチングが進むと、支持基板にまでエッチングが進行し、SOI層と支持基板とのショートが発生する。
【0011】
一方、厚膜のシリサイド層の形成を可能とするため、シリコン層を、CVD法により選択的にソース/ドレイン領域上にエピタキシャル成長させる方法が提案されている。
しかし、この方法では、形成初期段階の表面状態に左右されるため、プロセスがかなり限定されるものとなる。例えば、高濃度注入されたシリコン表面には自然酸化膜が形成されやすく、エピタキシャル成長する前に水素中のアニールにより酸化膜を除去する必要があるが、900℃程度の高温処理を要するため、ショートチャネル効果等、熱履歴に伴うトランジスタ特性変動を伴う。
【0012】
そこで、ソース及びドレイン領域のSOI層の厚みを、寄生抵抗を低減するため十分厚くし、チャネル領域のSOI層の厚みを、完全空乏化を達成すべく十分に薄くする技術が提案されている(例えば、特許文献1)。
【0013】
この方法によれば、まず、図6(a)に示したように、シリコン基板31、埋め込みシリコン酸化膜32及びSOI層33からなるSOI基板の上にシリコン酸化膜35、シリコン窒化膜34を堆積させ、シリコン窒化膜34のチャネル領域に対応する領域に開口を形成する。次いで、図6(b)に示すように、酸化により、チャネル領域に対応する領域に選択酸化膜35aを形成してSOI層33のみを薄くする。この酸化は10Åの精度で制御することができるので、最終的なチャネル領域の厚さが所望の値になるように、適宜、酸化条件を最適化することができる。
続いて、図6(c)に示したように、シリコン窒化膜34、シリコン酸化膜35及び選択酸化膜35aを除去し、図6(d)に示したように、通常の電界効果トランジスタ製造プロセスにしたがって、ゲート絶縁膜、ゲート電極36及びソース/ドレイン領域を形成する。
【0014】
また、別の方法として、図7(a)に示したように、シリコン基板44、埋め込み酸化膜43及びSOI層42からなるSOI基板に、ロコス法により素子分離酸化膜41を形成する。次いで、図7(b)に示したように、SOI層42のチャネル領域となる領域に溝を形成する。この際、最終的なチャネル領域の厚さが所望の値になるようにエッチング条件を最適化する。続いて、図7(c)に示したように、チャネル領域、ソース/ドレイン領域を構成するSOI層42の表面を酸化し、シリコン酸化膜45及びシリコン窒化膜46を堆積し、シリコン窒化膜46をエッチングして、チャネル領域とソース/ドレイン領域との境界の段差部分の側壁のみにシリコン窒化膜46を残す。最後に、図7(d)に示すように、溝内に埋め込みゲート電極47を形成し、ソース/ドレイン領域を形成する。
【0015】
さらに別に方法として、図8(a)に示したように、SOI基板の上にシリコン酸化膜55、シリコン窒化膜51を堆積させ、シリコン窒化膜51のチャネル領域に対応する領域に開口を形成する。次いで、図8(b)に示したように、ロコス法により酸化膜を形成し、除去することによりSOI層52に凹部を形成する。続いて、図8(c)に示したように、シリコン窒化膜51を除去せずに、ゲート絶縁膜、シリコン膜56を全面に形成する。続いて、図8(d)に示したように、シリコン窒化膜51表面までシリコン膜56をエッチバックしてゲート電極を形成し、ソース/ドレイン領域を形成する(非特許文献1)。
なお、上記の従来技術では、いずれにおいても、結果としてチャネル領域の厚みは、一種類となる。
【0016】
【特許文献1】特開平8−83913号公報
【非特許文献1】IEEE、SOI Conference, p.122、Oct. 1996
【0017】
【発明が解決しようとする課題】
通常、LSIの周辺システムの電源電圧は、LSIのスケーリング則に従った低電圧化が進んでおらず、LSI内部の回路に比べて、I/O電圧が高い。このため、一般に、周辺部に大きめのトランジスタを配置し、内部回路において最先端ルールでの低電源電圧のトランジスタを配置することにより、高性能の集積回路を要求される電源電圧で実現する。しかし、この場合、両トランジスタにおけるチャネル厚を個々に設定することが困難であるため、内部回路のトランジスタに合わせて、チャネル厚が薄膜化され、周辺部のトランジスタにおいて十分な耐圧を確保することが難しくなる。
【0018】
ルールの異なるSOIトランジスタを実現するため、フォトリソグラフィにより厚さの異なる活性領域を別々に形成することも可能であるが、厚膜SOI層とともに最先端ルールの極薄SOI層を使用すると、寄生抵抗が上昇し、十分な能力を発揮できない。また、SOI層を薄くすることによりコンタクトエッチングが突き抜ける可能性が高くなり、さらにソース/ドレイン領域の高さが異なるとその確率は高くなる。
【0019】
また、チャネル部を薄くした最先端ルールでのトランジスタにおいては、以下に示す課題が依然として残る。
つまり、第1の課題として、現行技術においてリセス構造のトランジスタを形成する場合、チャネル形成部のSOI層表面を低ダメージ化するには、ドライエッチングではなく選択酸化技術により形成する必要がある。
【0020】
また、第2の課題として、選択酸化技術を用いた場合、選択酸化膜端(つまり、平坦な選択酸化膜底部ではないバーズビークの部分であり、選択酸化膜端部によって画定されるSOI層部分)は、選択酸化膜形成時に発生する応力によって、結晶欠陥が入りやすく、結晶欠陥に起因するリーク電流が発生する。さらに、プロセス上バーズビークの伸びは制御が難しく、選択酸化膜端の段差を含んでチャネルとする場合、安定したチャネル注入が難しくなることから、ゲート電極を選択酸化膜端とオーバーラップせず、選択酸化膜端より内側、更に望ましくは平坦部に形成する必要がある。
【0021】
第3の課題として、セルフアライン注入により、ソース/ドレイン領域をイオン注入のドーズで制御するには、ゲート電極側壁が基板面に対して、垂直に近い形で接している必要がある。
【0022】
また、第4の課題として、リセス部の形成及びゲート電極の形成に2枚のマスクが必要となり、その分のマージンが必要となる。このため、微細化には不向きである。さらに、ゲート電極のずれによる特性のばらつきも生ずる。そこで、微細化及び特性の安定のためには、リセス部とゲート電極とをセルフアラインで形成する必要がある。
【0023】
さらに、第5の課題として、サイサイド技術においては、ソース/ドレイン領域とゲート電極とがシリサイドによるブリッジングでショートを生じさせないためには、ゲート電極にCVD絶縁膜によるサイドウォールを形成する必要がある。
【0024】
また、第6の課題として、微細化に伴い、エクステンション部の浅接合化、低抵抗化が要求され、この領域を明確にする必要がある。また、高濃度不純物注入によるアモルファス化後の再結晶が不充分となり、粒界の発生により抵抗が上昇することから、アモルファス状態を正常に回復させるため、エクステンション部にはある程度の厚みが要求される。同様にエクステンション部の下にハロー注入領域を形成する上でも、ある程度の厚みを有する必要がある。他にも急激にソース/ドレインとチャネルの厚みが異なる場合、ストレスが発生するため、この間に中間的な厚みが必要である。
【0025】
このようなことから、図6に示す方法では、選択酸化技術を用いているものの、セルフアラインでないため、第4の課題を有している。また、選択酸化膜端にチャネル領域があるため、リーク電流が発生し、電界効果トランジスタの特性が劣化し、第2の課題を有している。
【0026】
また、図7に示す方法では、凹部に対して選択酸化技術によってリセス構造を作っておらず、SOI層に対して直接ドライエッチングを行っているため、第1の課題を有している。また、ゲート電極の表面とソース/ドレイン領域表面がほぼ同一位置にあるため、すなわち、ゲート電極が凹部のくぼみに埋め込まれているため、サリサイド技術を導入した場合、ブリッジングが生じ、ゲートとソース及びドレイン領域がショートする可能性が大きい。また、エクステンション領域を明確に形成できないことから第6の課題を有している。
【0027】
さらに、図8に示す方法では、ゲート電極が選択酸化膜端とオーバーラップしており、かつ、ゲート電極自体が選択酸化膜の形状になるため、ソース/ドレイン領域の注入及びチャネル領域への注入の制御が難しく、第2及び第3の課題を有する。また、サリサイド技術を導入した場合、ゲート電極が選択酸化膜の形状を有しているため、サイドウォールが形成しにくく、第5の課題を有する。さらにエクステンション領域を明確に形成できないことから第6の課題を有している。
【0028】
【課題を解決するための手段】
本発明の半導体記憶装置は、表面にSOI層を有するSOI基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース/ドレイン領域とからなる半導体記憶装置であって、前記SOI層が、チャネル領域中央部、チャネル端部及びソース/ドレイン領域が形成されている部分において膜厚が異なり、かつ、前記ゲート電極が、前記チャネル領域側において、その中間部よりも幅広に形成されてなることを特徴とする。
【0029】
また、別の観点から、本発明の半導体記憶装置は、表面にSOI層を有するSOI基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース/ドレイン領域とからなる半導体記憶装置であって、前記SOI層が、チャネル領域が形成されている部分において最も膜厚が薄く、ソース/ドレイン領域が形成されている部分において、SOI層表面に対して、少なくとも2種の異なる水平面が形成されて、前記チャネル領域が形成されている部分の膜厚よりも厚膜であることを特徴とする。
【0030】
さらに、本発明の半導体装置の製造方法は、
(a)表面にSOI層を有するSOI基板上であって、チャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
(b)該ロコス酸化抑え膜をマスクとして用いて、前記SOI層に第1ロコス酸化膜を形成し、該第1ロコス酸化膜を除去することにより、チャネル領域を含む領域に第1凹部を形成し、
(c)該第1凹部内であって、前記ロコス酸化抑え膜の側壁に第1サイドウォールを形成し、
(d)前記ロコス酸化抑え膜と第1サイドウォールとをマスクとして、前記第1凹部内のSOI層に第2ロコス酸化膜を形成し、該第2ロコス酸化膜を除去することにより、第2凹部を形成し、
(e)該第2凹部にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
(f)前記ロコス酸化抑え膜及び第1サイドウォールを除去し、
(g)前記ゲート電極をマスクとして用いて、SOI層にイオン注入を行ってソース/ドレイン領域を形成することからなることを特徴とする。
【0031】
また、別の観点から、本発明の半導体装置の製造方法は、
(a’)表面にSOI層を有するSOI基板上であって、第1素子部におけるチャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
(b’)該ロコス酸化抑え膜をマスクとして用いて、前記SOI層に第1ロコス酸化膜を形成し、該第1ロコス酸化膜を除去することにより、第1素子部におけるチャネル領域を含む領域に第1凹部を形成し、
(c’)該第1凹部内であって、前記ロコス酸化抑え膜の側壁に第1サイドウォールを形成し、
(d1)前記ロコス酸化抑え膜と第1サイドウォールとをマスクとして、第1素子部における前記第1凹部内のSOI層に第2ロコス酸化膜を形成し、該第2ロコス酸化膜を除去することにより、第2凹部を形成し、
(d2)前記ロコス酸化抑え膜の第2素子部におけるチャネル領域に開口を形成し、
(e’)第1素子部における前記第2凹部及び第2素子部におけるチャネル領域にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
(f’)前記ロコス酸化抑え膜及び第1サイドウォールを除去し、
(g’)前記ゲート電極をマスクとして用いて、SOI層にイオン注入を行ってソース/ドレイン領域を形成することからなることを特徴とする。
【0032】
【発明の実施の形態】
以下に、本発明の半導体装置及びその製造方法を図面に基づいて詳細に説明する。
【0033】
実施の形態1
本発明の半導体装置は、図3(n)及び(n’)に示したように、支持基板1上に、埋め込み酸化膜2を介して、SOI層3が表面に形成されたSOI基板に形成されてなる。
【0034】
SOI基板としては、SIMOX、張り合わせSOI(BESOI)基板等を用いることができる。ここでの支持基板は、シリコン、ガリウム等の半導体基板、SiGe、GaAs等の化合物半導体基板であってもよいし、絶縁性の基板であってもよい。なかでも、シリコン基板が好ましい。
【0035】
埋め込み絶縁膜2は、通常シリコン酸化膜により形成されており、その上に形成されるSOI層3と支持基板1とを電気的に分離する。SOI層3としては、シリコン等の半導体層が挙げられる。膜厚は、形成するソース/ドレイン領域の接合深さ、得ようとする半導体装置の特性等によって、適宜設定することができるが、例えば、完全空乏化動作を実現し得る膜厚であることが好ましく、具体的には、最も厚膜の部分において、30〜100nm程度が適当である。
【0036】
半導体装置は、SOI層3上にゲート絶縁膜15を介して形成されたゲート電極14と、ゲート電極14直下のチャネル領域と、チャネル領域の両側に形成され、ソース/ドレイン領域(図示せず)とから主として構成される。SOI層3は、チャネル領域中央部、チャネル端部及びソース/ドレイン領域が形成されている部分において膜厚が異なる。例えば、チャネル領域中央部では最も薄く、例えば、5〜40nm程度の膜厚を有する。また、チャネル端部では、ロコス酸化におけるバーズビークの形状によって規定されており、その膜厚は徐々に変化するが、最も厚い部分で、例えば、15〜45nm程度の膜厚を有する。ソース/ドレイン領域では、その膜厚は徐々に変化するが、最も厚い部分で、例えば、30〜55nm程度の膜厚を有して構成されている。なお、ソース/ドレイン領域が形成されている部分のSOI層の表面は、基板表面に対して略水平な面を少なくとも2つ含んで形成されていることが好ましい。また、ソース/ドレイン領域は、LDD領域を有していてもよく、その表面にはCoSi2膜18等のシリサイド膜が形成されていてもよい。尚、ソース/ドレイン領域のSOI厚さ方向の構成に関しては、基本的に全体がソース/ドレインとなっていることが望ましい。
【0037】
ゲート電極14は、チャネル領域側において、その中間部よりも幅広に形成されており、その線幅は、40〜130nm程度の範囲である。
なお、各部分の厚み、ゲート電極14の幅は、要求される世代により、それぞれ独立に寸法を制御することが可能である。
【0038】
このような構成の半導体装置は、以下の方法により形成することができる。なお、図1(a)〜図3(n)は、LSI等の内部回路におけるコアトランジスタ部を示し、図1(a’)〜図3(n’)は、LSI等の周辺回路、例えば、I/Oのトランジスタ部を示す。
まず、図1(a)及び(a’)に示すように、支持基板1上に埋め込み酸化膜2及びp型SOI層3が形成されたSOI基板(例えば、SIMOX:Separation by Implanted Oxygen)のSOI層3の膜厚を、酸化及びウェットエッチングにより、約40〜60nmに制御する。あるいは、酸素注入の深さ位置を、SOI層3が約40〜60nmとなるように調整する。続いて、SOI層3に素子分離膜4を形成する。
【0039】
次に、図1(b)及び(b’)に示すように、SOI層3表面を約10〜20nm酸化してシリコン酸化膜5を形成し、その上に、シリコン窒化膜6を約100〜150nm形成する。なお、シリコン酸化膜5及びシリコン窒化膜6の積層膜は選択酸化膜の形状を制御すると同時にゲート電極形状も制御するものであり、厚いほど最終的なゲート電極を厚くすることができる。また、シリコン酸化膜5は必ずしも形成しなくてもよい。続いて、レジスト11を用いて、シリコン窒化膜6のコアトランジスタ部にのみ、通常のフォトリソグラフィ及びエッチング工程により、幅0.25μmの開口を形成する。
【0040】
レジスト11を除去した後、図1(c)及び(c’)に示すように、シリコン窒化膜6をマスクとして用いて、約20〜30nmの選択酸化膜7を形成し、コアトランジスタ部におけるチャネル領域のSOI層3の厚さを約15〜45nmとする。
【0041】
次に、希フッ酸により、選択酸化膜7を除去し、I/Oトランジスタ部のチャネル表面のクリーニングを行う。なお、ここで選択酸化及び除去を数回に分けて行うと、選択酸化膜端での抑えの膜からの応力の影響が少なくなるため、ゲート電極形成領域の平坦部を広くできるとともに、選択酸化膜7の端部でのSOI層内への応力が低減できる。
【0042】
続いて、図1(d)及び(d’)に示すように、SOI層3上に、CVD酸化膜12を約20nm、CVD窒化膜8を約50〜80nm形成し、異方性エッチングにより抑えの膜であるシリコン窒化膜6の側壁にCVD窒化膜8からなるサイドウォールを形成する。この際、エッチングはSOI層3表面のCVD酸化膜12上で止める。
【0043】
次に、図1(e)及び(e’)に示すように、ウェットエッチングによりチャネル表面のCVD酸化膜12を除去し、その表面を洗浄した後、チャネル表面に選択酸化膜10を5〜15nm形成する。この選択酸化膜10は、コアトランジスタ部におけるチャネル領域の厚さを最終的に調整するとともに、チャネル表面を清浄化する目的で形成する。
【0044】
続いて、図1(f)及び(f’)に示すように、得られた基板上全面にレジスト22を塗布し、シリコン窒化膜6のI/Oトランジスタ部にのみ、通常のフォトリソグラフィ及びドライエッチングにより、幅0.35μmの開口を形成する。
【0045】
レジスト22を除去した後、図2(g)及び(g’)に示すように、I/Oトランジスタ部のチャネル領域に、5〜15nmのゲート絶縁膜13を形成する。なお、ここで、トランジスタのしきい値を調整するためにイオン注入してもよい。
【0046】
続いて、図2(h)及び(h’)に示すように、I/Oトランジスタ部のチャネル領域をレジスト23で被覆し、通常のフォトリソグラフィ及びウェットエッチングにより、コアトランジスタ部におけるチャネル表面の選択酸化膜10を除去する。
【0047】
次いで、図2(i)及び(i’)に示すように、コアトランジスタ部のチャネル表面に、1〜5nmのゲート絶縁膜15を形成する。このゲート絶縁膜15は、シリコン酸化膜、シリコン窒化膜や、HfO2、ZrO2のような高誘電率膜の単層膜又は積層膜を用いることができる。ゲート絶縁膜15の上に、300nmのポリシリコン膜14aをCVDにより形成する。ポリシリコン膜14aに代えて、W、Moのような導電膜を用いることができる。
【0048】
図2(j)及び(j’)に示すように、ポリシリコン膜14aを、CMP法により、シリコン窒化膜6表面までエッチバックすることにより、コアトランジスタ部及びI/Oトランジスタ部において、ゲート電極14を形成する。この際、ウェットエッチング又はドライエッチング等を利用してもよいし、若干のオーバーエッチングを行ってもよい。
【0049】
続いて、図2(k)及び(k’)に示すように、選択酸化膜7の抑えのシリコン窒化膜6及びサイドウォールのCVD窒化膜8をそれぞれリン酸により除去する。
その後、ゲート電極14を、2〜10nm酸化する(図示せず)。以上の工程によって、線幅約0.15μmのコアトランジスタのゲート電極14及び約0.35μmのI/Oトランジスタのゲート電極14が形成される。つづいて、LDD構造形成のため、注入エネルギーを5〜15keV、ドーズ量を5×1013〜5×1014cm−2でヒ素をイオン注入する(図示せず)。
【0050】
続いて、図2(l)及び(l’)に示すように、CVD酸化膜16を全面に約20nm形成し、続いて、CVD窒化膜を約20〜100nm形成し、異方性エッチングで、若干ソース/ドレイン領域表面にCVD酸化膜16を残し、ゲート電極14の側壁にCVD窒化膜のサイドウォール17を形成する。
【0051】
次いで、図2(m)及び(m’)に示すように、得られた基板に、注入エネルギーを20〜30keV、ドーズ量を1×1015〜5×1015cm−2でヒ素をイオン注入し、ソース/ドレイン領域(図示せず)を形成するとともに、ゲート電極14へもイオンを導入する。続いて、900〜1000℃、5〜15秒の熱処理を行い、各領域の注入イオン種を活性化する。ソース/ドレイン領域及びゲート電極14に対して、ウェットエッチングにより、自然酸化膜(図示せず)を除去する。続いて、Co膜を5〜15nmスパッタリングにより形成し、450〜550℃、60秒間熱処理することにより、CoSiのシリサイド膜をゲート電極14及びソース/ドレイン領域上に形成する。次に、未反応Co膜を硫酸と過酸化水素水で除去し、さらに650〜750℃、30秒間熱処理を行うことにより、CoSi2膜18を形成する。なお、シリサイド膜としては、コバルトに限らず、チタン、タンタル等の高融点金属、ニッケル等の金属を利用してもよい。
【0052】
続いて、図3(n)及び(n’)に示すように、CVD酸化膜からなる層間絶縁膜19を1000nm形成し、CMPによる平坦化を行い、通常のコンタクト及び配線20を形成し、2種類の電界効果トランジスタを形成する。
【0053】
なお、上記製造方法では、2種類のチャネル厚みの電界効果トランジスタにおいて、同様の注入条件でイオン注入を行っているが、各々フォトリソグラフィ工程を行うことによって、異なる条件でイオン注入を行ってもよい。また、上記製造方法によりNMOSに代えて、PMOSを形成してもよい。
【0054】
実施の形態2
図2(h)及び(h’)におけるロコス酸化膜10の除去の後に、図4(a)に示すように、絶縁膜によりサイドウォール21を形成してもよい。
これにより、図4(b)に示すように、ゲート電極14の形状をさらに細線化することができる。
【0055】
実施の形態3
図1(d)におけるCVD窒化膜8からなるサイドウォールの形成の際に、図5(a)に示すように、CVD窒化膜8を50nm程度オーバーエッチしてもよい。これにより、図5(b)に示すように、ゲート電極14を、T字型に形成することができる。
【0056】
【発明の効果】
本発明によれば、SOI基板を用いて、完全空乏化動作を行わせながら、寄生抵抗の低いSOI集積回路を実現することができる。しかも、リセス構造を有しながら、チャネル形成部のSOI層表面のダメージを最小限に抑えることができ、チャネル領域の端部においても、応力を抑制しながら、結晶欠陥を最小限に止め、それに起因するリーク電流の発生を抑えることができる。しかも、バーズビークを利用しながら、バーズビークの伸びを精度よく制御しながら、十分な不純物濃度を確保したソース/ドレイン領域を得ることができる。さらに、製造プロセスによるゲート電極のずれ等による特性のばらつきを抑えることができる。
【0057】
SOI層が、チャネル領域中央部において最も膜厚が薄く、チャネル端部において膜厚が増加し、ソース/ドレイン領域において最も膜厚が厚く構成されている場合には、薄いチャネルと厚いソース/ドレイン形成する上で急峻な段差を抑えることができ、局所酸化に伴う欠陥を抑え、高性能のデバイスを得ることが可能となる。
【0058】
また、ゲート電極の細線化等による微細化に対応することができ、高集積のデバイスを、高性能かつ高信頼性で得ることが可能となる。
さらに、ソース/ドレイン領域とゲート電極とがシリサイド化されている場合においても、ブリッジングでのショートを防止しながら、これら領域及び電極の低抵抗化を図ることが可能となる。特に、ゲート電極の幅がチャネル側と上部とで異なる場合には、チャネル長より幅の広いサリサイドが形成可能となり、ゲート電極の低抵抗化に有効である。
【0059】
また、本発明においては、高速トランジスタ(コア部)と高耐圧トランジスタ(I/O部)とが混載されているために、2電源集積回路が実現できる。
【0060】
さらに、本発明の半導体装置の製造方法によれば、ゲート電極がリセス加工されたチャネル領域に対し一義的に決定することができ、ゲート電極の最終線幅をフォトリソグラフィの限界に制限されないものとすることができる。しかも、チャネル領域端部において、チャネル領域よりSOI層が厚膜とすることができるため、不純物の注入によるアモルファス後の結晶回復に優位な構造が得られる。
【0061】
また、製造工程における絶縁膜等の除去において、選択的なエッチングができるため、SOI層等へのエッチングダメージを抑えることができる。
さらに、2電源集積回路において、高速トランジスタのゲート電極の底部が基板面に対し垂直となる構造が得られ、エクステンション領域の設定精度を向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置の製造方法を示す製造工程図である。
【図2】図1のつづきの製造工程図である。
【図3】図1及び図2により形成される本発明の半導体装置の構造を示す概略断面図である。
【図4】本発明の第2の実施の形態の半導体装置の製造方法を示す製造工程図である。
【図5】本発明の第3の実施の形態の半導体装置の製造方法を示す製造工程図である。
【図6】従来の半導体装置の製造方法を示す製造工程図である。
【図7】従来の別の半導体装置の製造方法を示す製造工程図である。
【図8】従来のさらに別の半導体装置の製造方法を示す製造工程図である。
【符号の説明】
1 支持基板
2 埋め込み酸化膜
3 SOI層
4 素子分離膜
5 シリコン酸化膜(ロコス酸化抑え膜)
6 シリコン窒化膜(ロコス酸化抑え膜)
7 選択酸化膜(第1ロコス酸化膜)
8 CVD窒化膜(第1サイドウォール)
10 選択酸化膜(第2ロコス酸化膜)
11、22、23 レジスト
13、15 ゲート絶縁膜
14a ポリシリコン膜(導電膜)
14 ゲート電極
16 CVD酸化膜
17 サイドウォール(第2サイドウォール)
18 CoSi2膜(シリサイド膜)
19 層間絶縁膜
20 配線
21 サイドウォール(第3サイドウォール)
Claims (24)
- 表面にSOI層を有するSOI基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース/ドレイン領域とからなる半導体記憶装置であって、
前記SOI層が、チャネル領域中央部、チャネル端部及びソース/ドレイン領域が形成されている部分において膜厚が異なり、かつ、前記ゲート電極が、前記チャネル領域側において、その中間部よりも幅広に形成されてなることを特徴とする半導体装置。 - SOI層が、チャネル領域中央部において最も膜厚が薄く、チャネル端部において膜厚が増加し、ソース/ドレイン領域において最も膜厚が厚く構成されてなる請求項1に記載の半導体装置。
- 表面にSOI層を有するSOI基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース/ドレイン領域とからなる半導体記憶装置であって、
前記SOI層が、チャネル領域が形成されている部分において最も膜厚が薄く、ソース/ドレイン領域が形成されている部分において、SOI層表面に対して、少なくとも2種の異なる水平面が形成されて、前記チャネル領域が形成されている部分の膜厚よりも厚膜であることを特徴とする半導体装置。 - ゲート電極が、T字形状である請求項3に記載の半導体装置。
- さらに、表面にSOI層を有するSOI基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース/ドレイン領域とからなる半導体記憶装置であって、前記SOI層が、チャネル領域中央部、チャネル端部及びソース/ドレイン領域が形成されている部分において膜厚が一定の半導体装置が、同一SOI基板上に混載されてなる請求項1〜4のいずれか1つに記載の半導体装置。
- (a)表面にSOI層を有するSOI基板上であって、チャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
(b)該ロコス酸化抑え膜をマスクとして用いて、前記SOI層に第1ロコス酸化膜を形成し、該第1ロコス酸化膜を除去することにより、チャネル領域を含む領域に第1凹部を形成し、
(c)該第1凹部内であって、前記ロコス酸化抑え膜の側壁に第1サイドウォールを形成し、
(d)前記ロコス酸化抑え膜と第1サイドウォールとをマスクとして、前記第1凹部内のSOI層に第2ロコス酸化膜を形成し、該第2ロコス酸化膜を除去することにより、第2凹部を形成し、
(e)該第2凹部にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
(f)前記ロコス酸化抑え膜及び第1サイドウォールを除去し、
(g)前記ゲート電極をマスクとして用いて、SOI層にイオン注入を行ってソース/ドレイン領域を形成することからなる半導体装置の製造方法。 - ソース/ドレイン領域の形成後に、さらに、(h) ゲート電極の側壁に第2サイドウォールを形成し、前記ソース/ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項6に記載の方法。
- ソース/ドレイン領域の形成後に、さらに、(h’) ゲート電極の側壁に第2サイドウォールを形成し、前記ゲート電極及び第2サイドウォールとをマスクとして用いて、SOI層にイオン注入を行って、高濃度ソース/ドレイン領域を形成することからなる請求項6に記載の方法。
- 高濃度ソース/ドレイン領域の形成後に、該高濃度ソース/ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項8に記載の方法。
- ロコス酸化抑え膜が、SOI層側からシリコン酸化膜とシリコン窒化膜とがこの順に形成されてなる請求項6〜9のいずれか1つに記載の方法。
- 第1サイドウォールが、シリコン窒化膜からなる請求項6〜10のいずれか1つに記載の方法。
- 工程(d)の後、工程(e)の前に、第1凹部内であって、第1サイドウォールの側壁に、第3サイドウォールを形成する請求項6〜11のいずれか1つに記載の方法。
- 工程(b)において、第1ロコス酸化膜の形成及び除去を複数回繰り返す請求項6〜12のいずれか1つに記載の方法。
- 工程(f)の後、上記抑え膜及び第1サイドウォール及び第2絶縁膜を除去後、ゲート電極の表面を酸化する請求項6〜13のいずれか1つに記載の方法。
- (a’)表面にSOI層を有するSOI基板上であって、第1素子部におけるチャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
(b’)該ロコス酸化抑え膜をマスクとして用いて、前記SOI層に第1ロコス酸化膜を形成し、該第1ロコス酸化膜を除去することにより、第1素子部におけるチャネル領域を含む領域に第1凹部を形成し、
(c’)該第1凹部内であって、前記ロコス酸化抑え膜の側壁に第1サイドウォールを形成し、
(d1)前記ロコス酸化抑え膜と第1サイドウォールとをマスクとして、第1素子部における前記第1凹部内のSOI層に第2ロコス酸化膜を形成し、該第2ロコス酸化膜を除去することにより、第2凹部を形成し、
(d2)前記ロコス酸化抑え膜の第2素子部におけるチャネル領域に開口を形成し、
(e’)第1素子部における前記第2凹部及び第2素子部におけるチャネル領域にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
(f’)前記ロコス酸化抑え膜及び第1サイドウォールを除去し、
(g’)前記ゲート電極をマスクとして用いて、SOI層にイオン注入を行ってソース/ドレイン領域を形成することからなる半導体装置の製造方法。 - 第2素子部におけるゲート絶縁膜を、第1素子部におけるゲート絶縁膜よりも厚膜に形成する請求項15に記載の方法。
- ソース/ドレイン領域の形成後に、さらに、(h) ゲート電極の側壁に第2サイドウォールを形成し、前記ソース/ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項15に記載の方法。
- ソース/ドレイン領域の形成後に、さらに、(h’) ゲート電極の側壁に第2サイドウォールを形成し、前記ゲート電極及び第2サイドウォールとをマスクとして用いて、SOI層にイオン注入を行って、高濃度ソース/ドレイン領域を形成することからなる請求項15に記載の方法。
- 高濃度ソース/ドレイン領域の形成後に、該高濃度ソース/ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項18に記載の方法。
- ロコス酸化抑え膜が、SOI層側からシリコン酸化膜とシリコン窒化膜とがこの順に形成されてなる請求項15〜19のいずれか1つに記載の方法。
- 第1サイドウォールが、シリコン窒化膜からなる請求項15〜20のいずれか1つに記載の方法。
- 工程(d1)の後、工程(d2)の前に、第1凹部内であって、第1サイドウォールの側壁に、第3サイドウォールを形成する請求項15〜21のいずれか1つに記載の方法。
- 工程(b’)において、第1ロコス酸化膜の形成及び除去を複数回繰り返す請求項15〜22のいずれか1つに記載の方法。
- 工程(f’)の後、ロコス酸化抑え膜及び第1サイドウォールを除去し、ゲート電極の表面を酸化する請求項15〜23のいずれか1つに記載の方法。
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KR101473501B1 (ko) * | 2007-03-22 | 2014-12-16 | 제이에스알 가부시끼가이샤 | 화학 기계 연마용 수계 분산체 및 반도체 장치의 화학 기계 연마 방법 |
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2003
- 2003-03-31 JP JP2003096274A patent/JP2004304016A/ja active Pending
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