JP2002373983A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース・ドレイン領域の接合を更に浅くする
と共に接合容量を更に小さくする。 【解決手段】 シリコン基板１１の表面に、素子分離領
域１７,ゲート絶縁膜１２,ゲート電極１３,ゲート電極
上絶縁膜およびサイドウォールスペーサ１４を順次形成
する。さらに、シリコン基板１１の活性領域にのみに単
結晶シリコン膜１５を形成し、それ以外の領域にはポリ
シリコン膜を形成する。そして、不純物イオンを単結晶
シリコン膜１５およびポリシリコン膜の上部にのみ注入
した後に、ポリシリコン膜を除去する。こうして、単結
晶シリコン膜１５でなる不純物濃度が薄い積上げ型のソ
ース・ドレイン領域を設けることによって、接合２１を
浅くし、且つ、空乏層領域２２の幅を広くできる。した
がって、短チャネル効果を効果的に抑制でき、且つ、接
合容量が極めて小さいＦＥＴを実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものであり、より具体的には、
ライズド型の拡散層を有する電界効果トランジスタにお
ける上記拡散層とウェル領域との接合容量を小さくした
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、電界効果トランジスタの短チャネ
ル効果を抑制すると共に、微細化を可能にする技術とし
て、ライズド型の拡散層を用いた技術が開発されてい
る。このような技術としては、特開平８‐７８６７１号
公報に開示されているものが挙げられる。このような半
導体装置の断面を図１５に示す。

【０００３】図１５において、１は半導体層としてのｐ
型単結晶シリコン基板、２はゲート絶縁膜、３はゲート
電極、４はサイドウォールスペーサ、５は高濃度の不純
物領域(ポリシリコン膜)、６は素子分離絶縁膜である。
尚、点線７は、ソース・ドレイン領域の接合を表わして
いる。また、斜線で示す領域８は、接合７から延びる空
乏層領域を表わしている。ここでは、簡単のため、各領
域の電位が等しい場合における空乏層領域を示す。ま
た、簡単のためゲート空乏層領域は図示しない。

【０００４】以下、図１５に示す半導体装置の作成手順
を簡単に述べる。先ず、ｐ型単結晶シリコン基板１上に
素子分離絶縁膜６,ゲート絶縁膜２およびゲート電極３
を形成した後に酸化膜を全面に堆積し、この酸化膜越し
に、ゲート電極３をマスクとして砒素を注入する。こう
することによって、上記酸化膜の存在のために砒素の基
板深さ方向の分散が増大し、緩やかな砒素の濃度勾配が
実現する。次に、上記酸化膜をエッチングバックする
と、ゲート電極３の側壁のみに上記酸化膜が残ってサイ
ドウォールスペーサ４が形成される。次に、減圧化学的
気相成長法(ＬＰＣＶＤ法)によって全面にポリシリコン
を堆積し、このポリシリコン中にリンをイオン注入し、
続いてアニールを行って高濃度の不純物領域５を形成す
る。

【０００５】以上のようにして形成された半導体装置に
よれば、ソース・ドレイン領域の接合７を比較的浅く形
成すると同時に、不純物濃度の勾配を緩やかにできる。
したがって、短チャネル効果を抑制して、接合容量を小
さくすることができるのである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置には、以下のような問題がある。すなわ
ち、高濃度の不純物領域５は、ポリシリコンで形成され
ている。したがって、ソース・ドレイン領域の接合７
は、必然的に半導体層としてのｐ型単結晶シリコン基板
１中に形成される。その理由は、ポリシリコン５中に注
入された不純物イオンは、低温のアニールであっても極
めて速やかに拡散するために、ポリシリコン膜５中は隅
々まで高濃度の不純物濃度を持つためである。それ故
に、接合７の深さを浅くするのには一定の限界がある。

【０００７】更にまた、接合容量を小さくするために、
不純物の濃度勾配を緩やかにしている。そのために、接
合７の深さが増して、短チャネル効果が増大してしまう
と言う問題がある。そこで、接合７の深さを浅くすると
不純物の濃度勾配が大きくなり、接合容量が増加してし
まうという問題がある。それ故に、短チャネル効果の抑
制と接合容量の低減の両立には、一定の限界がある。

【０００８】そこで、この発明の目的は、ソース・ドレ
イン領域の接合を更に浅くし、同時に接合容量を更に小
さくすることによって、短チャンネル効果の抑制と接合
容量の低減とを両立させる半導体装置およびその製造方
法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、半導体基板上にゲート絶縁膜を介し
て形成されたゲート電極と上記ゲート電極の側壁に形成
された側壁絶縁膜を有すると共に,上記半導体基板は,上
記側壁絶縁膜の両側において上記ゲート絶縁膜の面より
も上側に存在している領域を有するライズド構造の半導
体装置において、上記半導体基板における上面の高さ
は,上記側壁絶縁膜近傍において上記側壁絶縁膜に向か
って低くなっており、上記半導体基板における上記ゲー
ト絶縁膜の面よりも上側に存在している領域における少
なくとも一部は,ソース領域あるいはドレイン領域を構
成しており、上記半導体基板における不純物濃度は、上
記ゲート絶縁膜の面よりも上側に存在している領域中に
おける最も不純物濃度が薄い個所の方が,上記ゲート絶
縁膜近傍よりも薄くなっていることを特徴としている。

【００１０】上記構成によれば、半導体基板の上面の高
さは、上記ゲート電極の側壁に形成された側壁絶縁膜近
傍においては、上記側壁絶縁膜に向かって低くなってい
る。したがって、上記側壁絶縁膜近傍においては、ソー
ス領域またはドレイン領域を形成するための不純物は、
上記半導体基板中を僅かな距離だけ拡散すればよい。そ
のために、上記側壁絶縁膜近傍においては、熱工程によ
ってソース・ドレイン領域の接合の位置が容易に浅く制
御され、しかも濃度勾配が急峻な接合が形成されて空乏
層幅が小さくなる。したがって、短チャネル効果が抑制
される。

【００１１】さらに、上記半導体基板における上記ゲー
ト絶縁膜の面よりも上側に存在している領域中で最も不
純物濃度が薄い個所の不純物濃度は、上記半導体基板に
おける上記ゲート絶縁膜近傍での不純物濃度よりも薄く
なっている。そのために、上記接合の両側に形成される
空乏層領域の幅は、上記ゲート絶縁膜の面よりも上側に
存在している領域中において著しく広がる。したがっ
て、接合容量が小さくなる。

【００１２】また、第２の発明は、半導体基板表面に形
成された第１導電型のウェル領域と,上記ウェル領域上
にゲート絶縁膜を介して形成されたゲート電極と,上記
ゲート電極の側壁に形成された側壁絶縁膜を有すると共
に,上記半導体基板は,上記側壁絶縁膜の両側において上
記ゲート絶縁膜の面よりも上側に存在している領域を有
するライズド構造の半導体装置において、上記半導体基
板における上面の高さは,上記側壁絶縁膜近傍において
上記側壁絶縁膜に向かって低くなっており、上記半導体
基板における上記ゲート絶縁膜の面よりも上側に存在し
ている領域における少なくとも上層部には,ソース領域
あるいはドレイン領域を構成する第２導電型の領域が存
在しており、上記ソース領域およびドレイン領域の上記
ゲート絶縁膜の面に対する深さは,上記半導体基板にお
ける上記ゲート絶縁膜の面よりも上側に存在している領
域の中央付近の方が,上記側壁絶縁膜近傍よりも浅くな
っていることを特徴としている。

【００１３】上記構成によれば、上記第１の発明の場合
と同様に、半導体基板の上面の高さは、ゲート電極の側
壁に形成された側壁絶縁膜近傍においては、側壁絶縁膜
に向かって低くなっている。したがって、短チャネル効
果が抑制される。

【００１４】さらに、上記ソース領域およびドレイン領
域の上記ゲート絶縁膜の面に対する深さは、上記半導体
基板における上記ゲート絶縁膜の面よりも上側に存在し
ている領域の中央付近の方が上記側壁絶縁膜近傍よりも
浅くなっている。それ故に、上記ゲート絶縁膜の面より
も上側に存在している領域の中央付近では、空乏層の幅
を十分に広くしても、空乏層の下端は上記半導体基板中
における極浅い部分に留まっている。したがって、短チ
ャンネル効果を悪化させることなく接合容量が低下され
る。

【００１５】また、１実施例では、上記第２の発明の半
導体装置において、上記半導体基板における上記ゲート
絶縁膜の面よりも上側に存在している領域における上記
第２導電型の領域の下部は、第１導電型を有している。

【００１６】この実施例によれば、ソース・ドレイン領
域の接合の一部は、上記半導体基板における上記ゲート
絶縁膜の面よりも上側に存在している領域内に位置して
いることになる。そのため、上記接合の上記ゲート絶縁
膜の面に対する深さを浅く保ちつつ空乏層幅を広げるこ
とが可能になる。したがって、短チャネル効果の抑制と
接合容量の低減との両立がより容易に図られる。

【００１７】また、１実施例では、上記第１の発明の半
導体装置において、上記側壁絶縁膜と上記半導体基板に
おける上記ゲート絶縁膜の面よりも上側に存在している
領域との隙間には、多結晶半導体が埋め込まれている。

【００１８】この実施例によれば、上記側壁絶縁膜と上
記ゲート絶縁膜の面よりも上側に存在している領域との
隙間には、多結晶半導体膜が存在している。そのため
に、上記側壁絶縁膜近傍におけるソース・ドレイン領域
の厚さは十分に厚く、その表面は略平坦になっている。
したがって、コンタクト孔を上記ゲート電極に近い場所
に設けて微細化を図る際に、コンタクトエッチによるダ
メージ及びリーク電流が抑制される。

【００１９】また、１実施例では、上記第２の発明の半
導体装置において、上記側壁絶縁膜と上記半導体基板に
おける上記ゲート絶縁膜の面よりも上側に存在している
領域との隙間には、多結晶半導体が埋め込まれている。

【００２０】この実施例によれば、上記側壁絶縁膜と上
記ゲート絶縁膜の面よりも上側に存在している領域との
隙間には、多結晶半導体膜が存在している。そのため
に、上記側壁絶縁膜近傍におけるソース・ドレイン領域
の厚さは十分に厚く、その表面は略平坦になっている。
したがって、コンタクト孔を上記ゲート電極に近い場所
に設けて微細化を図る際に、コンタクトエッチによるダ
メージ及びリーク電流が抑制される。

【００２１】また、１実施例では、上記第１の発明ある
いは第２の発明の半導体装置において、上記ソース領域
およびドレイン領域の表面はシリサイド化されている。

【００２２】この実施例によれば、上記半導体基板の上
面は、上記側壁絶縁膜近傍においては上記側壁絶縁膜に
向かって高さが低くなると共に、シリサイド化されてい
る。そのために、上記シリサイド化されている領域は、
チャネル領域の直近にまで及んでいる。したがって、ソ
ース・ドレイン領域が非常に低抵抗化されて、素子のド
ライブ電流が増加する。

【００２３】また、１実施例では、上記第１の発明ある
いは第２の発明の半導体装置において、上記ゲート電極
と上記半導体基板あるいはウェル領域とは電気的に短絡
されている。

【００２４】この実施例によれば、上記ゲート電極と上
記半導体基板あるいはウェル領域とが電気的に短絡され
て、動的閾値トランジスタが構成されている。この動的
閾値トランジスタは、低消費電力で高速動作が可能な素
子として知られているが、ソース・ドレイン領域と上記
半導体基板あるいはウェル領域との実効的な接合容量が
通常のＦＥＴよりも大きく、接合容量の低減が課題とな
っている。ところが、上記半導体基板は、上記ゲート絶
縁膜の面よりも上側に存在している領域を有しており、
上記側壁絶縁膜近傍において上記側壁絶縁膜に向かって
高さが低くなっている。そのために、上述したように、
短チャネル効果を悪化させることなく接合容量を小さく
することが可能である。したがって、更なる低消費電力
化および高速動作化が可能になるのである。

【００２５】また、第３の発明は、上記第１の発明ある
いは第２の発明の半導体装置の製造方法であって、半導
体基板上にゲート絶縁膜を介して上面が第１絶縁膜で覆
われたゲート電極を形成する工程と、上記ゲート電極の
側壁に第２絶縁膜から成る側壁絶縁膜を形成する工程
と、上記半導体基板が露出した領域においては選択的に
単結晶半導体膜がエピタキシャル成長する一方,その他
の領域においては第１多結晶半導体膜が成長する条件下
で,上記単結晶半導体膜および第１多結晶半導体膜で成
る半導体膜を全面に堆積する工程と、上記半導体膜の上
部に不純物をイオン注入する工程と、上記不純物を活性
化するためのアニール工程と、上記第１多結晶半導体膜
を,上記単結晶半導体膜に対して選択的にエッチングし
て除去する工程を含むことを特徴としている。

【００２６】上記構成によれば、半導体基板上にゲート
絶縁膜を介してゲート電極およびこのゲート電極の側壁
絶縁膜を形成した後に半導体膜を堆積するだけの簡単な
工程によって、上記第１の発明あるいは第２の発明の効
果を奏するのに理想的な形状の単結晶半導体膜が、上記
半導体基板における上記ゲート絶縁膜の面よりも上側に
自己整合的に形成される。

【００２７】その際に、上記半導体基板が露出した領域
においては選択的に単結晶半導体膜がエピタキシャル成
長する一方、その他の領域においては第１多結晶半導体
膜が成長するため、上記側壁絶縁膜近傍においては、上
記単結晶半導体膜と第１多結晶半導体膜とが楔状に存在
することになる。したがって、不純物イオンが注入され
ると、上記楔状の先端部に向って第１多結晶半導体膜中
を不純物原子が極めて速く拡散するため、上記堆積され
た第１多結晶半導体膜の厚さがばらついたとしても、上
記側壁絶縁膜近傍での接合の深さは一定になる。こうし
て、素子の特性のばらつきが小さくなる。

【００２８】また、第４の発明は、上記第１の発明ある
いは第２の発明の半導体装置の製造方法であって、半導
体基板上にゲート絶縁膜を介して上面が第１絶縁膜で覆
われたゲート電極を形成する工程と、上記ゲート電極の
側壁に第２絶縁膜から成る側壁絶縁膜を形成する工程
と、上記半導体基板が露出した領域においては選択的に
単結晶半導体膜がエピタキシャル成長する一方,その他
の領域においては第１多結晶半導体膜が成長する条件下
で,上記単結晶半導体膜および第１多結晶半導体膜で成
る半導体膜を全面に堆積する工程と、第２多結晶半導体
膜を全面に堆積する工程と、上記第２多結晶半導体膜に
不純物をイオン注入する工程と、上記不純物を活性化す
るためのアニール工程と、上記第１多結晶半導体膜およ
び第２多結晶半導体膜を,上記単結晶半導体膜に対して
選択的にエッチングして除去する工程を含むことを特徴
としている。

【００２９】上記構成によれば、上記第３の発明の場合
と同様にして上記単結晶半導体膜と第１多結晶半導体膜
とを成長させた後に、第２多結晶半導体膜が全面に堆積
される。したがって、上記第２多結晶半導体膜に不純物
のイオン注入とアニールとが行われた後には、上記不純
物は単結晶半導体膜の極浅い領域にのみに拡散すること
になる。そのために、上記単結晶半導体膜中における不
純物濃度の薄い領域がさらに広がり、空乏層の幅が大き
くなって接合容量がさらに減少される。

【００３０】さらに、上記単結晶半導体膜は上記第２多
結晶半導体膜で覆われているために不純物イオンが直接
注入されることはない。また、上記第２,第１多結晶半
導体中の不純物原子は、上記単結晶半導体中に比べて極
めて速く拡散する。したがって、拡散後における上記単
結晶半導体膜中の不純物プロファイルは、イオン注入条
件にはあまり依存しないことになる。すなわち、上記単
結晶半導体膜中における不純物プロファイルの決定要素
としてはアニール条件が支配的となり、プロセスの最適
化が容易になる。

【００３１】また、第５の発明は、上記側壁絶縁膜と上
記ゲート絶縁膜の面よりも上側に存在している領域との
隙間に多結晶半導体が埋め込まれた第１の発明あるいは
第２の発明の半導体装置の製造方法であって、半導体基
板上にゲート絶縁膜を介して上面が第１絶縁膜で覆われ
たゲート電極を形成する工程と、上記ゲート電極の側壁
に第２絶縁膜から成る側壁絶縁膜を形成する工程と、上
記半導体基板が露出した領域においては選択的に単結晶
半導体膜がエピタキシャル成長する一方,その他の領域
においては第１多結晶半導体膜が成長する条件下で,上
記単結晶半導体膜および第１多結晶半導体膜で成る半導
体膜を全面に堆積する工程と、化学的機械的研磨法(Ｃ
ＭＰ法)によって上記半導体膜を上記第１絶縁膜が露出
するまで研磨する工程と、上記半導体膜の上部に不純物
をイオン注入する工程と、上記不純物を活性化するため
のアニール工程を含むことを特徴としている。

【００３２】上記構成によれば、半導体基板上にゲート
絶縁膜を介してゲート電極およびこのゲート電極の側壁
絶縁膜を形成した後に半導体膜を堆積するだけの簡単な
工程によって、上記第１の発明あるいは第２の発明の効
果を奏するのに理想的な形状の単結晶半導体膜が、上記
半導体基板における上記ゲート絶縁膜の面よりも上側に
自己整合的に形成される。

【００３３】その際に、上記第３の発明の場合と同様
に、上記側壁絶縁膜近傍においては、楔状に存在する第
１多結晶半導体膜の先端部に向って不純物原子が極めて
速く拡散するため、ＣＭＰされた第１多結晶半導体膜の
厚さがばらついたとしても、上記側壁絶縁膜近傍での接
合の深さは一定になる。こうして、素子の特性のばらつ
きが小さくなる。

【００３４】さらに、上記ゲート電極が半導体で形成さ
れる場合には、上記ゲート電極への不純物注入と上記単
結晶半導体膜および第１多結晶半導体膜への不純物注入
とを同時に行うことが可能になる。したがって、特に相
補型の集積回路の作成が容易になる。

【００３５】また、第６の発明は、上記側壁絶縁膜と上
記ゲート絶縁膜の面よりも上側に存在している領域との
隙間に多結晶半導体が埋め込まれた第１の発明あるいは
第２の発明の半導体装置の製造方法であって、半導体基
板上にゲート絶縁膜を介して上面が第１絶縁膜で覆われ
たゲート電極を形成する工程と、上記ゲート電極の側壁
に第２絶縁膜から成る側壁絶縁膜を形成する工程と、上
記半導体基板が露出した領域においては選択的に単結晶
半導体膜がエピタキシャル成長する一方,その他の領域
においては第１多結晶半導体膜が成長する条件下で,上
記単結晶半導体膜および第１多結晶半導体膜で成る半導
体膜を全面に堆積する工程と、第２多結晶半導体膜を全
面に堆積する工程と、ＣＭＰ法によって,上記第２多結
晶半導体膜を含む半導体膜を第１絶縁膜が露出するまで
研磨する工程と、上記第１多結晶半導体膜および第２多
結晶半導体膜に不純物をイオン注入する工程と、上記不
純物を活性化するためのアニール工程を含むことを特徴
としている。

【００３６】上記構成によれば、上記第５の発明の場合
と同様にして上記単結晶半導体膜と第１多結晶半導体膜
とを成長させた後に、第２多結晶半導体膜が全面に堆積
される。したがって、上記第２多結晶半導体膜に不純物
のイオン注入とアニールとが行われた後には、上記不純
物は単結晶半導体膜の極浅い領域にのみに拡散すること
になる。そのために、上記単結晶半導体膜中における不
純物濃度の薄い領域がさらに広がり、空乏層の幅が大き
くなって接合容量がさらに減少される。

【００３７】さらに、上記単結晶半導体膜は上記第２多
結晶半導体膜で覆われているために不純物イオンが直接
注入されることはない。また、上記第２,第１多結晶半
導体中の不純物原子は、上記単結晶半導体中に比べて極
めて速く拡散する。したがって、拡散後における上記単
結晶半導体膜中の不純物プロファイルは、イオン注入条
件にはあまり依存しないことになる。すなわち、上記単
結晶半導体膜中における不純物プロファイルの決定要素
としてはアニール条件が支配的となり、プロセスの最適
化が容易になる。

【００３８】また、第７の発明は、上記側壁絶縁膜と上
記ゲート絶縁膜の面よりも上側に存在している領域との
隙間に多結晶半導体が埋め込まれた第１の発明あるいは
第２の発明の半導体装置の製造方法であって、半導体基
板上にゲート絶縁膜を介して上面が第１絶縁膜で覆われ
たゲート電極を形成する工程と、上記ゲート電極の側壁
に第２絶縁膜から成る側壁絶縁膜を形成する工程と、上
記半導体基板が露出した領域においては選択的に単結晶
半導体膜がエピタキシャル成長する一方,その他の領域
においては第１多結晶半導体膜が成長する条件下で,上
記単結晶半導体膜および第１多結晶半導体膜で成る半導
体膜を全面に堆積する工程と、フォトレジストをマスク
として,上記第１多結晶半導体膜の一部を上記第１絶縁
膜が露出するまで選択的にエッチングする工程と、上記
半導体膜の上部に不純物をイオン注入する工程と、上記
不純物を活性化するためのアニール工程を含むことを特
徴としている。

【００３９】上記構成によれば、半導体基板上にゲート
絶縁膜を介してゲート電極およびこのゲート電極の側壁
絶縁膜を形成した後に半導体膜を堆積するだけの簡単な
工程によって、上記第１の発明あるいは第２の発明の効
果を奏するのに理想的な形状の単結晶半導体膜が、上記
半導体基板における上記ゲート絶縁膜の面よりも上側に
自己整合的に形成される。

【００４０】その際に、上記第３の発明の場合と同様
に、上記側壁絶縁膜近傍においては、楔状に存在する第
１多結晶半導体膜の先端部に向って不純物原子が極めて
速く拡散するため、選択的にエッチングされた上記第１
多結晶半導体膜の厚さがばらついたとしても、上記側壁
絶縁膜近傍での接合の深さは一定になる。こうして、素
子の特性のばらつきが小さくなる。

【００４１】さらに、上記ゲート電極が半導体で形成さ
れる場合には、上記ゲート電極への不純物注入と上記単
結晶半導体膜および第１多結晶半導体膜への不純物注入
とを同時に行うことが可能になる。したがって、特に相
補型の集積回路の作成が容易になる。さらに、上記第１
多結晶半導体膜を選択的に除去するためにコストの高い
ＣＭＰ工程を必要とはしない。したがって、上記第５の
発明の半導体装置の製造方法よりも製造コストが低減さ
れる。

【００４２】また、第８の発明は、上記側壁絶縁膜と上
記ゲート絶縁膜の面よりも上側に存在している領域との
隙間に多結晶半導体が埋め込まれた第１の発明あるいは
第２の発明の半導体装置の製造方法であって、半導体基
板上にゲート絶縁膜を介して上面が第１絶縁膜で覆われ
たゲート電極を形成する工程と、上記ゲート電極の側壁
に第２絶縁膜から成る側壁絶縁膜を形成する工程と、上
記半導体基板が露出した領域においては選択的に単結晶
半導体膜がエピタキシャル成長する一方,その他の領域
においては第１多結晶半導体膜が成長する条件下で,上
記単結晶半導体膜および第１多結晶半導体膜で成る半導
体膜を全面に堆積する工程と、第２多結晶半導体膜を全
面に堆積する工程と、フォトレジストをマスクとして,
上記第１多結晶半導体膜および第２多結晶半導体膜の一
部を上記第１絶縁膜が露出するまで選択的にエッチング
する工程と、上記第１多結晶半導体膜および第２多結晶
半導体膜に不純物をイオン注入する工程と、上記不純物
を活性化するためのアニール工程を含むことを特徴とし
ている。

【００４３】上記構成によれば、上記第７の発明の場合
と同様にして上記単結晶半導体膜と第１多結晶半導体膜
とを成長させた後に、第２多結晶半導体膜が全面に堆積
される。したがって、上記第２多結晶半導体膜に不純物
のイオン注入とアニールとが行われた後には、上記不純
物は単結晶半導体膜の極浅い領域にのみに拡散すること
になる。そのために、上記単結晶半導体膜中における不
純物濃度の薄い領域がさらに広がり、空乏層の幅が大き
くなって接合容量がさらに減少される。

【００４４】さらに、上記単結晶半導体膜は上記第２多
結晶半導体膜で覆われているために不純物イオンが直接
注入されることはない。また、上記第２,第１多結晶半
導体中の不純物原子は、上記単結晶半導体中に比べて極
めて速く拡散する。したがって、拡散後における上記単
結晶半導体膜中の不純物プロファイルは、イオン注入条
件にはあまり依存しないことになる。すなわち、上記単
結晶半導体膜中における不純物プロファイルの決定要素
としてはアニール条件が支配的となり、プロセスの最適
化が容易になる。

【００４５】また、１実施例では、上記第３の発明乃至
第８の発明の何れか１つの半導体装置の製造方法におい
て、上記単結晶半導体膜および第１多結晶半導体膜で成
る半導体膜を全面に堆積する工程における上記半導体膜
の堆積はＬＰＣＶＤ法により行ない、その際に導電型を
与える不純物ガスは導入しないようにしている。

【００４６】この実施例によれば、上記半導体膜の堆積
が上記ＬＰＣＶＤ法によって行なわれる。そのため、比
較的容易に、上記半導体基板における露出している領域
では選択的に単結晶半導体膜がエピタキシャル成長され
る一方、その他の領域では第１多結晶半導体膜が成長さ
れる。

【００４７】さらに、上記ＬＰＣＶＤ法によって上記半
導体膜を堆積するに際して、導電型を与える不純物ガス
は導入されない。したがって、形成直後上記半導体膜は
無ドープの状態になっている。そのため、半導体装置が
完成した後においては、上記半導体膜中の不純物濃度は
最大限薄くなっている。したがって、上記単結晶半導体
膜中において接合の両側に形成される空乏層領域の幅が
広くなって、接合容量が最大限小さくなる。

【００４８】また、１実施例では、上記第３の発明乃至
第８の発明の何れか１つの半導体装置の製造方法におい
て、上記半導体基板はシリコン基板であり、上記第１絶
縁膜はシリコン酸化膜であり、上記第２絶縁膜はシリコ
ン窒化膜であり、上記単結晶半導体膜は単結晶シリコン
膜であり、上記第１多結晶半導体膜および第２多結晶半
導体膜はポリシリコン膜である。

【００４９】この実施例によれば、ＬＳＩ(大規模集積
回路)技術において最も広範囲に使用されているシリコ
ン系材料が用いられている。したがって、通常のＬＳＩ
プロセスを用いることができ、新たな設備投資やプロセ
ス開発が最小限に抑えられる。

【００５０】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。尚、本実施の形態において、
第１導電型とはＰ型またはＮ型を意味する。また、第２
導電型とは、上記第１導電型がＰ型の場合はＮ型、上記
第１導電型がＮ型の場合はＰ型を意味する。

【００５１】また、使用することができる半導体基板と
しては特に限定しないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の何れの導電型を有
していても差し支えない。尚、以下の各実施の形態にお
いては、Ｐ型のシリコン基板を用いてＮ型の素子を形成
する場合を例に説明する。但し、Ｎ型の半導体基板を用
いた場合も、同様な工程によって同様な機能の半導体装
置を形成することができる。また、Ｐ型の素子を形成す
る場合は、注入する不純物の導電型を反対にすればよ
い。また、Ｎ型とＰ型の素子を同一の基板内に形成し、
相補型の回路を構成することも可能である。

【００５２】＜第１実施の形態＞図１は、本実施の形態
の半導体装置としての電界効果トランジスタ(ＦＥＴ)に
おける縦断面図である。また、図２は、図１において、
接合の位置と空乏層領域とを示したものである。また、
図３および図４は、本ＦＥＴの形成手順を示す断面図で
ある。以下、本実施の形態を、図１〜図４を用いて説明
する。尚、図１および図２においては、層間絶縁膜,コ
ンタクト孔および上部配線等は省略している。

【００５３】先ず、本ＦＥＴの構造を、図１および図２
を用いて説明する。本ＦＥＴは、ライズド型の拡散層を
有するＦＥＴであり、シリコン基板１１はＰ型の導電型
を有する。このシリコン基板１１中には、適当な不純物
濃度を有するウェル領域が形成されていてもよい。シリ
コン基板１１上には、ゲート絶縁膜１２を介して、ゲー
ト電極１３が形成されている。さらに、ゲート電極１３
の側壁には、シリコンナイトライドのサイドウォールス
ペーサ１４が形成されている。尚、このサイドウォール
スペーサ１４の材質はシリコンナイトライドに限らず、
シリコン酸化膜等の他の絶縁物であってもよい。

【００５４】上記ゲート電極１３の周囲には、サイドウ
ォールスペーサ１４を介して、エピタキシャル成長され
たシリコン膜１５が形成されている。このエピタキシャ
ル成長されたシリコン膜１５の一部はＮ型の導電型を有
して、ソース領域またはドレイン領域となっている。ゲ
ート電極１３およびエピタキシャル成長したシリコン膜
１５の表面には、抵抗を低減するためにシリサイド化さ
れた領域１６が形成されている。そして、素子間におけ
るシリコン基板１１の表面には、素子分離領域１７が形
成されている。

【００５５】図２は、図１に示すＦＥＴにおけるソース
領域またはドレイン領域の接合および空乏層領域を示し
ている。ここでは、簡単のためにソース領域とドレイン
領域との電位が同じである場合を示している。尚、ドレ
イン領域により高い電位を加えた場合には、ドレイン領
域の空乏層はさらに広がる。また、ゲート空乏層は図示
していない。

【００５６】図２において、点線で示す接合２１は、上
記ゲート電極１３の両端付近と素子分離領域１７の端部
付近とにおいて、シリコン基板１１中に染み出してい
る。そして、その他の領域においては、エピタキシャル
成長したシリコン膜１５中に存在している。接合２１
は、必ずしもエピタキシャル成長したシリコン膜１５中
に存在する必要はないが、少なくともゲート電極１３の
端部付近での接合２１の深さよりも深くならない(例え
ば、１５０nm以内)のが好ましい。ゲート電極１３の端
部付近における接合２１の深さは、例えば１０nm〜１５
０nmであって極めて浅い。したがって、短チャネル効果
を極めて効果的に抑制することができるのである。

【００５７】また、図中斜線で示した空乏層領域２２に
おける基板表面に対して垂直方向への幅は、ゲート電極
１３の端部以外の領域においては著しく広がっている。
これは、エピタキシャル成長したシリコン膜１５の大部
分(コンタクト孔または層間絶縁膜に接する面付近を除
く)の不純物濃度が非常に薄いためである。そのため
に、接合容量を非常に小さくすることができるのであ
る。エピタキシャル成長したシリコン膜１５における不
純物濃度の薄い部分の不純物濃度は、シリコン基板１１
の表面付近における不純物濃度(例えば、５×10¹⁷c
m^‐3)よりも薄いのが好ましい。そうすることによっ
て、空乏層領域２２の幅が十分に大きくなり、接合容量
が減少する効果が顕著になるのである。その場合、シリ
コン膜１５の不純物濃度が薄い部分の不純物濃度を１×
１０¹⁷cm^‐3以下にするのが更に好ましい。

【００５８】また、上述したように、上記接合２１がゲ
ート電極１３の両端付近と素子分離領１７の端部付近と
でシリコン基板１１中に染み出している。そのため、素
子のドライブ電流を十分にとることができ、且つ、エピ
タキシャル成長したシリコン膜１５とサイドウォールス
ペーサ１４との境界Ａ付近において空乏層領域２２とシ
リサイド化された領域１６とが接触しないようにするこ
とができる。ここで、空乏層領域２２とシリサイド化さ
れた領域１６とが接触するとリーク電流の原因となるの
である。また、シリサイド化された領域１６がチャネル
領域の直近にまで形成されているので、ソース・ドレイ
ン領域を非常に低抵抗化することができる。更にまた、
シリサイド膜１６は、エピタキシャル成長したシリコン
膜１５の表面上に形成されている。エピタキシャル成長
した単結晶シリコン膜(１５)は、シリコン基板１１中に
比べて酸素原子の濃度を非常に低くできるので、耐熱性
に優れ、低抵抗なシリサイド膜１６を得ることができる
のである。

【００５９】次に、本ＦＥＴの形成手順を、図３および
図４にしたがって説明する。先ず、図３(a)に示すよう
に、Ｐ型のシリコン基板１１の表面に、素子分離領域１
７を形成する。その場合、シリコン基板１１における素
子間に、適当な不純物濃度を有するＰ型のウェル領域を
形成しても差し支えない。その後に、ゲート絶縁膜１
２,ゲート電極１３,ゲート電極上絶縁膜２５およびシリ
コンナイトライドのサイドウォールスペーサ１４を形成
する。

【００６０】上記素子分離領域１７としては、例えばＳ
ＴＩ(Shallow Trench Isolation)やＬＯＣＯＳ(Local O
xidation of Silicon)酸化膜を用いることができる。ま
た、ゲート絶縁膜１２としては、絶縁性を有する限りそ
の材質は特に限定されない。尚、シリコン基板を使用す
る場合には、シリコン酸化膜,シリコン窒化膜あるいは
それらの積層体を使用することができる。また、酸化ア
ルミニウム膜,酸化チタニウム膜,酸化タンタル膜等の高
誘電膜あるいはそれらの積層体を使用することもでき
る。ここで、ゲート絶縁膜１２としてシリコン酸化膜を
使用する場合には、１nm〜１０nmの厚さに形成すること
が好ましい。尚、ゲート絶縁膜１２は、化学的気相成長
法(ＣＶＤ法),スパッタ法,熱酸化法等の方法によって形
成することができる。

【００６１】上記ゲート電極１３としては、ポリシリコ
ンや単結晶シリコン等のシリコン膜が使用される。ま
た、上記ポリシリコンや単結晶シリコン以外にも、アル
ミニウムや銅等の金属膜が使用される。何れを用いるに
しても、ゲート電極１３としては、０.１μm〜０.４μm
の厚さを有することが好ましい。

【００６２】ところで、上記ゲート電極１３は、以下の
手順で形成することができる。すなわち、ゲート電極１
３となる材料をゲート絶縁膜１２上にＣＶＤ法や蒸着法
等によって堆積する。さらに、その上にゲート電極上酸
化膜２５をＣＶＤ法で堆積する。ここで、ゲート電極１
３の材料がポリシリコンや単結晶シリコン等のシリコン
膜である場合には、形成されたシリコン膜に砒素やリン
等のＮ型の導電型を与える不純物イオンを注入するか、
当該シリコン膜を形成する際にシリコン膜に導電性を与
える不純物を含むガスを導入しておくのが望ましい。そ
の後、フォトレジストをマスクとしてゲート電極上絶縁
膜２５およびゲート電極１３をパターニングする。ある
いは、フォトレジストをマスクとしてゲート電極上絶縁
膜２５をパターニングした後、フォトレジストを除去
し、ゲート電極上酸化膜２５をマスクとしてゲート電極
１３をパターニングしても差し支えない。尚、ゲート電
極上絶縁膜２５としては、例えばシリコン酸化膜を用い
ることができる。

【００６３】上記サイドウォールスペーサ１４は、上記
ゲート電極１３を形成した後にシリコンナイトライドを
全面に堆積し、その後エッチングバックすることで形成
することができる。尚、ゲート電極１３として金属を用
いた場合には、このサイドウォールスペーサ１４を、ゲ
ート電極上絶縁膜２５と同じ材質としても良い。

【００６４】次に、上記シリコン基板１１の露出してい
る活性領域にのみに、シリコン基板１１の面方位を受け
継いだ単結晶膜を選択的にエピタキシャル成長させ、そ
れ以外の領域にはポリシリコン膜を成長させる。その結
果、図３(b)に示すように、上記活性領域上には単結晶
のシリコン膜１５が形成され、素子分離領域１７,サイ
ドウォールスペーサ１４およびゲート電極上酸化膜２５
に接する領域においてはポリシリコン膜２６が形成され
る。上記選択エピタキシャル成長は、以下の方法で行う
ことができる。すなわち、ＨＦ(弗化水素酸)処理によっ
てシリコン基板１１の表面を清浄化した後、ＬＰＣＶＤ
法によって、例えば、５８０℃〜６８０℃、Ｓi₂Ｈ₆ま
たはＳiＨ₄ガスが２０Ｐa〜１００Ｐaである条件下でシ
リコン膜を堆積すれば、上記活性領域上のみに単結晶シ
リコン膜１５を形成し、それ以外の領域上にはポリシリ
コン膜２６を形成することができるのである。両シリコ
ン膜の厚さは、例えば０.１μm〜０.４μmとすることが
できる。

【００６５】尚、その場合における上記単結晶シリコン
膜１５およびポリシリコン膜２６の厚さとしては、少な
くとも、シリコン基板１１の表面付近の不純物濃度(例
えば５×１０¹⁷cm^-3)よりも不純物濃度が薄い領域が当
該シリコン膜中に形成される程度の厚さが好ましい。シ
リコン膜１５,２６の形成時には、導電型を与える不純
物を含むガスを導入しないのが最も望ましい。導電性を
与える不純物を含むガスを導入する場合でも、形成され
たシリコン膜の不純物濃度が１×１０¹⁶cm^-3以下になる
ようにすることが望ましい。尚、上記活性領域上でのエ
ピタキシャル成長を制御良く行うためには、ＨＦ処理か
らシリコン膜の堆積までの工程を大気開放無しの状態で
行い得るクラスタ型ＬＰＣＶＤ装置を用いるのが望まし
い。

【００６６】上述したように、上記活性領域とそれに交
差するサイドウォールスペーサ１４とから略同時に単結
晶シリコン膜１５とポリシリコン膜２６とを成長させる
ために、上記活性領域とサイドウォールスペーサ１４と
の間に単結晶シリコン膜１５とポリシリコン膜２６とが
楔状に形成され、楔状のポリシリコン膜２６の先端をシ
リコン基板１１近傍に位置させることができるのであ
る。

【００６７】次に、図３(c)に示すように、Ｎ型の導電
型を与える不純物イオン２７を注入する。この場合、不
純物はなるべく単結晶シリコン膜１５及びポリシリコン
膜２６の上部にのみ注入されるのが好ましい。Ｎ型の導
電型を与える不純物イオンとしては、例えば、³¹Ｐ^＋イ
オンや⁷⁵Ａs^＋イオンが挙げられる。イオン注入は、例
えば、³¹Ｐ^＋イオンを使用する場合には、注入エネルギ
ーとして２ＫeＶ〜８０ＫeＶ、注入量として１×１０¹⁵
cm^-2〜１×１０¹⁶cm^-2の条件で行うことができる。ま
た、⁷⁵Ａs^＋イオンを使用する場合には、注入エネルギ
ーとして３ＫeＶ〜１５０ＫeＶ、注入量として１×１０
¹⁵cm^-2〜１×１０¹⁶cm^-2の条件で行うことができる。Ｎ
型の導電型を与える不純物イオンとしては、上述の³¹Ｐ
^＋イオンや⁷⁵Ａs^＋イオン以外にも、¹¹²Ｓb^＋イオン等
も使用することができる。尚、Ｐ型の素子を形成する場
合には、Ｐ型の導電型を与える不純物イオンを注入す
る。Ｐ型を与える不純物イオンとしては、例えば、¹¹Ｂ
^＋イオンが挙げられる。その場合におけるイオン注入
は、例えば¹¹Ｂ^＋イオンを使用する場合は、注入エネル
ギーとして１ＫeＶ〜３０ＫeＶ、注入量として１×１０
¹⁵cm^-2〜１×１０¹⁶cm^-2の条件で行うことができる。Ｐ
型の導電型を与える不純物イオンとしては、上述の¹¹Ｂ
^＋イオン以外にも、¹¹⁵Ｉn^＋イオンや⁴⁹ＢＦ₂ ^＋イオン
等も使用することができる。

【００６８】次に、上記不純物を活性化させるためのア
ニールを行う。このアニールは、例えば、８００℃〜９
００℃で１０分間の条件で行う。あるいは、例えば、ラ
ンプアニール装置を用いて８００℃〜１０００℃で１０
秒間の条件で行うこともできる。このような低温もしく
は短時間のアニールでは、単結晶シリコン１５中での不
純物原子の拡散距離はわずかである。一方、ポリシリコ
ン２６中では、不純物原子は極めて長い距離を拡散す
る。ポリシリコン２６中の不純物の拡散は、例えば、
「S.M.Sze：VLSI Technology,（McGraw-Hill Book，Murr
ay Hill，1988）2ndEd.，Chap.7，p.308」に記述されて
いる。この文献においては、ポリシリコン中の不純物イ
オンの拡散速度は、シリコン基板中の約１００倍に達す
るとされている。そのために、上記活性領域上に形成さ
れた単結晶シリコン膜１５中においてはＮ型の不純物は
あまり拡散しないが、ゲート電極１３の両端付近では、
ポリシリコン膜２６が楔状にサイドウォールスペーサ１
４と単結晶シリコン１５との間に存在してその先端がシ
リコン基板１１近傍に位置しているため、Ｎ型の不純物
はシリコン基板１１中にまで拡散することができるので
ある。同様に、素子分離領域１７の端部でも、Ｎ型の不
純物はシリコン基板１１中にまで拡散することができ
る。このようにして、図２に示すように、接合２１は、
ゲート電極１３の両端付近と素子分離領１７の端部付近
とでシリコン基板１１中に染み出すのである。

【００６９】その場合、上記ゲート電極１３の両端付近
での接合の深さは、堆積したシリコン膜の厚さには殆ど
依存しない。これは、ポリシリコン２６中での不純物拡
散速度が極めて大きいからである。したがって、素子の
特性(特に短チャネル効果)に大きな影響を与えるゲート
電極１３の両端付近での接合の深さを一定にすることが
容易になり、素子の特性のばらつきを小さくすることが
できるのである。さらに、単結晶シリコン膜１５はノン
ドープもしくは不純物濃度が１×１０¹⁶cm^-3以下となる
条件で形成されている。そのため、Ｎ型の不純物のイオ
ンは単結晶シリコン膜１６の上部にのみ注入されてお
り、且つ、不純物を活性化させるためのアニールは十分
に低温もしくは短時間で行われている。したがって、単
結晶シリコン膜１５には、不純物濃度の低い領域が広く
残っている。そのために、図２に示すように、空乏層領
域２２の幅を広くすることができるのである。

【００７０】次に、図３(d)に示すように、弗化水素酸
と硝酸と酢酸との混合液によって、ポリシリコン膜２６
を選択的にエッチングして除去する。次に、図３(e)に
示すように、上記ゲート電極上絶縁膜２５を除去する。
尚、ゲート電極１３が金属で構成される場合には、この
ゲート電極上絶縁膜２５を除去する必要がなく、次のシ
リサイド化工程に進む。次に、図３(e)に示すように、
ゲート電極１３の上面（ゲート電極１３がシリコンで構
成される場合)およびシリコン膜１５の表面をシリサイ
ド化してシリサイド膜１６を形成するのである。

【００７１】その後、公知の手法によって、配線等を形
成することによって半導体装置(ＦＥＴ)が完成する。

【００７２】ところで、図４に示すように、図３(b)に
示す選択エピタキシャル成長工程後に、さらに第２のポ
リシリコン膜２８を全面に堆積してもよい。その場合に
は、その後における不純物イオン注入の際には、不純物
イオンが第２のポリシリコン膜２８中に留まる条件で行
うのが好ましい。こうすることによって、不純物を活性
化させるためのアニール後においても、Ｎ型の不純物は
単結晶シリコン膜１５の極浅い領域にのみに拡散してい
る。したがって、単結晶シリコン膜１５中における不純
物濃度の薄い領域は更に広がり、空乏層領域２２の幅が
さらに大きくなって接合容量を更に減少させることが可
能になる。または、単結晶シリコン膜１５を薄く形成す
ることが可能になる。更には、ポリシリコン２６中の不
純物原子は、単結晶シリコン１５中に比べて極めて速く
拡散するので、不純物イオンが単結晶シリコン膜１５に
直接注入されない限り、拡散後の単結晶シリコン膜１５
中の不純物プロファイルは注入条件にあまり依存しない
ことになる。すなわち、拡散後の単結晶シリコン膜１５
中の不純物プロファイルを決定する要素としてはアニー
ル条件が支配的となるので、プロセスの最適化が容易に
なるのである。

【００７３】上述のように、本実施の形態においては、
Ｐ型のシリコン基板１１(あるいはＰ型のウェル領域)の
表面に、素子分離領域１７,ゲート絶縁膜１２,ゲート電
極１３,ゲート電極上絶縁膜２５およびサイドウォール
スペーサ１４を順次形成する。さらに、シリコン基板１
１の活性領域にのみに単結晶シリコン膜１５を形成し、
それ以外の領域にはポリシリコン膜２６を形成する。そ
して、Ｎ型の導電型を与える不純物イオン２７を単結晶
シリコン膜１５およびポリシリコン膜２６の上部にのみ
注入した後、ポリシリコン膜２６を除去するようにして
いる。

【００７４】このように、上記単結晶シリコン膜１５か
ら成る不純物濃度が薄い積上げ型のソース・ドレイン領
域を設けることによって、図２に示すように、接合２１
を浅くして、且つ、空乏層領域２２の幅を広くすること
ができる。したがって、短チャネル効果を効果的に抑制
でき、且つ、接合容量が極めて小さいＦＥＴを実現する
ことができる。

【００７５】さらに、本実施の形態におけるＦＥＴによ
れば、接合２１がゲート電極１３の両端付近と素子分離
領域１７の端部付近とにおいてシリコン基板１１中に染
み出している。そのために、素子のドライブ電流を十分
にとることができ、且つ、空乏層領域２２とシリサイド
化された領域１６とが接触しないようにすることができ
る。したがって、リーク電流が少ない高性能な半導体装
置を実現することができる。

【００７６】また、本実施の形態によれば、ソース・ド
レイン領域のシリサイド膜１６は、エピタキシャル成長
された単結晶シリコン膜１５の表面に形成される。した
がって、耐熱性に優れ、低抵抗なシリサイド膜１６を得
ることができる。

【００７７】また、本実施の形態における半導体装置の
製造方法によれば、上記ＬＰＣＶＤ法によってシリコン
膜を堆積するだけで、上記効果を得るのに理想的な形状
の単結晶シリコン膜１５を自己整合的に形成することが
できる。したがって、簡単な工程によって本実施の形態
における半導体装置を製造することが可能になるのであ
る。

【００７８】また、本実施の形態における半導体装置の
製造方法によれば、上記ゲート電極１３の両端付近にお
いて楔状に存在して先端がシリコン基板１１近傍に位置
するポリシリコン膜２６中を、不純物原子が極めて速く
拡散するために、堆積されたシリコン膜１５,２６の厚
さがばらついてもゲート電極１３の両端付近における接
合２１の深さを一定にすることができる。したがって、
素子の特性のばらつきを小さくすることができるのであ
る。

【００７９】＜第２実施の形態＞図５は、本実施の形態
の半導体装置としてのＦＥＴにおける縦断面図である。
また、図６は、図５において、接合の位置と空乏層領域
とを示したものである。また、図７および図８は、本Ｆ
ＥＴの形成手順を示す断面図である。以下、本実施の形
態を、図５〜図８を用いて説明する。尚、図５および図
６においては、層間絶縁膜,コンタクト孔および上部配
線等は省略している。

【００８０】先ず、本ＦＥＴの構造を、図５および図６
を用いて説明する。本ＦＥＴが、上記第１実施の形態に
おけるＦＥＴと異なる点は、サイドウォールスペーサ３
４および単結晶シリコン膜３５の間と素子分離領域３７
上の一部とに、ポリシリコン膜３８が存在する点であ
る。尚、３１はＰ型のシリコン基板、３２はゲート絶縁
膜、３３はゲート電極、３６はシリサイド化された領域
である。

【００８１】図６は、図５に示すＦＥＴにおけるソース
領域またはドレイン領域の接合および空乏層領域を示し
ている。ここでは、簡単のためにソース領域とドレイン
領域との電位が同じである場合を示している。尚、ドレ
イン領域により高い電位を加えた場合には、ドレイン領
域の空乏層はさらに広がる。また、ゲート空乏層は図示
していない。

【００８２】図６において、点線で示す接合４１の位置
と斜線で示す空乏層領域４２の幅とは、図２に示す上記
第１実施の形態の場合と略同じである。したがって、本
実施の形態の場合にも上記第１実施の形態の場合と同様
の効果を奏する。更に、以下に述べるような効果も加わ
る。すなわち、サイドウォールスペーサ３４と単結晶シ
リコン膜３５との間にはポリシリコン膜３８が存在する
ため、ゲート電極３３の両端付近ではソース・ドレイン
領域の表面が平坦に近くなっている。更には、ソース・
ドレイン領域の厚さは、ゲート電極３３の両端付近にお
いても十分に厚くなっている。

【００８３】コンタクト孔を平坦でない場所に設ける場
合には、低い場所の層間絶縁膜を除去するために高い場
所ではオーバーエッチ量が多くなり、高い場所はダメー
ジを受け易いという問題がある。また、ソース・ドレイ
ン領域の厚さが薄いとコンタクトエッチによるダメージ
が接合にまで及び、リーク電流が増加し易いという問題
もある。ところが、本実施の形態においては、サイドウ
ォールスペーサ３４と単結晶シリコン膜３５との間には
ポリシリコン３８を埋め込んでいる。したがって、微細
化が進んでコンタクト孔をゲート電極３３に近い場所に
設ける場合であっても、コンタクトエッチによるダメー
ジ及びリーク電流を抑制することが容易になるのであ
る。

【００８４】次に、本ＦＥＴの形成手順を、図７および
図８にしたがって説明する。先ず、図７(a)に示すよう
に、Ｐ型のシリコン基板３１の表面に、素子分離領域３
７およびゲート絶縁膜３２を形成する。その場合におけ
る素子分離領域３７およびゲート絶縁膜３２の形成は、
上記第１実施の形態の場合と同様である。その後、ゲー
ト電極３３を形成する。但し、ゲート電極３３の材料が
ポリシリコンや単結晶シリコン等のシリコン膜である場
合であっても、当該シリコン膜を形成する際に導電性を
与える不純物を含むガスを導入する必要はなく、また、
当該シリコン膜の形成直後に導電性を与える不純物を注
入する必要もない。その理由は、ゲート電極３３をパタ
ーニングした後に行うゲート電極３３への不純物注入
を、ソース・ドレイン領域形成のための不純物注入と兼
ねて行うことができるからである。したがって、特に相
補型の集積回路の作成が容易になる。

【００８５】この後に行われるゲート電極上絶縁膜４５
の形成、ゲート電極３３のパターニング、サイドウォー
ルスペーサ３４の形成は、上記第１実施の形態の場合と
同様である。次に、図７(b)に示すように、活性領域上
のみにエピタキシャル成長した単結晶シリコン膜３５を
形成し、それ以外の領域にポリシリコン膜４６を形成す
る。この単結晶シリコン膜３５およびポリシリコン膜４
６の形成工程は、上記第１実施の形態の場合と同様に行
うことができる。

【００８６】次に、図７(c)に示すように、上記ＣＭＰ
法によって、ゲート電極上絶縁膜４５が露出するまでポ
リシリコン膜４６を研磨する。その後、図７(d)に示す
ように、素子分離領域３７上のポリシリコン膜３８の一
部を除去して素子間の分離を図る。また、図示してはい
ないが、同時にソース領域になるべき部分とドレイン領
域になるべき部分とを電気的に分離する。

【００８７】次に、上記ゲート電極３３の材料がポリシ
リコンや単結晶シリコン等のシリコン膜である場合に
は、図７(d)に示すように、ゲート電極上絶縁膜４５を
除去した後にＮ型の導電型を与える不純物イオン４７を
注入する。これに対して、ゲート電極３３がメタルから
成る場合には、電極上絶縁膜４５を除去する工程を省い
てＮ型の導電型を与える不純物イオンを注入してもよ
い。さらには、ゲート電極３３がメタルから成る場合に
は、上記ＣＭＰ工程の前にＮ型の導電型を与える不純物
イオン注入および活性化アニールを行っても良い。

【００８８】上記Ｎ型の導電型を与える不純物イオン４
７は、なるべくシリコン膜３３,３５,３８の上部にのみ
注入されるのが好ましい。Ｎ型の導電型を与える不純物
イオン４７の注入条件、および、Ｐ型の素子を形成する
場合のＰ型の導電型を与える不純物イオンの注入条件
は、上記第１実施の形態の場合と同様でよい。

【００８９】次に、上記不純物を活性化させるためのア
ニールを上記第１実施の形態の場合と同じ条件によって
行う。シリコン基板３１中及び単結晶シリコン膜３５中
の不純物プロファイルは、上記第１実施の形態の場合と
略同様になる。したがって、図６に示すように、接合４
１はゲート電極３３の両端付近と素子分離領域３７の端
部付近とでシリコン基板３１中に染み出すのである。そ
の場合、ゲート電極３３の両端付近における接合４１の
深さは、ＣＭＰ工程後のポリシリコン膜３８の厚さには
殆ど依存しない。すなわち、ＣＭＰ工程において残膜厚
にばらつきが生じても、ゲート電極３３の両端付近にお
ける接合４１の深さは略一定になる。その理由は、ポリ
シリコン中における不純物拡散速度が極めて大きいため
である。

【００９０】したがって、素子の特性(特に短チャネル
効果)に大きな影響を与えるゲート電極３３の両端付近
での接合４１の深さを一定にすることが容易になり、素
子の特性のばらつきを小さくすることができるのであ
る。また、上記第１実施の形態の場合と同じ理由で、空
乏層領域４２の幅を広くすることができるのである。

【００９１】次に、図７(e)に示すように、上記ゲート
電極３３の上面(ゲート電極３３がシリコンで構成され
る場合),単結晶シリコン膜３５およびポリシリコン膜３
８の表面をシリサイド化してシリサイド膜３６を形成す
る。

【００９２】その後、公知の手法によって、配線等を形
成することによって半導体装置(ＦＥＴ)が完成する。

【００９３】ところで、図８(a)に示すように、図７(b)
に示す選択エピタキシャル成長工程後に、さらに第２の
ポリシリコン膜４８を全面に堆積してもよい。そして、
ゲート電極３３がポリシリコンや単結晶シリコン等のシ
リコン膜からなる場合には、図８(b)に示すように、Ｃ
ＭＰ法によってゲート電極上絶縁膜４５が露出するまで
第２のポリシリコン膜４８を研磨する。この場合には、
単結晶シリコン３５および素子分離領域３７上のポリシ
リコン膜４６の上部に第２のポリシリコン膜４８が残る
ことになる。その後、図７(d)以下に示す手順を行うの
である。但し、Ｎ型の導電型を与える不純物は、なるべ
く第２のポリシリコン膜４８中のみに注入されるのが好
ましい。これに対して、ゲート電極３３がメタルからな
る場合には、上記ＣＭＰ工程の前にＮ型の導電型を与え
る不純物イオン注入および活性化アニールを行っても良
い。この場合にも、Ｎ型の導電型を与える不純物は、な
るべく第２のポリシリコン膜４８中のみに注入されるの
が好ましい。

【００９４】こうすることによって、不純物を活性化さ
せるためのアニール後においても、Ｎ型の不純物は単結
晶シリコン膜３５の極浅い領域にのみに拡散している。
したがって、単結晶シリコン膜３５中における不純物濃
度の薄い領域は更に広がり、空乏層領域４２の幅がさら
に大きくなって接合容量を更に減少させることが可能に
なる。または、単結晶シリコン膜３５を薄く形成するこ
とが可能になる。更には、ポリシリコン４８中の不純物
原子は、単結晶シリコン３５中に比べて極めて速く拡散
するので、不純物イオンが単結晶シリコン膜３５に直接
注入されない限り、拡散後の単結晶シリコン膜３５中の
不純物プロファイルは注入条件にあまり依存しないこと
になる。すなわち、拡散後の単結晶シリコン膜３５中の
不純物プロファイルを決定する要素としてはアニール条
件が支配的となるので、プロセスの最適化が容易になる
のである。

【００９５】上述したように、本実施の形態において
は、上記第１実施の形態の場合と同様に、シリコン基板
３１の活性領域にのみに単結晶シリコン膜３５を形成
し、それ以外の領域にはポリシリコン膜４６を形成す
る。その後、ＣＭＰ法によって、ゲート電極上絶縁膜４
５が露出するまでポリシリコン膜４６を研磨し、さらに
素子分離領域３７上のポリシリコン膜３８の一部を除去
して素子間を分離する。こうして、サイドウォールスペ
ーサ３４および単結晶シリコン膜３５の間と素子分離領
域３７上の一部とにポリシリコン膜３８を存在させる。
そして、ゲート電極上絶縁膜４５を除去した後、Ｎ型の
導電型を与える不純物イオン４７を、ゲート電極３３,
単結晶シリコン膜３５およびポリシリコン膜３８の上部
にのみ注入するようにしている。

【００９６】このように、上記単結晶シリコン膜３５か
ら成る不純物濃度が薄い積上げ型のソース・ドレイン領
域を設けることによって、図６に示すように、接合４１
を浅くして、且つ、空乏層幅４２を広くすることができ
る。したがって、短チャネル効果が効果的に抑制でき、
且つ、接合容量が極めて小さいＦＥＴを実現することが
できる。

【００９７】さらに、本実施の形態におけるＦＥＴによ
れば、接合４１がゲート電極３３の両端付近と素子分離
領域３７の端部付近とにおいてシリコン基板３１中に染
み出している。そのために、素子のドライブ電流を十分
にとることができ、且つ、空乏層領域４２とシリサイド
化された領域３６とが接触しないようにすることができ
る。したがって、リーク電流が少ない高性能な半導体装
置が実現することができる。

【００９８】また、本実施の形態における半導体装置の
製造方法によれば、上記ＬＰＣＶＤ法によってシリコン
膜を堆積するだけで、上記効果を得るのに理想的な形状
の単結晶シリコン膜３５を自己整合的に形成することが
できる。したがって、簡単な工程によって本実施の形態
における半導体装置を製造することが可能になる。

【００９９】また、本実施の形態における半導体装置の
製造方法によれば、上記ゲート電極３３の両端付近にお
いて楔状に存在して先端がシリコン基板３１近傍に位置
するポリシリコン膜３８中を、不純物原子が極めて速く
拡散するために、ＣＭＰ工程後のポリシリコン膜３８の
厚さがばらついてもゲート電極３３の両端付近における
接合４１の深さを一定にすることができる。したがっ
て、素子の特性のばらつきを小さくすることができるの
である。

【０１００】さらに、本実施の形態における半導体装置
の製造方法によれば、上記ゲート電極３３がシリコンか
らなる場合には、ゲート電極３３への不純物注入とソー
ス・ドレイン領域を形成するための不純物注入とを同時
に行うことができる。したがって、特に相補型の集積回
路の作成を容易にすることができる。

【０１０１】＜第３実施の形態＞図９は、本実施の形態
の半導体装置としてのＦＥＴにおける縦断面図である。
また、図１０は、図９において接合の位置と空乏層領域
とを示したものである。また、図１１および図１２は、
本ＦＥＴの形成手順を示す断面図である。以下、本実施
の形態を、図９〜図１２を用いて説明する。尚、図９お
よび図１０においては、層間絶縁膜,コンタクト孔およ
び上部配線等は省略している。

【０１０２】先ず、本ＦＥＴの構造を、図９および図１
０を用いて説明する。本ＦＥＴが、上記第２実施の形態
におけるＦＥＴと異なる点は、サイドウォールスペーサ
５４および単結晶シリコン膜５５の間と素子分離領域５
７上の一部とに存在するポリシリコン膜５８の形状であ
る。尚、５１はＰ型のシリコン基板、５２はゲート絶縁
膜、５３はゲート電極、５６はシリサイド化された領域
である。

【０１０３】図１０は、図９に示すＦＥＴにおけるソー
ス領域またはドレイン領域の接合および空乏層領域を示
している。ここでは、簡単のためにソース領域とドレイ
ン領域との電位が同じである場合を示している。尚、ド
レイン領域により高い電位を加えた場合には、ドレイン
領域の空乏層はさらに広がる。また、ゲート空乏層は図
示していない。

【０１０４】図１０において、点線で示す接合６１の位
置と斜線で示す空乏層領域６２の幅とは、図６に示す上
記第２実施の形態の場合と略同じである。したがって、
本実施の形態の場合にも上記第２実施の形態の場合と同
様の効果を奏する。

【０１０５】次に、本ＦＥＴの形成手順を、図１１およ
び図１２に従って説明する。先ず、図１１(a)に示すよ
うに、Ｐ型のシリコン基板５１の表面に、素子分離領域
５７,ゲート絶縁膜５２,ゲート電極５３,ゲート電極上
絶縁膜６５およびサイドウォールスペーサ５４を形成す
る。その場合における素子分離領域５７,ゲート絶縁膜
５２,ゲート電極５３,ゲート電極上絶縁膜６５およびサ
イドウォールスペーサ５４の形成は、上記第２実施の形
態の場合と同様である。さらに、図１１(b)に示すよう
に、活性領域上のみにエピタキシャル成長した単結晶シ
リコン膜５５を形成し、それ以外の領域にポリシリコン
膜６６を形成する。この単結晶シリコン膜５５およびポ
リシリコン膜６６の形成工程は、上記第２実施の形態の
場合と同様に行うことができる。

【０１０６】次に、図１１(c)に示すように、フォトレ
ジスト６７をパターニングし、ポリシリコン膜６６を酸
化膜に対して選択的にエッチングした後、フォトレジス
ト６７を除去する。こうすることによって、図１１(d)
に示すように、ゲート電極上絶縁膜６５が露出し、素子
間が分離される。また、図示してはいないが、同時にソ
ース領域となるべき部分とドレイン領域となるべき部分
とが電気的に分離される。

【０１０７】次に、上記ゲート電極５３の材料がポリシ
リコンや単結晶シリコン等のシリコン膜である場合に
は、図１２(e)に示すように、ゲート電極上絶縁膜６５
を除去した後にＮ型の導電型を与える不純物イオン６８
を注入する。これに対して、ゲート電極５３がメタルか
ら成る場合には、電極上絶縁膜６５を除去する工程を省
いてＮ型の導電型を与える不純物イオンを注入してもよ
い。さらには、ゲート電極５３がメタルから成る場合に
は、フォトレジスト６７をパターニングする前にＮ型の
導電型を与える不純物イオン注入および活性化アニール
を行っても良い。

【０１０８】上記Ｎ型の導電型を与える不純物イオン６
８は、なるべくシリコン膜５３,５５,５８の上部にのみ
注入されるのが好ましい。Ｎ型の導電型を与える不純物
イオン６８の注入条件、および、Ｐ型の素子を形成する
場合のＰ型の導電型を与える不純物イオンの注入条件
は、上記第１実施の形態の場合と同様でよい。

【０１０９】次に、上記不純物を活性化させるためのア
ニールを上記第１実施の形態の場合と同じ条件によって
行う。シリコン基板５１中及び単結晶シリコン膜５５中
の不純物プロファイルは、上記第２実施の形態の場合と
略同様になる。したがって、図１０に示すように、接合
６１はゲート電極５３の両端付近と素子分離領域５７の
端部付近とでシリコン基板５１中に染み出すのである。
その場合、ゲート電極５３の両端付近における接合６１
の深さは、ポリシリコン膜６６を酸化膜に対して選択的
にエッチングする工程後のポリシリコン膜５８の厚さに
は殆ど依存しない。すなわち、ポリシリコン膜６６の残
膜厚にばらつきが生じても、ゲート電極５３の両端付近
における接合６１の深さは略一定になる。その理由は、
ポリシリコン中における不純物拡散速度が極めて大きい
ためである。

【０１１０】したがって、素子の特性(特に短チャネル
効果)に大きな影響を与えるゲート電極５３の両端付近
での接合６１の深さを一定にすることが容易になり、素
子の特性のばらつきを小さくすることができるのであ
る。また、上記第１実施の形態の場合と同じ理由で、空
乏層領域６２の幅を広くすることができるのである。

【０１１１】次に、図１２(f)に示すように、上記ゲー
ト電極５３の上面(ゲート電極５３がシリコンで構成さ
れる場合),単結晶シリコン膜５５およびポリシリコン膜
５８の表面をシリサイド化してシリサイド膜５６を形成
する。

【０１１２】その後、公知の手法によって、配線等を形
成することによって半導体装置(ＦＥＴ)が完成する。

【０１１３】ところで、上記第１実施の形態および第２
実施の形態の場合と同様に、図１１(b)に示す選択エピ
タキシャル成長工程後に、さらに第２のポリシリコン膜
を全面に堆積してもよい。そして、その後は、図１１
(c)以下に示す手順を行うのである。但し、Ｎ型の導電
型を与える不純物は、なるべく第２のポリシリコン膜中
のみに注入されるのが好ましい。これに対して、ゲート
電極５３がメタルからなる場合には、フォトレジスト６
７をパターニングする前にＮ型の導電型を与える不純物
イオン注入および活性化アニールを行っても良い。この
場合にも、Ｎ型の導電型を与える不純物は、なるべく第
２のポリシリコン膜中のみに注入されるのが好ましい。

【０１１４】こうすることによって、不純物を活性化さ
せるためのアニール後においても、Ｎ型の不純物は単結
晶シリコン膜５５の極浅い領域にのみに拡散している。
したがって、単結晶シリコン膜５５中における不純物濃
度の薄い領域は更に広がり、空乏層領域６２の幅がさら
に大きくなって接合容量を更に減少させることが可能に
なる。または、単結晶シリコン膜５５を薄く形成するこ
とが可能になる。更には、ポリシリコン５８中の不純物
原子は、単結晶シリコン５５中に比べて極めて速く拡散
するので、不純物イオンが単結晶シリコン膜５５に直接
注入されない限り、拡散後の単結晶シリコン膜５５中の
不純物プロファイルは注入条件にあまり依存しないこと
になる。すなわち、拡散後の単結晶シリコン膜５５中の
不純物プロファイルを決定する要素としてはアニール条
件が支配的となるので、プロセスの最適化が容易になる
のである。

【０１１５】上述したように、本実施の形態において
は、上記第２実施の形態の場合と同様に、シリコン基板
５１の活性領域にのみに単結晶シリコン膜５５を形成
し、それ以外の領域にはポリシリコン膜６６を形成す
る。その後、フォトレジスト６７をパターニングし、ポ
リシリコン膜６６を酸化膜に対して選択的にエッチング
した後、フォトレジスト６７を除去する。こうして、ゲ
ート電極上絶縁膜６５を露出させ、素子分離領域５７上
のポリシリコン膜６６の一部を除去して素子間を分離す
る。こうして、サイドウォールスペーサ５４および単結
晶シリコン膜５５の間と素子分離領域５７上の一部とに
ポリシリコン膜５８を存在させる。そして、ゲート電極
上絶縁膜６５を除去した後に、Ｎ型の導電型を与える不
純物イオン６８を、ゲート電極５３,単結晶シリコン膜
５５およびポリシリコン膜５８の上部にのみ注入するよ
うにしている。

【０１１６】このように、上記単結晶シリコン膜５５か
ら成る不純物濃度が薄い積上げ型のソース・ドレイン領
域を設けることによって、図１０に示すように、接合６
１を浅くして、且つ、空乏層幅６２を広くすることがで
きる。したがって、短チャネル効果が効果的に抑制で
き、且つ、接合容量が極めて小さいＦＥＴを実現するこ
とができる。

【０１１７】さらに、本実施の形態におけるＦＥＴによ
れば、接合６１がゲート電極５３の両端付近と素子分離
領域５７の端部付近とにおいてシリコン基板５１中に染
み出している。そのために、素子のドライブ電流を十分
にとることができ、且つ、空乏層領域６２とシリサイド
化された領域５６とが接触しないようにすることができ
る。したがって、リーク電流が少ない高性能な半導体装
置が実現することができる。

【０１１８】また、本実施の形態における半導体装置の
製造方法によれば、上記ＬＰＣＶＤ法によってシリコン
膜を堆積するだけで、上記効果を得るのに理想的な形状
の単結晶シリコン膜５５を自己整合的に形成することが
できる。したがって、簡単な工程によって本実施の形態
における半導体装置を製造することが可能になる。

【０１１９】また、本実施の形態における半導体装置の
製造方法によれば、上記ゲート電極５３の両端付近にお
いて楔状に存在して先端がシリコン基板５１近傍に位置
するポリシリコン膜５８中を、不純物原子が極めて速く
拡散するために、ポリシリコン膜６６を選択エッチング
した後のポリシリコン膜５８の厚さがばらついてもゲー
ト電極５３の両端付近における接合６１の深さを一定に
することができる。したがって、素子の特性のばらつき
を小さくすることができるのである。

【０１２０】また、本実施の形態における半導体装置の
製造方法によれば、上記ゲート電極５３がシリコンから
なる場合には、ゲート電極５３への不純物注入とソース
・ドレイン領域を形成するための不純物注入とを同時に
行うことができる。したがって、特に相補型の集積回路
の作成を容易にすることができる。

【０１２１】さらに、本実施の形態における半導体装置
の製造方法によれば、ゲート電極上絶縁膜６５上のポリ
シリコン６６を除去するに際して、コストの高いＣＭＰ
工程を必要とはしない。したがって、上記第２実施の形
態の場合に比して、製造コストを低減することができる
のである。

【０１２２】＜第４実施の形態＞本実施の形態は、第１
実施の形態〜第３実施の形態におけるＦＥＴにおいて、
ゲート電極１３,３３,５３とシリコン基板(ウェル領域)
１１,３１,５１とが短絡されたものに関する。

【０１２３】上述のように、上記ゲート電極とウェル領
域とが短絡されたＦＥＴは、動的閾値トランジスタ(Ｄ
ＴＭＯＳ)と呼ばれ、低電圧動作が可能なために低消費
電力であるという特徴を有している。しかしながら、ウ
ェル領域の電位がゲート電極の電位に連動して変化する
ために、通常のＦＥＴにおいては問題にならかったソー
ス領域とウェル領域との間の静電容量が発生するという
問題が生ずる。さらに、ドレイン領域とウェル領域との
間の実効的な静電容量も増加するという問題も生ずる。
したがって、ゲート電極とウェル領域とを短絡したＦＥ
Ｔにおいては、ソース・ドレイン領域とウェル領域(シリ
コン基板)との間の接合容量を減少させることは重要な
課題である。

【０１２４】本実施の形態は、上述の問題に対処するも
のであり、図１３および図１４に従って説明する。図１
３および図１４に示すＦＥＴは、上記第３実施の形態に
おけるＦＥＴをＤＴＭＯＳに置き換えたものであるが、
同様にして上記第１実施の形態および第２実施の形態に
おけるＦＥＴをＤＴＭＯＳに置き換えることも可能であ
る。尚、図１３においてはシリサイド化された領域,層
間絶縁膜,コンタクト孔および上部配線等は省略され、
図１４においては層間絶縁膜,コンタクト孔および上部
配線等は省略されている。

【０１２５】図１３は、本ＤＴＭＯＳの平面図である。
また、図１４は、図１３におけるＢ‐Ｂ'矢視断面図で
ある。図１３および図１４において、シリコン基板７１
内には、第１導電型の深いウェル領域７２が形成され、
第１導電型の深いウェル領域７２上には、第２導電型の
浅いウェル領域７３が形成されている。素子分離領域
は、深い素子分離領域７４と浅い素子分離領域７５とか
ら構成されている。第２導電型の浅いウェル領域７３
は、深い素子分離領域７４と第１導電型の深いウェル領
域７２とによって、素子毎に電気的に分離されている。
これによって、第２導電型の浅いウェル領域７３を通じ
て隣の素子と干渉するのが防止される。

【０１２６】ゲート電極７６と第２導電型の浅いウェル
領域７３とは、ゲート‐ウェル接続領域７７によって電
気的に接続されている。このゲート‐ウェル接続領域７
７の下の浅いウェル領域７３には第２導電型の不純物濃
度の濃い領域７８が形成されており、この第２導電型の
不純物濃度の濃い領域７８の表面にはシリサイド化され
た領域７９が形成されている。また、ゲート電極７６の
表面にもシリサイド化された領域７９が形成されてお
り、不純物濃度の濃い領域７８の表面に形成されたシリ
サイド化された領域７９と接続されている。このように
して、ゲート電極７６と第２導電型の浅いウェル領域７
３とはオーミック接続されている。

【０１２７】尚、８０はゲート絶縁膜、８１はサイドウ
ォールスペーサ、８３は単結晶シリコン膜、８４はポリ
シリコン膜である。

【０１２８】上記構成において、ソース・ドレイン領域
とウェル領域との接合および空乏層領域の形状は、上記
第３実施の形態の場合と同様であるから、ソース・ドレ
イン領域とウェル領域との接合容量を極めて小さくする
ことができる。このように、本実施の形態のＤＴＭＯＳ
によれば、ソース・ドレイン領域とウェル領域との接合
容量が問題になるＤＴＭＯＳにおいて、上記接合容量を
極めて小さくできるので、更なる低消費電力化および高
速動作化が可能になる。したがって、低消費電力であり
且つ高速であるというＤＴＭＯＳの特徴を最大限引き出
すことが可能になるのである。

【０１２９】

【発明の効果】以上より明らかなように、第１の発明の
半導体装置は、半導体基板がゲート電極の側壁絶縁膜の
両側において上記ゲート絶縁膜の面よりも上側に存在し
ている領域を有するライズド構造を有し、上記半導体基
板の上面は、上記側壁絶縁膜近傍において上記側壁絶縁
膜に向かってその高さが低くなっている。したがって、
上記側壁絶縁膜近傍においては、不純物の上記半導体基
板中での拡散は僅かな距離だけよく、ソース・ドレイン
領域の接合位置を容易に浅く形成でき、しかも濃度勾配
を急峻にして空乏層幅を小さくできる。したがって、短
チャネル効果を抑制することができる。

【０１３０】さらに、上記半導体基板における上記ゲー
ト絶縁膜の面よりも上側に存在している領域(以下、ラ
イズド領域と言う)中において最も濃度が薄い個所の不
純物濃度を、上記半導体基板における上記ゲート絶縁膜
近傍よりも薄くしているので、上記空乏層領域の幅を上
記ライズド領域中において著しく広げることができる。
したがって、接合容量を小さくできる。

【０１３１】すなわち、この発明によれば、上記短チャ
ネル効果の抑制と接合容量の低減とを両立させることが
できる。したがって、微細化が容易であり、低消費電力
または高速動作が可能な半導体装置を提供できるのであ
る。

【０１３２】また、第２の発明の半導体装置は、上記第
１の発明の場合と同様に、半導体基板にライズド領域を
設け、上記半導体基板の上面の高さを、側壁絶縁膜近傍
において上記側壁絶縁膜に向って低くしている。したが
って、短チャネル効果を抑制することができる。

【０１３３】さらに、上記ライズド領域の中央付近上層
部に形成されるソース領域およびドレイン領域のゲート
絶縁膜の面に対する深さを、上記側壁絶縁膜近傍よりも
浅くしたので、上記ライズド領域の中央付近において
は、空乏層の幅を十分に広くしても、空乏層の下端を上
記半導体基板中の極浅い部分に留めることができる。し
たがって、短チャンネル効果を悪化させることなく接合
容量を低下させることができる。

【０１３４】すなわち、この発明によれば、上記短チャ
ネル効果の抑制と接合容量の低減とを両立させることが
できる。したがって、微細化が容易であり、低消費電力
または高速動作が可能な半導体装置を提供できるのであ
る。

【０１３５】また、１実施例の半導体装置は、上記第２
の発明における上記ライズド領域において、上記第２導
電型の領域の下部を第１導電型にしたので、ソース・ド
レイン領域の接合の一部を上記ライズド領域内に位置さ
せることができる。したがって、上記接合のゲート絶縁
膜の面に対する深さを浅く保ちつつ空乏層幅を広げるこ
とができ、短チャネル効果の抑制と接合容量の低減とを
容易に両立できる。

【０１３６】また、１実施例の半導体装置は、上記第１
の発明あるいは第２の発明における上記側壁絶縁膜と上
記ライズド領域との隙間に多結晶半導体を埋め込んだの
で、上記側壁絶縁膜近傍におけるソース・ドレイン領域
の厚さを十分に厚くし、その表面を略平坦にできる。し
たがって、コンタクト孔を上記ゲート電極に近い場所に
設けて微細化を図る際に、コンタクトエッチによるダメ
ージ及びリーク電流を抑制することができる。

【０１３７】また、１実施例の半導体装置は、上記第１
の発明あるいは第２の発明における上記ソース領域およ
びドレイン領域の表面をシリサイド化したので、上記側
壁絶縁膜近傍において、上記シリサイド化されている領
域がチャネル領域の直近にまで及んでいる。したがっ
て、ソース・ドレイン領域を低抵抗化して、素子のドラ
イブ電流を増加できる。すなわち、高速動作が可能な半
導体装置を提供することができる。

【０１３８】また、１実施例の半導体装置は、上記ゲー
ト電極と上記半導体基板あるいはウェル領域とを電気的
に短絡したので、ＤＴＭＯＳを構成している。そして、
上記半導体基板は上記ライズド領域を有しており、上記
側壁絶縁膜近傍において上記側壁絶縁膜に向かって高さ
が低くなっている。そのために、上述したように、短チ
ャネル効果を抑制でき、且つ、接合容量を小さくでき
る。したがって、接合容量が大きいと言う上記ＤＴＭＯ
Ｓの欠点を補うことができ、低消費電力であり且つ高速
であるというＤＴＭＯＳの特徴を最大限に引き出すこと
できる。

【０１３９】また、第３の発明の半導体装置の製造方法
は、上記第１の発明あるいは第２の発明の半導体装置を
製造する際に、半導体基板上に第１絶縁膜で覆われたゲ
ート電極とこのゲート電極の側壁絶縁膜を形成し、上記
半導体基板が露出した領域には単結晶半導体膜を成長さ
せる一方その他の領域には第１多結晶半導体膜を成長さ
せ、上記単結晶半導体膜および第１多結晶半導体膜でな
る半導体膜の上部に不純物をイオン注入してアニール
し、上記第１多結晶半導体膜を選択的にエッチングして
除去するので、上記半導体基板が露出した領域とその他
の領域との全面に上記半導体膜を堆積するだけの簡単な
工程によって、上記第１の発明または第２の発明の効果
を奏するのに理想的な形状の単結晶半導体膜を、上記半
導体基板における上記ゲート絶縁膜の面よりも上側に自
己整合的に形成することができる。すなわち、簡単な工
程によって上記第１の発明あるいは第２の発明の半導体
装置を形成することができるのである。

【０１４０】その際に、上記半導体基板上における上記
側壁絶縁膜近傍では、上記単結晶半導体膜と第１多結晶
半導体膜とが楔状に存在することになる。したがって、
上記楔状の先端部に向って第１多結晶半導体膜中を不純
物原子が極めて速く拡散することができ、上記堆積され
た第１多結晶半導体膜の厚さがばらついても、上記側壁
絶縁膜近傍における接合の深さを一定にできる。すなわ
ち、素子の特性のばらつきを小さくできるのである。

【０１４１】以上のごとく、この発明によれば、短チャ
ネル効果の抑制と接合容量の低減を両立でき、素子の特
性ばらつきが小さく、微細化が容易で、低消費電力化ま
たは高速動作が可能な半導体装置を、簡単な工程によっ
て製造することができるのである。

【０１４２】また、第４の発明の半導体装置の製造方法
は、上記第３の発明の場合と同様にして上記単結晶半導
体膜と第１多結晶半導体膜とを成長させた後に、第２多
結晶半導体膜を全面に堆積し、上記第２多結晶半導体膜
に不純物をイオン注入してアニールし、上記第１多結晶
半導体膜および第２多結晶半導体膜を選択的にエッチン
グして除去するので、上記第３の発明の効果に加えて、
上記不純物を単結晶半導体膜の極浅い領域にのみに拡散
させることができる。したがって、上記単結晶半導体膜
中における不純物濃度の薄い領域がさらに広がり、空乏
層の幅を大きくして接合容量を更に減少することができ
る。

【０１４３】さらに、上記単結晶半導体膜には不純物イ
オンが直接注入されることはなく、且つ、上記第２,第
１多結晶半導体中の不純物原子は単結晶半導体中に比べ
て極めて速く拡散する。したがって、拡散後における上
記単結晶半導体膜中の不純物プロファイルはイオン注入
条件には依存せず、アニール条件が支配的となる。した
がって、プロセスの最適化が容易になる。

【０１４４】また、第５の発明の半導体装置の製造方法
は、上記側壁絶縁膜と上記ライズド領域との隙間に多結
晶半導体が埋め込まれた第１の発明あるいは第２の発明
の半導体装置を製造する際に、上記第３の発明の場合と
同様にして上記単結晶半導体膜と第１多結晶半導体膜と
でなる半導体膜を成長させた後に、ＣＭＰ法によって上
記半導体膜をゲート電極上の第１絶縁膜が露出するまで
研磨し、上記半導体膜の上部に不純物をイオン注入して
アニールするので、上記半導体基板が露出した領域とそ
の他の領域との全面に上記半導体膜を堆積するだけの簡
単な工程によって、上記第１の発明または第２の発明の
効果を奏するのに理想的な形状の単結晶半導体膜を、上
記半導体基板における上記ゲート絶縁膜の面よりも上側
に自己整合的に形成することができる。すなわち、簡単
な工程によって上記第１の発明あるいは第２の発明の半
導体装置を形成することができる。

【０１４５】その際に、上記第３の発明の場合と同様
に、上記側壁絶縁膜近傍においては、楔状に存在する第
１多結晶半導体膜の先端部に向って不純物原子が極めて
速く拡散するため、ＣＭＰされた第１多結晶半導体膜の
厚さがばらついても、上記側壁絶縁膜近傍での接合の深
さを一定できる。したがって、素子の特性のばらつきを
小さくできる。

【０１４６】さらに、上記ゲート電極が半導体で形成さ
れる場合には、上記ゲート電極への不純物注入と上記単
結晶半導体膜および第１多結晶半導体膜への不純物注入
とを同時に行うことができる。したがって、特に相補型
の集積回路の作成を容易にできる。

【０１４７】以上のごとく、この発明によれば、短チャ
ネル効果の抑制と接合容量の低減を両立でき、素子の特
性ばらつきが小さく、微細化が容易で、低消費電力化ま
たは高速動作が可能な半導体装置を、簡単な工程によっ
て製造することができるのである。

【０１４８】また、第６の発明の半導体装置の製造方法
は、上記側壁絶縁膜と上記ライズド領域との隙間に多結
晶半導体が埋め込まれた第１の発明あるいは第２の発明
の半導体装置を製造する際に、上記第３の発明の場合と
同様にして上記単結晶半導体膜と第１多結晶半導体膜と
でなる半導体膜を成長を成長させた後に、第２多結晶半
導体膜を全面に堆積し、ＣＭＰ法によって上記第２多結
晶半導体膜を含む半導体膜をゲート電極上の第１絶縁膜
が露出するまで研磨し、上記第１,第２多結晶半導体膜
の上部に不純物をイオン注入してアニールするので、上
記第５の発明の効果に加えて、上記不純物を単結晶半導
体膜の極浅い領域にのみ拡散させることができる。した
がって、上記単結晶半導体膜中における不純物濃度の薄
い領域が更に広がり、空乏層の幅を大きくして接合容量
を更に減少することができる。

【０１４９】さらに、上記単結晶半導体膜には不純物イ
オンが直接注入されることはなく、且つ、上記第２,第
１多結晶半導体中の不純物原子は単結晶半導体中に比べ
て極めて速く拡散する。したがって、拡散後における上
記単結晶半導体膜中の不純物プロファイルはイオン注入
条件には依存せず、アニール条件が支配的となる。した
がって、プロセスの最適化が容易になる。

【０１５０】また、第７の発明の半導体装置の製造方法
は、上記側壁絶縁膜と上記ライズド領域との隙間に多結
晶半導体が埋め込まれた第１の発明あるいは第２の発明
の半導体装置を製造する際に、上記第３の発明の場合と
同様にして上記単結晶半導体膜と第１多結晶半導体膜と
でなる半導体膜を成長させた後に、フォトレジストをマ
スクとして上記第１多結晶半導体膜の一部をゲート電極
上の第１絶縁膜が露出するまで選択的にエッチングし、
上記半導体膜の上部に不純物をイオン注入してアニール
するので、上記半導体基板が露出した領域とその他の領
域との全面に上記半導体膜を堆積するだけの簡単な工程
によって、上記第１の発明または第２の発明の効果を奏
するのに理想的な形状の単結晶半導体膜を、上記半導体
基板における上記ゲート絶縁膜の面よりも上側に自己整
合的に形成することができる。すなわち、簡単な工程に
よって上記第１の発明あるいは第２の発明の半導体装置
を形成することができる。

【０１５１】その際に、上記第３の発明の場合と同様
に、上記側壁絶縁膜近傍においては、楔状に存在する第
１多結晶半導体膜の先端部に向って不純物原子が極めて
速く拡散するため、選択的にエッチングされた第１多結
晶半導体膜の厚さがばらついても、上記側壁絶縁膜近傍
での接合の深さを一定できる。したがって、素子の特性
のばらつきを小さくできる。

【０１５２】さらに、上記ゲート電極が半導体で形成さ
れる場合には、上記ゲート電極への不純物注入と上記単
結晶半導体膜および第１多結晶半導体膜への不純物注入
とを同時に行うことができる。したがって、特に相補型
の集積回路の作成を容易にできる。さらに、上記第１多
結晶半導体膜を選択的に除去するのにコストの高いＣＭ
Ｐ工程を必要としない。したがって、上記第５の発明の
場合に比べて、製造コストを低減することができる。

【０１５３】以上のごとく、この発明によれば、短チャ
ネル効果の抑制と接合容量の低減を両立でき、素子の特
性ばらつきが小さく、微細化が容易で、低消費電力化ま
たは高速動作が可能な半導体装置を、簡単な工程によっ
て製造することができるのである。

【０１５４】また、第８の発明の半導体装置の製造方法
は、上記側壁絶縁膜と上記ライズド領域との隙間に多結
晶半導体が埋め込まれた第１の発明あるいは第２の発明
の半導体装置を製造する際に、上記第３の発明の場合と
同様にして上記単結晶半導体膜と第１多結晶半導体膜と
でなる半導体膜を成長を成長させた後に、第２多結晶半
導体膜を全面に堆積し、フォトレジストをマスクとして
上記第１,第２多結晶半導体膜の一部をゲート電極上の
第１絶縁膜が露出するまで研磨し、上記第１,第２多結
晶半導体膜の上部に不純物をイオン注入してアニールす
るので、上記第７の発明の効果に加えて、上記不純物を
単結晶半導体膜の極浅い領域にのみ拡散させることがで
きる。したがって、上記単結晶半導体膜中における不純
物濃度の薄い領域がさらに広がり、空乏層の幅を大きく
して接合容量を更に減少することができる。

【０１５５】さらに、上記単結晶半導体膜には不純物イ
オンが直接注入されることはなく、且つ、上記第２,第
１多結晶半導体中の不純物原子は単結晶半導体中に比べ
て極めて速く拡散する。したがって、拡散後における上
記単結晶半導体膜中の不純物プロファイルはイオン注入
条件には依存せず、アニール条件が支配的となる。した
がって、プロセスの最適化が容易になる。

【０１５６】また、１実施例の半導体装置の製造方法
は、上記単結晶半導体膜および第１多結晶半導体膜で成
る半導体膜の全面への堆積をＬＰＣＶＤ法によって行う
ので、比較的容易に、上記半導体基板の露出している領
域には選択的に単結晶半導体膜をエピタキシャル成長さ
せる一方、その他の領域には第１多結晶半導体膜を成長
させることができる。

【０１５７】その際に、導電型を与える不純物ガスを導
入しないので、形成直後の上記半導体膜は無ドープの状
態になっている。したがって、完成後における上記半導
体膜中の不純物濃度を最大限に薄くでき、空乏層領域の
幅を広くして接合容量を最大限に小さくできる。

【０１５８】また、１実施例の半導体装置の製造方法
は、上記半導体基板をシリコン基板とし、上記第１絶縁
膜をシリコン酸化膜とし、上記第２絶縁膜をシリコン窒
化膜とし、上記単結晶半導体膜を単結晶シリコン膜と
し、上記第１多結晶半導体膜および第２多結晶半導体膜
をポリシリコン膜としたので、通常のＬＳＩプロセスを
用いることができる。したがって、新たな設備投資やプ
ロセス開発を最小限に抑えることができる。

【図面の簡単な説明】

【図１】 この発明の半導体装置としてのＦＥＴにおけ
る縦断面図である。

【図２】 図１に示すＦＥＴにおける接合の位置と空乏
層領域とを示す図である。

【図３】 図１に示すＦＥＴの形成手順を示す断面図で
ある。

【図４】 図３に示す形成手順の変形例の説明図であ
る。

【図５】 図１とは異なるＦＥＴにおける縦断面図であ
る。

【図６】 図５に示すＦＥＴにおける接合の位置と空乏
層領域とを示す図である。

【図７】 図５に示すＦＥＴの形成手順を示す断面図で
ある。

【図８】 図７に示す形成手順の変形例の説明図であ
る。

【図９】 図１および図５とは異なるＦＥＴにおける縦
断面図である。

【図１０】 図９に示すＦＥＴにおける接合の位置と空
乏層領域とを示す図である。

【図１１】 図９に示すＦＥＴの形成手順を示す断面図
である。

【図１２】 図１１に続く形成手順を示す断面図であ
る。

【図１３】 図１,図５及び図９とは異なるＦＥＴにお
ける平面図である。

【図１４】 図１３におけるＢ‐Ｂ'矢視断面図であ
る。

【図１５】 従来のライズド型拡散層を有する半導体装
置の断面図である。

【符号の説明】

１１,３１,５１…Ｐ型シリコン基板、 １２,３２,５２,８０…ゲート絶縁膜、 １３,３３,５３,７６…ゲート電極、 １４,３４,５４,８１…サイドウォールスペーサ、 １５,３５,５５,８３…単結晶シリコン膜、 １６,３６,５６,７９…シリサイド膜、 １７,３７,５７…素子分離領域、 ２１,４１,６１…接合、 ２２,４２,６２…空乏層領域、 ２５,４５,６５…ゲート電極上絶縁膜、 ２６,３８,４６,５８,６６,８４…ポリシリコン膜、 ２７,４７,６８…不純物イオン、 ２８,４８…第２のポリシリコン膜、 ６７…フォトレジスト、 ７１…シリコン基板、 ７２…深いウェル領域、 ７３…浅いウェル領域、 ７４…深い素子分離領域、 ７５…浅い素子分離領域、 ７７…ゲート‐ウェル接続領域、 ７８…不純物濃度の濃い領域。

フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB40 CC01 CC05 DD02 DD04 DD34 DD43 DD55 DD75 DD78 DD84 EE09 EE12 EE14 EE17 FF14 GG09 GG10 GG14 HH14 HH16 HH18 5F140 AA12 AA13 AA21 AB03 AC10 BA01 BD01 BD05 BD07 BD11 BD12 BE07 BE09 BE10 BF04 BF05 BF11 BF18 BG08 BG12 BG14 BG20 BG27 BG28 BG30 BG32 BG37 BG43 BG44 BG51 BG53 BG56 BH06 BH13 BH49 BH50 BJ01 BJ08 BJ25 BK13 BK16 BK18 BK21 BK22 CB01 CB04 CE06 CE07 CF03 CF04 CF07

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介して形
   成されたゲート電極と上記ゲート電極の側壁に形成され
   た側壁絶縁膜を有すると共に、上記半導体基板は、上記
   側壁絶縁膜の両側において上記ゲート絶縁膜の面よりも
   上側に存在している領域を有するライズド構造の半導体
   装置において、 上記半導体基板における上面の高さは、上記側壁絶縁膜
   近傍において、上記側壁絶縁膜に向かって低くなってお
   り、 上記半導体基板における上記ゲート絶縁膜の面よりも上
   側に存在している領域における少なくとも一部は、ソー
   ス領域あるいはドレイン領域を構成しており、 上記半導体基板における不純物濃度は、上記ゲート絶縁
   膜の面よりも上側に存在している領域中における最も不
   純物濃度が薄い個所の方が、上記ゲート絶縁膜近傍より
   も薄くなっていることを特徴とする半導体装置。
2. 【請求項２】 半導体基板表面に形成された第１導電型
   のウェル領域と、上記ウェル領域上にゲート絶縁膜を介
   して形成されたゲート電極と、上記ゲート電極の側壁に
   形成された側壁絶縁膜を有すると共に、上記半導体基板
   は、上記側壁絶縁膜の両側において上記ゲート絶縁膜の
   面よりも上側に存在している領域を有するライズド構造
   の半導体装置において、 上記半導体基板における上面の高さは、上記側壁絶縁膜
   近傍において、上記側壁絶縁膜に向かって低くなってお
   り、 上記半導体基板における上記ゲート絶縁膜の面よりも上
   側に存在している領域における少なくとも上層部には、
   ソース領域あるいはドレイン領域を構成する第２導電型
   の領域が存在しており、 上記ソース領域およびドレイン領域の上記ゲート絶縁膜
   の面に対する深さは、上記半導体基板における上記ゲー
   ト絶縁膜の面よりも上側に存在している領域の中央付近
   の方が、上記側壁絶縁膜近傍よりも浅くなっていること
   を特徴とする半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、 上記半導体基板における上記ゲート絶縁膜の面よりも上
   側に存在している領域における上記第２導電型の領域の
   下部は、第１導電型を有していることを特徴とする半導
   体装置。
4. 【請求項４】 請求項１に記載の半導体装置において、 上記側壁絶縁膜と上記半導体基板における上記ゲート絶
   縁膜の面よりも上側に存在している領域との隙間には、
   多結晶半導体が埋め込まれていることを特徴とする半導
   体装置。
5. 【請求項５】 請求項２に記載の半導体装置において、 上記側壁絶縁膜と上記半導体基板における上記ゲート絶
   縁膜の面よりも上側に存在している領域との隙間には、
   多結晶半導体が埋め込まれていることを特徴とする半導
   体装置。
6. 【請求項６】 請求項５に記載の半導体装置において、 上記半導体基板における上記ゲート絶縁膜の面よりも上
   側に存在している領域における上記第２導電型の領域の
   下部は、第１導電型を有していることを特徴とする半導
   体装置。
7. 【請求項７】 請求項１乃至請求項６の何れか一つに記
   載の半導体装置において、 上記ソース領域およびドレイン領域の表面がシリサイド
   化されていることを特徴とする半導体装置。
8. 【請求項８】 請求項１乃至請求項７の何れか一つに記
   載の半導体装置において、 上記ゲート電極と上記半導体基板あるいはウェル領域と
   が、電気的に短絡されていることを特徴とする半導体装
   置。
9. 【請求項９】 請求項１乃至請求項３の何れか１つに記
   載の半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介して上面が第１絶縁膜
   で覆われたゲート電極を形成する工程と、 上記ゲート電極の側壁に第２絶縁膜から成る側壁絶縁膜
   を形成する工程と、 上記半導体基板が露出した領域においては選択的に単結
   晶半導体膜がエピタキシャル成長する一方、その他の領
   域においては第１多結晶半導体膜が成長する条件下で、
   上記単結晶半導体膜および第１多結晶半導体膜で成る半
   導体膜を全面に堆積する工程と、 上記半導体膜の上部に不純物をイオン注入する工程と、 上記不純物を活性化するためのアニール工程と、 上記第１多結晶半導体膜を、上記単結晶半導体膜に対し
   て選択的にエッチングして除去する工程を含むことを特
   徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項１乃至請求項３の何れか１つに
    記載の半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介して上面が第１絶縁膜
    で覆われたゲート電極を形成する工程と、 上記ゲート電極の側壁に第２絶縁膜から成る側壁絶縁膜
    を形成する工程と、 上記半導体基板が露出した領域においては選択的に単結
    晶半導体膜がエピタキシャル成長する一方、その他の領
    域においては第１多結晶半導体膜が成長する条件下で、
    上記単結晶半導体膜および第１多結晶半導体膜で成る半
    導体膜を全面に堆積する工程と、 第２多結晶半導体膜を全面に堆積する工程と、 上記第２多結晶半導体膜に不純物をイオン注入する工程
    と、 上記不純物を活性化するためのアニール工程と、 上記第１多結晶半導体膜および第２多結晶半導体膜を、
    上記単結晶半導体膜に対して選択的にエッチングして除
    去する工程を含むことを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 請求項４乃至請求項６の何れか１つに
    記載の半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介して上面が第１絶縁膜
    で覆われたゲート電極を形成する工程と、 上記ゲート電極の側壁に第２絶縁膜から成る側壁絶縁膜
    を形成する工程と、 上記半導体基板が露出した領域においては選択的に単結
    晶半導体膜がエピタキシャル成長する一方、その他の領
    域においては第１多結晶半導体膜が成長する条件下で、
    上記単結晶半導体膜および第１多結晶半導体膜で成る半
    導体膜を全面に堆積する工程と、 化学的機械的研磨法によって、上記半導体膜を上記第１
    絶縁膜が露出するまで研磨する工程と、 上記半導体膜の上部に不純物をイオン注入する工程と、 上記不純物を活性化するためのアニール工程を含むこと
    を特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項４乃至請求項６の何れか１つに
    記載の半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介して上面が第１絶縁膜
    で覆われたゲート電極を形成する工程と、 上記ゲート電極の側壁に第２絶縁膜から成る側壁絶縁膜
    を形成する工程と、 上記半導体基板が露出した領域においては選択的に単結
    晶半導体膜がエピタキシャル成長する一方、その他の領
    域においては第１多結晶半導体膜が成長する条件下で、
    上記単結晶半導体膜および第１多結晶半導体膜で成る半
    導体膜を全面に堆積する工程と、 第２多結晶半導体膜を全面に堆積する工程と、 化学的機械的研磨法によって、上記第２多結晶半導体膜
    を含む半導体膜を上記第１絶縁膜が露出するまで研磨す
    る工程と、 上記第１多結晶半導体膜および第２多結晶半導体膜に不
    純物をイオン注入する工程と、 上記不純物を活性化するためのアニール工程を含むこと
    を特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項４乃至請求項６の何れか１つに
    記載の半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介して上面が第１絶縁膜
    で覆われたゲート電極を形成する工程と、 上記ゲート電極の側壁に第２絶縁膜から成る側壁絶縁膜
    を形成する工程と、 上記半導体基板が露出した領域においては選択的に単結
    晶半導体膜がエピタキシャル成長する一方、その他の領
    域においては第１多結晶半導体膜が成長する条件下で、
    上記単結晶半導体膜および第１多結晶半導体膜で成る半
    導体膜を全面に堆積する工程と、 フォトレジストをマスクとして、上記第１多結晶半導体
    膜の一部を上記第１絶縁膜が露出するまで選択的にエッ
    チングする工程と、 上記半導体膜の上部に不純物をイオン注入する工程と、 上記不純物を活性化するためのアニール工程を含むこと
    を特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項４乃至請求項６の何れか１つに
    記載の半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を介して上面が第１絶縁膜
    で覆われたゲート電極を形成する工程と、 上記ゲート電極の側壁に第２絶縁膜から成る側壁絶縁膜
    を形成する工程と、 上記半導体基板が露出した領域においては選択的に単結
    晶半導体膜がエピタキシャル成長する一方、その他の領
    域においては第１多結晶半導体膜が成長する条件下で、
    上記単結晶半導体膜および第１多結晶半導体膜で成る半
    導体膜を全面に堆積する工程と、 第２多結晶半導体膜を全面に堆積する工程と、 フォトレジストをマスクとして、上記第１多結晶半導体
    膜および第２多結晶半導体膜の一部を上記第１絶縁膜が
    露出するまで選択的にエッチングする工程と、 上記第１多結晶半導体膜および第２多結晶半導体膜に不
    純物をイオン注入する工程と、 上記不純物を活性化するためのアニール工程を含むこと
    を特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項９乃至請求項１４の何れか１つ
    に記載の半導体装置の製造方法において、 上記単結晶半導体膜および第１多結晶半導体膜で成る半
    導体膜を全面に堆積する工程における上記半導体膜の堆
    積は減圧化学的気相成長法により行ない、その際に導電
    型を与える不純物ガスは導入しないことを特徴とする半
    導体装置の形成方法。
16. 【請求項１６】 請求項９乃至請求項１４の何れか１つ
    に記載の半導体装置の製造方法において、 上記半導体基板はシリコン基板であり、 上記第１絶縁膜はシリコン酸化膜であり、 上記第２絶縁膜はシリコン窒化膜であり、 上記単結晶半導体膜は単結晶シリコン膜であり、 上記第１多結晶半導体膜および第２多結晶半導体膜はポ
    リシリコン膜であることを特徴とする半導体装置の製造
    方法。