JPH11251529A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11251529A JPH11251529A JP5077098A JP5077098A JPH11251529A JP H11251529 A JPH11251529 A JP H11251529A JP 5077098 A JP5077098 A JP 5077098A JP 5077098 A JP5077098 A JP 5077098A JP H11251529 A JPH11251529 A JP H11251529A
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- semiconductor integrated
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Abstract
(57)【要約】
【課題】 受注から納品までの保証可能なターンアラウ
ンドタイムをより短くできる半導体集積回路装置を提供
すること。 【解決手段】 半導体集積回路チップ１内に、バイパス
コンデンサおよび集積回路を構成するトランジスタとし
て利用可能な予備のＭＯＳＦＥＴを集積したトランジス
タアレー８を設ける。
ンドタイムをより短くできる半導体集積回路装置を提供
すること。 【解決手段】 半導体集積回路チップ１内に、バイパス
コンデンサおよび集積回路を構成するトランジスタとし
て利用可能な予備のＭＯＳＦＥＴを集積したトランジス
タアレー８を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路チ
ップ内に予備のトランジスタを有した半導体集積回路装
置に係わり、特に予備のトランジスタの利用方法に関す
る。
ップ内に予備のトランジスタを有した半導体集積回路装
置に係わり、特に予備のトランジスタの利用方法に関す
る。
【０００２】
【従来の技術】図６（Ａ）は従来の半導体集積回路装置
の概略的な構成を示す構成図、図６（Ｂ）は製品の受注
から納品までの流れを示す流れ図である。なお、図６
（Ａ）にはこの発明を説明するための集積回路装置の一
例として通信用ＩＣを示す。
の概略的な構成を示す構成図、図６（Ｂ）は製品の受注
から納品までの流れを示す流れ図である。なお、図６
（Ａ）にはこの発明を説明するための集積回路装置の一
例として通信用ＩＣを示す。
【０００３】図６（Ａ）に示すように、通信用ＩＣはチ
ップ１０１の外部からアナログ入力信号ＤＡｉｎを受け
る。アナログ入力信号ＤＡｉｎはチップ１０１内に設け
られたＡ／Ｄコンバータ１０２に入力され、ここでデジ
タル入力信号ＤＤｉｎに変換される。デジタル入力信号
ＤＤｉｎはＣＰＵ１０３に入力され、所望の処理が施さ
れた後、デジタル出力信号ＤＤｏｕｔとして出力され
る。デジタル出力信号ＤＤｏｕｔはチップ１０１内に設
けられたＤ／Ａコンバータ１０４に入力され、ここでア
ナログ信号に変換される。変換されたアナログ信号はロ
ーパスフィルタ（ＬＰＦ）１０５を介して、アナログ出
力信号ＤＡｏｕｔとしてチップ１０１の外部に出力され
る。
ップ１０１の外部からアナログ入力信号ＤＡｉｎを受け
る。アナログ入力信号ＤＡｉｎはチップ１０１内に設け
られたＡ／Ｄコンバータ１０２に入力され、ここでデジ
タル入力信号ＤＤｉｎに変換される。デジタル入力信号
ＤＤｉｎはＣＰＵ１０３に入力され、所望の処理が施さ
れた後、デジタル出力信号ＤＤｏｕｔとして出力され
る。デジタル出力信号ＤＤｏｕｔはチップ１０１内に設
けられたＤ／Ａコンバータ１０４に入力され、ここでア
ナログ信号に変換される。変換されたアナログ信号はロ
ーパスフィルタ（ＬＰＦ）１０５を介して、アナログ出
力信号ＤＡｏｕｔとしてチップ１０１の外部に出力され
る。
【０００４】このような通信用ＩＣでは一般的に、図６
（Ｂ）に示すように、ユーザからの製品発注を受けてか
ら、ユーザの仕様等に関する要求に応じた製品の開発・
設計がスタートされる。
（Ｂ）に示すように、ユーザからの製品発注を受けてか
ら、ユーザの仕様等に関する要求に応じた製品の開発・
設計がスタートされる。
【０００５】図６（Ｂ）には、一例として、ＣＰＵ１０
３、ＲＡＭ１０６、ＲＯＭ１０７は既存のものを利用
し、Ａ／Ｄコンバータ１０２、Ｄ／Ａコンバータ１０
４、ローパスフィルタ１０５を新たに開発・設計する例
が示されている。
３、ＲＡＭ１０６、ＲＯＭ１０７は既存のものを利用
し、Ａ／Ｄコンバータ１０２、Ｄ／Ａコンバータ１０
４、ローパスフィルタ１０５を新たに開発・設計する例
が示されている。
【０００６】ユーザの要求に応じたＡ／Ｄコンバータ１
０２、Ｄ／Ａコンバータ１０４、ローパスフィルタ１０
５の設計が完了した後、ＣＰＵ１０３、ＲＡＭ１０６、
ＲＯＭ１０７、Ａ／Ｄコンバータ１０２、Ｄ／Ａコンバ
ータ１０４、ローパスフィルタ１０５をチップ１０１上
にレイアウトする（レイアウト設計）。チップ１０１上
へのレイアウトが完了した後、製品の開発・設計から製
品の評価へと移行する。製品の評価では動作の確認が行
われ、ユーザの要求を満足する動作が確認されれば（Ｙ
ＥＳ）、製品の製造へと移行し、量産を開始し、ユーザ
に納品する。
０２、Ｄ／Ａコンバータ１０４、ローパスフィルタ１０
５の設計が完了した後、ＣＰＵ１０３、ＲＡＭ１０６、
ＲＯＭ１０７、Ａ／Ｄコンバータ１０２、Ｄ／Ａコンバ
ータ１０４、ローパスフィルタ１０５をチップ１０１上
にレイアウトする（レイアウト設計）。チップ１０１上
へのレイアウトが完了した後、製品の開発・設計から製
品の評価へと移行する。製品の評価では動作の確認が行
われ、ユーザの要求を満足する動作が確認されれば（Ｙ
ＥＳ）、製品の製造へと移行し、量産を開始し、ユーザ
に納品する。
【０００７】製品の評価において、ユーザの要求を満足
する動作が確認できなかった場合（ＮＯ）、回路設計に
フィードバックされる。このように従来では製品の評価
において、ユーザの要求を満足する動作が確認できなか
った場合には、回路設計をやり直し、レイアウト設計を
やり直してから、再び製品の評価に移行されるようにな
っている。
する動作が確認できなかった場合（ＮＯ）、回路設計に
フィードバックされる。このように従来では製品の評価
において、ユーザの要求を満足する動作が確認できなか
った場合には、回路設計をやり直し、レイアウト設計を
やり直してから、再び製品の評価に移行されるようにな
っている。
【０００８】
【発明が解決しようとする課題】上記のように従来の製
品の受注から納品の流れにおいては、ユーザの要求を満
足する動作が確認できなかった場合、回路設計までフィ
ードバックされるのが通常である。このため、受注から
納品までの保証可能なターンアラウンドタイムには、ユ
ーザの要求を満足する動作が確認できなかった場合の設
計のやり直しの時間分を見込まなければならない、とい
う事情がある。
品の受注から納品の流れにおいては、ユーザの要求を満
足する動作が確認できなかった場合、回路設計までフィ
ードバックされるのが通常である。このため、受注から
納品までの保証可能なターンアラウンドタイムには、ユ
ーザの要求を満足する動作が確認できなかった場合の設
計のやり直しの時間分を見込まなければならない、とい
う事情がある。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、受注から納品ま
での保証可能なターンアラウンドタイムをより短くでき
る半導体集積回路装置を提供することにある。
れたもので、その目的とするところは、受注から納品ま
での保証可能なターンアラウンドタイムをより短くでき
る半導体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る半導体集積回路装置では、半導体集積
回路チップ内に、バイパスコンデンサおよび集積回路を
構成するトランジスタとして利用可能な予備の半導体素
子を集積した回路ブロックを具備することを特徴として
いる。
にこの発明に係る半導体集積回路装置では、半導体集積
回路チップ内に、バイパスコンデンサおよび集積回路を
構成するトランジスタとして利用可能な予備の半導体素
子を集積した回路ブロックを具備することを特徴として
いる。
【００１１】上記半導体集積回路装置によれば、ユーザ
の要求を満足する動作が確認できなかった場合、回路設
計までフィードバックしなくても、バイパスコンデンサ
および集積回路を構成するトランジスタとして利用可能
な予備の半導体素子を使用して、回路を修正することが
できる。このため、回路設計までフィードバックせず
に、予備の半導体素子を使用しての回路の修正を施すだ
けで、再び製品の評価に移行することができる。即ち回
路設計までフィードバックさせずに済むために、受注か
ら納品までの保証可能なターンアラウンドタイムをより
短くすることができる。
の要求を満足する動作が確認できなかった場合、回路設
計までフィードバックしなくても、バイパスコンデンサ
および集積回路を構成するトランジスタとして利用可能
な予備の半導体素子を使用して、回路を修正することが
できる。このため、回路設計までフィードバックせず
に、予備の半導体素子を使用しての回路の修正を施すだ
けで、再び製品の評価に移行することができる。即ち回
路設計までフィードバックさせずに済むために、受注か
ら納品までの保証可能なターンアラウンドタイムをより
短くすることができる。
【００１２】また、以前に納品した製品に対して若干の
回路修正を加える程度で済む製品発注であれば、バイパ
スコンデンサおよび集積回路を構成するトランジスタと
して利用可能な予備の半導体素子を使用して回路修正を
加えることで、製品開発・設計を省略して受注から納品
に移行することも可能である。このようなケースにおい
ては、受注から納品までの保証可能なターンアラウンド
タイムは、さらに短縮できる。
回路修正を加える程度で済む製品発注であれば、バイパ
スコンデンサおよび集積回路を構成するトランジスタと
して利用可能な予備の半導体素子を使用して回路修正を
加えることで、製品開発・設計を省略して受注から納品
に移行することも可能である。このようなケースにおい
ては、受注から納品までの保証可能なターンアラウンド
タイムは、さらに短縮できる。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施形態］図１（Ａ）はこの発明の第１の実施
形態に係る半導体集積回路装置の概略的な構成を示す構
成図、図１（Ｂ）はこの発明の第１の実施形態に係る製
品の受注から納品までの流れを示す流れ図である。な
お、図１（Ａ）にはこの発明を説明するための集積回路
装置の一例として通信用ＩＣを示す。
いて図面を参照して説明する。 ［第１の実施形態］図１（Ａ）はこの発明の第１の実施
形態に係る半導体集積回路装置の概略的な構成を示す構
成図、図１（Ｂ）はこの発明の第１の実施形態に係る製
品の受注から納品までの流れを示す流れ図である。な
お、図１（Ａ）にはこの発明を説明するための集積回路
装置の一例として通信用ＩＣを示す。
【００１４】図１（Ａ）に示すように、通信用ＩＣはチ
ップ１の外部からアナログ入力信号ＤＡｉｎを受ける。
アナログ入力信号ＤＡｉｎはチップ１内に設けられたＡ
／Ｄコンバータ２に入力され、ここでデジタル入力信号
ＤＤｉｎに変換される。デジタル入力信号ＤＤｉｎはＣ
ＰＵ３に入力され、所望の処理が施された後、デジタル
出力信号ＤＤｏｕｔとして出力される。デジタル出力信
号ＤＤｏｕｔはチップ１内に設けられたＤ／Ａコンバー
タ４に入力され、ここでアナログ信号に変換される。変
換されたアナログ信号はローパスフィルタ（ＬＰＦ）５
を介して、アナログ出力信号ＤＡｏｕｔとしてチップ１
の外部に出力される。
ップ１の外部からアナログ入力信号ＤＡｉｎを受ける。
アナログ入力信号ＤＡｉｎはチップ１内に設けられたＡ
／Ｄコンバータ２に入力され、ここでデジタル入力信号
ＤＤｉｎに変換される。デジタル入力信号ＤＤｉｎはＣ
ＰＵ３に入力され、所望の処理が施された後、デジタル
出力信号ＤＤｏｕｔとして出力される。デジタル出力信
号ＤＤｏｕｔはチップ１内に設けられたＤ／Ａコンバー
タ４に入力され、ここでアナログ信号に変換される。変
換されたアナログ信号はローパスフィルタ（ＬＰＦ）５
を介して、アナログ出力信号ＤＡｏｕｔとしてチップ１
の外部に出力される。
【００１５】さらに第１の実施形態に係る半導体集積回
路装置では、上記マクロな回路ブロックに加えて、バイ
パスコンデンサおよび集積回路を構成するトランジスタ
として利用可能な予備のＭＯＳＦＥＴが集積されている
トランジスタアレー８を有している。
路装置では、上記マクロな回路ブロックに加えて、バイ
パスコンデンサおよび集積回路を構成するトランジスタ
として利用可能な予備のＭＯＳＦＥＴが集積されている
トランジスタアレー８を有している。
【００１６】次に、第１の実施形態に係る半導体集積回
路装置を利用した製品の受注から納品までの流れの一例
を説明する。まず、図１（Ｂ）に示すように、ユーザか
らの製品発注を受け、ユーザの仕様等に関する要求に応
じた製品の開発・設計がスタートされる。
路装置を利用した製品の受注から納品までの流れの一例
を説明する。まず、図１（Ｂ）に示すように、ユーザか
らの製品発注を受け、ユーザの仕様等に関する要求に応
じた製品の開発・設計がスタートされる。
【００１７】この一例では、図１（Ｂ）に示すように、
ＣＰＵ３、ＲＡＭ６、ＲＯＭ７には既存のものが利用さ
れ、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ローパ
スフィルタ５を新たに開発・設計する。ユーザの要求に
応じたＡ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ロー
パスフィルタ５の設計が完了した後、ＣＰＵ３、ＲＡＭ
６、ＲＯＭ７、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ
４、ローパスフィルタ５をチップ１上にレイアウトする
（レイアウト設計）。チップ１上へのレイアウトが完了
した後、製品の開発・設計から製品の評価へと移行す
る。製品の評価では動作の確認が行われ、ユーザの要求
を満足する動作が確認されれば（ＹＥＳ）、製品の製造
へと移行し、量産を開始し、ユーザに納品する。
ＣＰＵ３、ＲＡＭ６、ＲＯＭ７には既存のものが利用さ
れ、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ローパ
スフィルタ５を新たに開発・設計する。ユーザの要求に
応じたＡ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ロー
パスフィルタ５の設計が完了した後、ＣＰＵ３、ＲＡＭ
６、ＲＯＭ７、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ
４、ローパスフィルタ５をチップ１上にレイアウトする
（レイアウト設計）。チップ１上へのレイアウトが完了
した後、製品の開発・設計から製品の評価へと移行す
る。製品の評価では動作の確認が行われ、ユーザの要求
を満足する動作が確認されれば（ＹＥＳ）、製品の製造
へと移行し、量産を開始し、ユーザに納品する。
【００１８】もし、ユーザの要求を満足する動作が確認
されなければ（ＮＯ）、トランジスタアレー８に集積さ
れた予備のＭＯＳＦＦＥＴを使用して、ユーザの要求を
満足する動作が可能なように、回路やその特性を修正／
調節する。
されなければ（ＮＯ）、トランジスタアレー８に集積さ
れた予備のＭＯＳＦＦＥＴを使用して、ユーザの要求を
満足する動作が可能なように、回路やその特性を修正／
調節する。
【００１９】この予備のＭＯＳＦＦＥＴを使用した修正
／調節は、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、
ローパスフィルタ５の回路設計までフィードバックさせ
なくて良い。即ちＡ／Ｄコンバータ２、Ｄ／Ａコンバー
タ４、ローパスフィルタ５回路を修正せずに、予備のＭ
ＯＳＦＦＥＴを使用して、ユーザの要求を満足する動作
を可能なように回路、またはその特性を修正／調節する
ためである。
／調節は、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、
ローパスフィルタ５の回路設計までフィードバックさせ
なくて良い。即ちＡ／Ｄコンバータ２、Ｄ／Ａコンバー
タ４、ローパスフィルタ５回路を修正せずに、予備のＭ
ＯＳＦＦＥＴを使用して、ユーザの要求を満足する動作
を可能なように回路、またはその特性を修正／調節する
ためである。
【００２０】予備のＭＯＳＦＦＥＴを使用した修正／調
節が完了した後、再度動作の確認を行い、ユーザの要求
を満足する動作が確認されれば（ＹＥＳ）、製品の製造
へと移行し、量産を開始し、ユーザに納品する。
節が完了した後、再度動作の確認を行い、ユーザの要求
を満足する動作が確認されれば（ＹＥＳ）、製品の製造
へと移行し、量産を開始し、ユーザに納品する。
【００２１】なお、予備のＭＯＳＦＦＥＴは、回路やそ
の特性を修正／調節するために使用されるために、トラ
ンジスタばかりでなく、バイパスコンデンサとしても利
用される。このためにトランジスタアレー８にはバイパ
スコンデンサ等のコンデンサとしても使用できるＭＯＳ
ＦＦＥＴが集積される。さらにロジック回路を構成する
ために、Ｐチャネル型、Ｎチャネル型の双方が集積され
る。
の特性を修正／調節するために使用されるために、トラ
ンジスタばかりでなく、バイパスコンデンサとしても利
用される。このためにトランジスタアレー８にはバイパ
スコンデンサ等のコンデンサとしても使用できるＭＯＳ
ＦＦＥＴが集積される。さらにロジック回路を構成する
ために、Ｐチャネル型、Ｎチャネル型の双方が集積され
る。
【００２２】以下、予備のＭＯＳＦＦＥＴを利用したバ
イパスコンデンサ、ロジック回路の例を説明する。図２
（Ａ）はバイパスコンデンサの一回路例を示す回路図で
ある。
イパスコンデンサ、ロジック回路の例を説明する。図２
（Ａ）はバイパスコンデンサの一回路例を示す回路図で
ある。
【００２３】図２（Ａ）に示すＭＯＳＦＦＥＴ ＳＱ１
はトランジスタアレー８に集積された予備のＰチャネル
型ＭＯＳＦＥＴ（以下予備のＰＭＯＳという）、同様に
ＭＯＳＦＦＥＴ ＳＱ２はトランジスタアレー８に集積
された予備のＮチャネル型ＭＯＳＦＥＴ（以下予備のＮ
ＭＯＳという）である。
はトランジスタアレー８に集積された予備のＰチャネル
型ＭＯＳＦＥＴ（以下予備のＰＭＯＳという）、同様に
ＭＯＳＦＦＥＴ ＳＱ２はトランジスタアレー８に集積
された予備のＮチャネル型ＭＯＳＦＥＴ（以下予備のＮ
ＭＯＳという）である。
【００２４】予備のＰＭＯＳ ＳＱ１のソースおよびゲ
ートはそれぞれ高電位電源ＶＤＤに接続され、そのドレ
インは回路内接地電位ＶＳＳに接続されている。また、
予備のＮＭＯＳ ＳＱ２のソースおよびゲートはそれぞ
れ回路内接地電位ＶＳＳに接続され、そのドレインは高
電位電源ＶＤＤに接続されている。
ートはそれぞれ高電位電源ＶＤＤに接続され、そのドレ
インは回路内接地電位ＶＳＳに接続されている。また、
予備のＮＭＯＳ ＳＱ２のソースおよびゲートはそれぞ
れ回路内接地電位ＶＳＳに接続され、そのドレインは高
電位電源ＶＤＤに接続されている。
【００２５】これにより予備のＰＭＯＳ ＳＱ１、予備
のＮＭＯＳ ＳＱ２はそれぞれ高電位電源ＶＤＤと回路
内接地電位ＶＳＳとの間に接続されたバイパスコンデン
サとして機能させることができる。
のＮＭＯＳ ＳＱ２はそれぞれ高電位電源ＶＤＤと回路
内接地電位ＶＳＳとの間に接続されたバイパスコンデン
サとして機能させることができる。
【００２６】図２（Ｂ）はバイパスコンデンサの他の回
路例を示す回路図である。図２（Ｂ）に示すように、予
備のＰＭＯＳ ＳＱ１のソースおよびゲートはそれぞれ
基準電圧ＶＲＥＦに接続され、そのドレインは回路内接
地電位ＶＳＳに接続されている。
路例を示す回路図である。図２（Ｂ）に示すように、予
備のＰＭＯＳ ＳＱ１のソースおよびゲートはそれぞれ
基準電圧ＶＲＥＦに接続され、そのドレインは回路内接
地電位ＶＳＳに接続されている。
【００２７】また、予備のＮＭＯＳ ＳＱ２のソースお
よびゲートはそれぞれ回路内接地電位ＶＳＳに接続さ
れ、そのドレインは基準電圧ＶＲＥＦに接続されてい
る。これにより予備のＰＭＯＳ ＳＱ１、予備のＮＭＯ
Ｓ ＳＱ２はそれぞれ基準電圧ＶＲＥＦと回路内接地電
位ＶＳＳとの間に接続されたバイパスコンデンサとして
機能させることができる。
よびゲートはそれぞれ回路内接地電位ＶＳＳに接続さ
れ、そのドレインは基準電圧ＶＲＥＦに接続されてい
る。これにより予備のＰＭＯＳ ＳＱ１、予備のＮＭＯ
Ｓ ＳＱ２はそれぞれ基準電圧ＶＲＥＦと回路内接地電
位ＶＳＳとの間に接続されたバイパスコンデンサとして
機能させることができる。
【００２８】なお、基準電圧ＶＲＥＦを発生させる基準
電圧発生回路１１は、図１（Ａ）に示す装置において
は、例えばＡ／Ｄコンバータ４内に設けられる。図２
（Ｃ）はインバータの一回路例を示す回路図である。
電圧発生回路１１は、図１（Ａ）に示す装置において
は、例えばＡ／Ｄコンバータ４内に設けられる。図２
（Ｃ）はインバータの一回路例を示す回路図である。
【００２９】図２（Ｃ）に示すように、予備のＰＭＯＳ
ＳＱ１のソースは高電位電源ＶＤＤに接続され、その
ドレインは予備のＮＭＯＳ ＳＱ２のドレインに接続さ
れている。予備のＮＭＯＳ ＳＱ２のソースは回路内接
地電位ＶＳＳに接続されている。
ＳＱ１のソースは高電位電源ＶＤＤに接続され、その
ドレインは予備のＮＭＯＳ ＳＱ２のドレインに接続さ
れている。予備のＮＭＯＳ ＳＱ２のソースは回路内接
地電位ＶＳＳに接続されている。
【００３０】予備のＰＭＯＳ ＳＱ１、予備のＮＭＯＳ
ＳＱ２それぞれのゲートには入力信号ＩＮが供給さ
れ、出力信号ＯＵＴは予備のＰＭＯＳ ＳＱ１のドレイ
ンと、予備のＮＭＯＳ ＳＱ２のドレインとの相互接続
ノードから出力される。
ＳＱ２それぞれのゲートには入力信号ＩＮが供給さ
れ、出力信号ＯＵＴは予備のＰＭＯＳ ＳＱ１のドレイ
ンと、予備のＮＭＯＳ ＳＱ２のドレインとの相互接続
ノードから出力される。
【００３１】これにより予備のＰＭＯＳ ＳＱ１、予備
のＮＭＯＳ ＳＱ２を利用してインバータを構成するこ
とができる。図２（Ｄ）はＮＡＮＤゲートの一回路例を
示す回路図である。
のＮＭＯＳ ＳＱ２を利用してインバータを構成するこ
とができる。図２（Ｄ）はＮＡＮＤゲートの一回路例を
示す回路図である。
【００３２】図２（Ｄ）に示すように、予備のＰＭＯＳ
ＳＱ１のソースは高電位電源ＶＤＤに接続され、その
ドレインは予備のＮＭＯＳ ＳＱ２のドレインに接続さ
れている。予備のＰＭＯＳ ＳＱ３のソースは高電位電
源ＶＤＤに接続され、そのドレインは予備のＮＭＯＳ
ＳＱ２のドレインに接続されている。予備のＮＭＯＳＳ
Ｑ２のソースは予備の予備のＮＭＯＳ ＳＱ４のドレイ
ンに接続され、そのソースは回路内接地電位ＶＳＳに接
続されている。
ＳＱ１のソースは高電位電源ＶＤＤに接続され、その
ドレインは予備のＮＭＯＳ ＳＱ２のドレインに接続さ
れている。予備のＰＭＯＳ ＳＱ３のソースは高電位電
源ＶＤＤに接続され、そのドレインは予備のＮＭＯＳ
ＳＱ２のドレインに接続されている。予備のＮＭＯＳＳ
Ｑ２のソースは予備の予備のＮＭＯＳ ＳＱ４のドレイ
ンに接続され、そのソースは回路内接地電位ＶＳＳに接
続されている。
【００３３】予備のＰＭＯＳ ＳＱ１、予備のＮＭＯＳ
ＳＱ２それぞれのゲートには第１の入力信号ＩＮＡが
供給され、予備のＰＭＯＳ ＳＱ３、予備のＮＭＯＳ
ＳＱ４それぞれのゲートには第２の入力信号ＩＮＢが供
給される。出力信号ＯＵＴは予備のＰＭＯＳ ＳＱ１、
ＳＱ３それぞれのドレインと、予備のＮＭＯＳ ＳＱ２
のドレインとの相互接続ノードから出力される。
ＳＱ２それぞれのゲートには第１の入力信号ＩＮＡが
供給され、予備のＰＭＯＳ ＳＱ３、予備のＮＭＯＳ
ＳＱ４それぞれのゲートには第２の入力信号ＩＮＢが供
給される。出力信号ＯＵＴは予備のＰＭＯＳ ＳＱ１、
ＳＱ３それぞれのドレインと、予備のＮＭＯＳ ＳＱ２
のドレインとの相互接続ノードから出力される。
【００３４】これにより予備のＰＭＯＳ ＳＱ１、ＳＱ
３、予備のＮＭＯＳ ＳＱ２、ＳＱ４を利用してＮＡＮ
Ｄゲートを構成することができる。このように第１の実
施形態に係る半導体集積回路装置によれば、製品の評価
において、ユーザの要求を満足する動作が確認できなか
った場合（ＮＯ）に、回路設計にフィードバックせず
に、トランジスタアレー８に集積された予備のＭＯＳＦ
ＥＴを使用して、回路やその特性を、ユーザの要求を満
足するように修正／調節することができる。このように
回路設計までフィードバックさせずに済むために、受注
から納品までの保証可能なターンアラウンドタイムをよ
り短くすることができる。
３、予備のＮＭＯＳ ＳＱ２、ＳＱ４を利用してＮＡＮ
Ｄゲートを構成することができる。このように第１の実
施形態に係る半導体集積回路装置によれば、製品の評価
において、ユーザの要求を満足する動作が確認できなか
った場合（ＮＯ）に、回路設計にフィードバックせず
に、トランジスタアレー８に集積された予備のＭＯＳＦ
ＥＴを使用して、回路やその特性を、ユーザの要求を満
足するように修正／調節することができる。このように
回路設計までフィードバックさせずに済むために、受注
から納品までの保証可能なターンアラウンドタイムをよ
り短くすることができる。
【００３５】また、以前に納品した製品に対して若干の
回路修正を加える程度で済む製品発注であれば、トラン
ジスタアレー８に集積された予備のＭＯＳＦＥＴを使用
して回路修正を加えれば、製品開発・設計を省略して受
注から納品に移行することもできる。このようなケース
においては、受注から納品までの保証可能なターンアラ
ウンドタイムは、さらに短縮できる。
回路修正を加える程度で済む製品発注であれば、トラン
ジスタアレー８に集積された予備のＭＯＳＦＥＴを使用
して回路修正を加えれば、製品開発・設計を省略して受
注から納品に移行することもできる。このようなケース
においては、受注から納品までの保証可能なターンアラ
ウンドタイムは、さらに短縮できる。
【００３６】［第２の実施形態］次に、トランジスタア
レー８の配置に関する一例を、第２の実施形態として説
明する。
レー８の配置に関する一例を、第２の実施形態として説
明する。
【００３７】図３（Ａ）はマクロセルを配置したマザー
となる半導体集積回路装置の平面図、図３（Ｂ）は図３
（Ａ）に示すマザーとなる半導体集積回路装置にトラン
ジスタアレー８を配置した第２の実施形態に係る半導体
集積回路装置の平面図である。
となる半導体集積回路装置の平面図、図３（Ｂ）は図３
（Ａ）に示すマザーとなる半導体集積回路装置にトラン
ジスタアレー８を配置した第２の実施形態に係る半導体
集積回路装置の平面図である。
【００３８】図３（Ａ）に示すように、ＣＰＵ３、ＲＡ
Ｍ６、ＲＯＭ７、Ａ／Ｄコンバータ２、Ｄ／Ａコンバー
タ４、ローパスフィルタ５等のマクロセルを、チップ１
にレイアウトする。これらマクロセルはその形、その大
きさがまちまちである。このため、チップ１上にマクロ
セルをレイアウトした時には集積回路が形成されない領
域（デッドスペース）２１が生ずるのが通常である。こ
のようにトランジスタアレー８を考慮せず、製品の機能
のみを考慮してマクロセルを配置し、マザーとなる半導
体集積回路装置２２のレイアウトを完成させる。この
後、マザーとなる半導体集積回路装置２２に生じたデッ
ドスペース２１に、トランジスタアレー８を配置し、製
品としての半導体集積回路装置２３のレイアウトを完成
させる。
Ｍ６、ＲＯＭ７、Ａ／Ｄコンバータ２、Ｄ／Ａコンバー
タ４、ローパスフィルタ５等のマクロセルを、チップ１
にレイアウトする。これらマクロセルはその形、その大
きさがまちまちである。このため、チップ１上にマクロ
セルをレイアウトした時には集積回路が形成されない領
域（デッドスペース）２１が生ずるのが通常である。こ
のようにトランジスタアレー８を考慮せず、製品の機能
のみを考慮してマクロセルを配置し、マザーとなる半導
体集積回路装置２２のレイアウトを完成させる。この
後、マザーとなる半導体集積回路装置２２に生じたデッ
ドスペース２１に、トランジスタアレー８を配置し、製
品としての半導体集積回路装置２３のレイアウトを完成
させる。
【００３９】このようにマザーとなる半導体集積回路装
置２２のレイアウトを完成させた後、これに生じたデッ
ドスペース２１に対してトランジスタアレー８を配置す
る。これにより、トランジスタアレー８を含む最終製品
２３としてのチップ１は、マザーとなる半導体集積回路
装置２２のチップ１と同じサイズにすることができる。
よって、この発明に係る半導体集積回路装置を、チップ
サイズの増加を伴うことなく、得ることができる。
置２２のレイアウトを完成させた後、これに生じたデッ
ドスペース２１に対してトランジスタアレー８を配置す
る。これにより、トランジスタアレー８を含む最終製品
２３としてのチップ１は、マザーとなる半導体集積回路
装置２２のチップ１と同じサイズにすることができる。
よって、この発明に係る半導体集積回路装置を、チップ
サイズの増加を伴うことなく、得ることができる。
【００４０】また、この第２の実施形態では、マクロセ
ル間に生じたデッドスペース２１にトランジスタアレー
８を配置する例を説明したが、マクロセル内において、
トランジスタ等の回路素子の配置した時にデッドスペー
スが生じた場合には、ここにトランジスタアレー８を配
置するようにしても良い。また、その両者それぞれ、も
しくは両者に跨ってトランジスタアレー８を配置するよ
うにしても良い。
ル間に生じたデッドスペース２１にトランジスタアレー
８を配置する例を説明したが、マクロセル内において、
トランジスタ等の回路素子の配置した時にデッドスペー
スが生じた場合には、ここにトランジスタアレー８を配
置するようにしても良い。また、その両者それぞれ、も
しくは両者に跨ってトランジスタアレー８を配置するよ
うにしても良い。
【００４１】［第３の実施形態］また、この発明に係る
半導体集積回路装置が具備するトランジスタアレー８
は、任意に接続可能な複数のＭＯＳＦＥＴが集積され
る。
半導体集積回路装置が具備するトランジスタアレー８
は、任意に接続可能な複数のＭＯＳＦＥＴが集積され
る。
【００４２】ところで、任意に接続可能な複数のＭＯＳ
ＦＥＴが集積されるマクロセルとして、例えばユーザロ
ジックが存在する。図４はこの発明の第３の実施形態に
係るユーザロジックを有した半導体集積回路装置の平面
図である。
ＦＥＴが集積されるマクロセルとして、例えばユーザロ
ジックが存在する。図４はこの発明の第３の実施形態に
係るユーザロジックを有した半導体集積回路装置の平面
図である。
【００４３】図４に示すように、チップ１には、ＣＰＵ
３、ＲＡＭ６、ＲＯＭ７、Ａ／Ｄコンバータ２、Ｄ／Ａ
コンバータ４、ローパスフィルタ５に加えて、ユーザロ
ジック３１がさらに配置されている。
３、ＲＡＭ６、ＲＯＭ７、Ａ／Ｄコンバータ２、Ｄ／Ａ
コンバータ４、ローパスフィルタ５に加えて、ユーザロ
ジック３１がさらに配置されている。
【００４４】ユーザロジック３１は、ユーザの要求に応
じた機能の追加等に使われるブロックであり、この発明
に係るトランジスタアレー８とはその機能、あるいは目
的が異なる。このため、トランジスタアレー８は、ユー
ザブロック３１とは別にさらに設けられる。
じた機能の追加等に使われるブロックであり、この発明
に係るトランジスタアレー８とはその機能、あるいは目
的が異なる。このため、トランジスタアレー８は、ユー
ザブロック３１とは別にさらに設けられる。
【００４５】このようにユーザロジック３１を有する半
導体集積回路装置においても、トランジスタアレー８を
さらに設けることにより、第１の実施形態と同様に、製
品の評価において、ユーザの要求を満足する動作が確認
できなかった場合に、回路設計にフィードバックせず
に、トランジスタアレー８に集積された予備のＭＯＳＦ
ＥＴを使用して、回路やその特性を、ユーザの要求を満
足するように修正／調節できる。よって、ユーザロジッ
ク３１を有する半導体集積回路装置においても、回路設
計までフィードバックさせずに済むために、受注から納
品までの保証可能なターンアラウンドタイムをより短く
することができる等、第１の実施形態により説明した効
果を得ることができる。
導体集積回路装置においても、トランジスタアレー８を
さらに設けることにより、第１の実施形態と同様に、製
品の評価において、ユーザの要求を満足する動作が確認
できなかった場合に、回路設計にフィードバックせず
に、トランジスタアレー８に集積された予備のＭＯＳＦ
ＥＴを使用して、回路やその特性を、ユーザの要求を満
足するように修正／調節できる。よって、ユーザロジッ
ク３１を有する半導体集積回路装置においても、回路設
計までフィードバックさせずに済むために、受注から納
品までの保証可能なターンアラウンドタイムをより短く
することができる等、第１の実施形態により説明した効
果を得ることができる。
【００４６】［第４の実施形態］図５はこの発明の第４
の実施形態に係る半導体集積回路装置の平面図である。
Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ローパスフ
ィルタ５等はアナログ回路であるのに対し、ＣＰＵ３、
ＲＡＭ６、ＲＯＭ７等はデジタル回路である。
の実施形態に係る半導体集積回路装置の平面図である。
Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ローパスフ
ィルタ５等はアナログ回路であるのに対し、ＣＰＵ３、
ＲＡＭ６、ＲＯＭ７等はデジタル回路である。
【００４７】このようにアナログ回路とデジタル回路と
が混載される半導体集積回路装置では、図５に示すよう
に、アナログ回路を形成するアナログブロック４１、デ
ジタル回路を形成するデジタルブロック４２に、チップ
１内で分けることがある。
が混載される半導体集積回路装置では、図５に示すよう
に、アナログ回路を形成するアナログブロック４１、デ
ジタル回路を形成するデジタルブロック４２に、チップ
１内で分けることがある。
【００４８】また、アナログブロック４１とデジタルブ
ロック４２とは、電気的なノイズによる相互干渉を防ぐ
ために、様々な手法で電気的に分離される。例えばアナ
ログブロック４１とデジタルブロック４２とをチップ１
内で別々のウェルにする等である。
ロック４２とは、電気的なノイズによる相互干渉を防ぐ
ために、様々な手法で電気的に分離される。例えばアナ
ログブロック４１とデジタルブロック４２とをチップ１
内で別々のウェルにする等である。
【００４９】このようにアナログブロック４１とデジタ
ルブロック４２とに分けた場合、トランジスタアレー８
はアナログブロック４１に配置する。これにより、トラ
ンジスタアレー８に集積された予備のＭＯＳＦＥＴを、
Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ローパスフ
ィルタ５等のアナログ回路に接続しても、トランジスタ
アレー８を介して、アナログブロック４１とデジタルブ
ロック４２とが相互干渉することを抑制することができ
る。よって、この発明に係る半導体集積回路装置の信頼
性を、より向上させることができる。
ルブロック４２とに分けた場合、トランジスタアレー８
はアナログブロック４１に配置する。これにより、トラ
ンジスタアレー８に集積された予備のＭＯＳＦＥＴを、
Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ４、ローパスフ
ィルタ５等のアナログ回路に接続しても、トランジスタ
アレー８を介して、アナログブロック４１とデジタルブ
ロック４２とが相互干渉することを抑制することができ
る。よって、この発明に係る半導体集積回路装置の信頼
性を、より向上させることができる。
【００５０】
【発明の効果】以上説明したようにこの発明によれば、
受注から納品までの保証可能なターンアラウンドタイム
をより短くできる半導体集積回路装置を提供できる。
受注から納品までの保証可能なターンアラウンドタイム
をより短くできる半導体集積回路装置を提供できる。
【図１】図１（Ａ）はこの発明の第１の実施形態に係る
半導体集積回路装置の概略的な構成を示す構成図、図１
（Ｂ）はこの発明の第１の実施形態に係る製品の受注か
ら納品までの流れを示す流れ図。
半導体集積回路装置の概略的な構成を示す構成図、図１
（Ｂ）はこの発明の第１の実施形態に係る製品の受注か
ら納品までの流れを示す流れ図。
【図２】図２（Ａ）はバイパスコンデンサの一回路例を
示す回路図、図２（Ｂ）はバイパスコンデンサの他の回
路例を示す回路図、図２（Ｃ）はインバータの一回路例
を示す回路図、図２（Ｄ）はＮＡＮＤゲートの一回路例
を示す回路図。
示す回路図、図２（Ｂ）はバイパスコンデンサの他の回
路例を示す回路図、図２（Ｃ）はインバータの一回路例
を示す回路図、図２（Ｄ）はＮＡＮＤゲートの一回路例
を示す回路図。
【図３】図３（Ａ）はマザーとなる半導体集積回路装置
の平面図、図３（Ｂ）は図３（Ａ）に示すマザーとなる
半導体集積回路装置にトランジスタアレーを配置した第
２の実施形態に係る半導体集積回路装置の平面図。
の平面図、図３（Ｂ）は図３（Ａ）に示すマザーとなる
半導体集積回路装置にトランジスタアレーを配置した第
２の実施形態に係る半導体集積回路装置の平面図。
【図４】図４はこの発明の第３の実施形態に係る半導体
集積回路装置の平面図。
集積回路装置の平面図。
【図５】図５はこの発明の第４の実施形態に係る半導体
集積回路装置の平面図。
集積回路装置の平面図。
【図６】図６（Ａ）は従来の半導体集積回路装置の概略
的な構成を示す構成図、図６（Ｂ）は従来の製品の受注
から納品までの流れを示す流れ図。
的な構成を示す構成図、図６（Ｂ）は従来の製品の受注
から納品までの流れを示す流れ図。
１…チップ、 ２…Ａ／Ｄコンバータ、 ３…ＣＰＵ、 ４…Ｄ／Ａコンバータ、 ５…ローパスフィルタ、 ６…ＲＡＭ、 ７…ＲＯＭ、 ８…トランジスタアレー、 ２１…デッドスペース、 ２２…マザー、 ２３…最終製品、 ３１…ユーザロジック、 ４１…アナログブロック、 ４２…デジタルブロック。
Claims (2)
- 【請求項１】 半導体集積回路チップ内に、バイパスコ
ンデンサおよび集積回路を構成するトランジスタとして
利用可能な予備の半導体素子を集積した回路ブロックを
具備することを特徴とする半導体集積回路装置。 - 【請求項２】 前記回路ブロックは半導体集積回路チッ
プのうち、アナログ系集積回路が配置される部分に配置
されていることを特徴とする請求項１に記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077098A JPH11251529A (ja) | 1998-03-03 | 1998-03-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077098A JPH11251529A (ja) | 1998-03-03 | 1998-03-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251529A true JPH11251529A (ja) | 1999-09-17 |
Family
ID=12868077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077098A Pending JPH11251529A (ja) | 1998-03-03 | 1998-03-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003224246A (ja) * | 2002-09-30 | 2003-08-08 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の受注システム |
| US7498206B2 (en) | 2001-10-11 | 2009-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Order receiving process for manufacturing a semiconductor display device |
| US9960116B2 (en) | 2008-09-25 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1998
- 1998-03-03 JP JP5077098A patent/JPH11251529A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498206B2 (en) | 2001-10-11 | 2009-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Order receiving process for manufacturing a semiconductor display device |
| JP2003224246A (ja) * | 2002-09-30 | 2003-08-08 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の受注システム |
| US9960116B2 (en) | 2008-09-25 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
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Effective date: 20070221 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
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| A02 | Decision of refusal |
Effective date: 20070626 Free format text: JAPANESE INTERMEDIATE CODE: A02 |