KR950010870B1 - 반도체 집적회로 - Google Patents

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KR950010870B1
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히로시 이와하시
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로의 회로도.
제2도는 본 발명의 제2실시예에 따른 전압제한회로를 부가한 반도체 집적회로의 회로도.
제3도는 본 발명의 제3실시예에 따라 정전방전보호회로를 부가한 반도체 집적회로의 회로도.
제4(a)도는 제1도에 도시된 반도체 집적회로에 사용된 입력보호회로에 포함된 NPN 트랜지스터의 구조를 나타낸 부분단면도.
제4(b)도는 제1도에 도시된 반도체 집적회로에 입력보호회로에 포함된 게이트제어다이오드의 구조를 도시한 부분단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 입력단자 13 : 입력회로
12 : 입력전압제한회로 14 : 고전압검지회로
15 : 정전방전보호회로 T1 : N채널 디플리션형 MOS 트랜지스터
[산업상의 이용분야]
본 발명은 반도체 집적회로에 관한 것으로, 특히 외부로부터 인가되는 입력전압이 소정치이상이 될 경우에 그 입력전압을 소정치로 제한하고, 그 제한된 입력전압을 내부회로에 인가하는 회로를 갖춘 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 집적회로는 외부로부터 인가되는 입력신호를 수신하는 다수의 입력단자를 갖추고 있는데, 어떤 방식의 집적회로에 있어서는 입력단자중 몇개가 예컨대 집적회로의 테스트용 테스트 입력단자로서 가능하다. 이러한 테스트신호 입력단자에 소정의 테스트모드설정신호가 입력되면 반도체 집적회로가 테스트모드로 설정되게 된다.
반도체 집적회로가 봉합된 IC 패키지는 핀의 수가 많아질수록 그 사이즈가 커지게 되는데, 그처럼 IC 패키지가 커지면 가격이 높아지게 되고, 그러한 IC 패키지를 사용하면 전체적인 회로블럭을 작게 하기가 어렵게 된다. 따라서, 입력단자의 수를 줄이는 것이 바람직하다.
그 반면에, 사용되는 핀의 수를 제한하는 경우에는 외부핀을 가능한 한 효율적으로 사용하여 사용되는 IC 패키지가 많은 기능을 수행할 수 있도록 하는 것이 바람직하므로, 소정의 입력단자가 통산신호 입력단자와 테스트모드설정신호 입력단자로서 공용되도록 구성된다.
그러한 반도체 집적회로에 있어서는 TTL 레벨과 같은 통상의 입력신호를 검지하는 입력회로와 고전압의 테스트모드설정신호를 검지하는 고전압검지회로가 1개의 입력단자에 접속되어 있는데, 상기 입력회로는 통상입력신호의 전위에 따라 출력을 논리 "0" 또는 논리 "1"레벨의 신호로 설정할 수 있다. 이러한 경우에 입력신호의 전압은 0V~5V범위에 있게 된다.
상기 입력회로의 스위칭임계전압은 표준 TTL 입력저압에 응답하도록 전형적으로 1.5V로 설정된다. 따라서, 통상동작시의 입력전압이 1.5V 이하이면 입력회로의 출력전압은 논리 "0"으로 되고, 통상입력전압이 1.5V 이상이면 입력회로의 출력전압은 논리 "1"로 된다.
한편, 상기 고전압검지회로는 예컨대 12V의 테스트모드설정신호를 검지하게 되는 바, 매우 높은 스위칭임계전압(예컨대, 9V)을 갖게 된다. 그러므로, 입력전압이 9V 이하이면 고전압검지회로의 출력이 논리 "0"으로 되고, 입력전압이 9V 이상이면 고전압검지회로의 출력이 논리 "1"로 된다. 따라서, 테스트모드설정신호(예컨대, 12V)가 입력단자에 인가되면, 상기 고전압검지회로는 논리 "1"의 고전압검지신호를 발생시키게 된다. 즉, 고전압검지신호가 논리 "1"일 때, 반도체 집적회로는 테스트모드로 설정되게 된다. 한편, 입력단자에 고전압의 테스트모드설정신호가 인가되지 않으면, 상기 고전압검지회로는 논리 "0"의 신호를 발생시키게 된다. 즉, 테스트모드설정신호가 입력단자에 인가되지 않으면, 반도체 집적회로는 테스트모드로 설정되지 않고 정상적으로 동작하게 된다.
그런데 근래에 원가절감 및 고집적화를 달성하기 위한 반도체 집적회로의 MOS 트랜지스터가 점점 작아지고 있다. 이러한 미세화의 진전에 따라 반도체 칩에 형성되는 MOS 트랜지스터의 게이트절연막을 얇게 할 필요료가 있게 되는데, 그 이유는 미세화에 의해 MOS 트랜지스터의 채널길이를 짧게 함에 있어서 양호한 트랜지스터 동작특성을 유지하기 위해서는 게이트절연막을 얇게 할 필요가 있기 때문이다.
그러나, 게이트절연막이 얇아질수록 게이트절연막의 브레이크다운전압은 저하되게 되므로, 반도체 집적회로가 미세화된 경우에는 입력단자에 상술한 바와 같은 고전압의 테스트모드설정신호가 인가되면, 입력회로의 MOS 트랜지스터의 게이트절연막이 손상될 우려가 있다.
현재에는 게이트절연막의 두께가 200Å인 MOS 트랜지스터를 갖춘 반도체 집적회로가 성공적으로 개발되어 점진적으로 사용되고 있지만, 예컨대 그러한 트랜지스터의 게이트에 고전압(12V)이 인가되면 게이트절연막에 가해지는 전계는 6MV/cm가 된다. 따라서, 그러한 전계하에서 MOS 트랜지스터의 게이트절연막이 브레이크다운에 이르지는 않더라도 그 기능이 열화되는 것을 피할 수 없게 된다. 또, 반도체 집적회로의 제조상의 공정파라메터의 변화에 의해 트랜지스터의 게이트절연막에 결함이 발생하게 되는데, 이러한 결함이 있는 게이트절연막에 12V가 인가되면 곧 손상되어 버린다.
상기한 게이트절연막의 브레이크다운은 입력단자에 인가되는 테스트모드설정신호의 전압을 낮추면 쉽게 해결할 수 있지만, 다음과 같은 문제를 발생시키게 된다. 즉, 테스트모드설정신호의 전압이 낮아지면, 고전압검지회로의 논리 "0" 또는 논리 "1"의 레벨을 설정하는 스위칭임계전압도 상기 낮아진 테스트모드설정신호를 감지할 수 있도록 낮게 설정해야 된다. 따라서, 입력회로의 스위칭임계전압과 고전압검지회로의 스위칭임계전압간의 차이가 줄어들게 되어, 예컨대 전압변동 등의 영향에 의해 입력신호전압이 순간적으로 커지게 되면, 고전압검지회로는 그 입력신호를 테스트모드설정신호로 잘못 판단하게 되고, 이에 따라 통상 모드로 동작하던 반도체 집적회로가 오동작하여 테스트모드로 설정되게 된다.
또한, 입력신호는 통상적으로 오버슈트(overshoot)가 있는데, 특히 입력신호가 급격히 올라갈 때 그 오버슈트가 커지게 된다. 따라서, 고전압검지회로의 스위칭임계전압이 낮아지면, 상기와 같은 큰 오버슈트도 테스트모드설정신호로 검지되어 반도체 집적회로가 오동작할 수도 있다. 결과적으로, 상기와 같은 이유때문에 테스트모드설정전압을 낮추어서 사용하는 것은 바람직하지 않다.
상술한 바와 같이 미세화된 반도체 집적회로에는 트랜지스터의 게이트절연막의 브레이크다운 또는 고전압검지회로의 오동작 등의 문제가 있어서 스위칭임계전압이 다른 2개의 회로간에서 1개의 입력단자를 테스트모드설정용과 통상동작용으로 겸용하는 것은 대단히 곤란하다.
[발명의 목적]
본 발명은 상술한 문제점을 고려하여 이루어진 것으로, 미세화에 적합하고, 스위칭임계전압이 각각 다른 2개의 회로간에서 1개의 입력단자를 겸용하면서도 오동작하지 않는 반도체 집적회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 반도체 집적회로는, 입력단자와, 그 입력단자에 인가되는 신호에 응답하는 제1회로를 갖춘 반도체 집적회로에 있어서, 상기 입력단자와 상기 제1회로사이에 설치되어 상기 제1회로에 인가되는 전압이 소정치 이상으로 되지 않도록 제한하는 입력전압제한수단과, 상기 입력단자에 인가되는 상기 신호에 응답하여 입력신호의 2진상태를 검지하기 위한 상기 제1회로의 제1검지전압보다 더 높은 제2검지전압을 갖는 제2회로를 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 반도체 집적회로에 있어서는 상기 전압제한수단에 의해 제1회로에는 소정전압이상이 인가되지 않도록 제한된다. 또, MOS 트랜지스터의 게이트절연막에 브레이크다운이 발생되지 않으면서 집적도를 더욱 증진시킬 수 있게 된다. 또한, 제2회로는 입력단자의 전압이 그대로 전달되기 때문에 검지전압을 제1회로보다 높게 설정할 수 있게 된다. 따라서, 미세화된 집적회로일지라도 신뢰도를 떨어뜨리지 않으며서 논리 "0" 또는 논리 "1"의 2진입력신호를 판정하는데 사용되는 검지전압이 다른 2개의 회로간에서 1개의 입력단자를 겸용할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로를 도시한 것으로, 입력단자(11)는 TTL 레벨 신호와 같은 통상입력신호 및 집적회로를 테스트모드로 설정하기 위한 테스트모드설정신호가 인가된다.
상기 집적회로가 통상동작모드일 경우, 입력단자(11)에는 5V의 통상 입력신호가 인가된다. 한편, 그 집적회로를 테스트모드로 설정하려면 입력단자(11)에 테스트모드설정신호(12V)를 인가한다. 상기 입력단자(11)는 입력전압제한회로(12)를 매개해서 입력회로(13)에 접속되어 있는 바, 그 입력전압제한회로(12)는 입력회로(13)에 인가되는 입력전압이 소정치 이상으로 되지 않도록 제한한다. 또 입력전압제한회로(12)는 N채널 디플리션형 MOS 트랜지스터(T1)로 구성되어 있는데, 그 MOS 트랜지스터(T1)의 드레인은 입력단자(11)에 접속되어 있고, 그 소오스는 입력회로(13)의 입력노드에 접속되어 있으며, 그 게이트는 전원전압(VC ; 예컨대, 5V)단자에 접속되어 있다.
상기 입력회로(13)는 입력단자(11)에 인가되는 통상 입력신호의 논리 상태를 검지하여, 입력신호가 1.5V이하인 경우에는 논리 "0"의 출력신호(Vout)를 출력하고, 입력신호가 1.5V 이상인 경우에는 논리 "1"의 출력신호(Vout)를 출력하게 되는데, 상기 출력신호(Vout)는 내부회로(도시되지 않음)에 인가된다.
또, 입력단자(11)는 고전압검지회로(14)에도 접속되어 있는데, 그 고전압검지회로(14)는 고전압의 테스트모드설정신호(예컨대, 12V)를 검지하도록 되어 있다.
상기 입력단자(11)에 고전압의 테스트모드설정신호가 인가되는 경우에는 고전압검지회로(14)가 논리 "1"의 검지신호(P)를 출력하고, 만일 그러한 고전압신호가 인가되지 않는 경우에 고전압검지회로(14)가 논리 "0"의 검지신호(P)를 출력하게 된다. 즉, 입력신호가 9V 이하인 경우에는 고전압검지회로(14)가 논리 "0"의 접지신호(P)를 출력하고, 입력신호가 9V 이상인 경우에는 논리 "1"의 검지신호(P)를 출력하게 된다. 따라서, 검지신호(P)가 논리 '1"인 경우에는 내부회로가 테스트모드로 설정되게 된다.
이러한 구성의 반도체 집적회로에 있어서 입력회로(13)에 인가되는 입력신호는 입력전압제한회로(12)에 의해서 제한된다. 즉, MOS 트랜지스터(T1)의 임계전압을 Vth1이라 가정하면, 입력회로(13)에 인가되는 입력전압은 입력전압제한회로(12)에 의해 (VC-Vth1)이상으로 되지 않는다. 예컨대, 전원저압(VC)을 5V로 설정하고, 드레숄드전압(Vth1)을 -2V로 설정하면,
VC-Vth1=5V-(-2V)=7V
가 되어, 입력단자(11)에 고전압의 테스트모드설정신호(예컨대, 12V)가 인가되더라도 입력회로(13)에 입력되는 전압은 7V이상이 되지 않는다.
MOS 트랜지스터(T1)의 게이트와 드레인간의 전위차에 대하여 고찰해 본다. 만일 입력단자(11)에 인가된 전압이 12V이고, 전원전압(VC)이 5V라 하면, MOS 트랜지스터(T1)의 게이트와 드레인간의 전위차는,
12V-5V=7V
가 된다. 또, 그 전위차(7V)는 입력회로(13)에 인가되는 전압과 같게 된다. 따라서, MOS 트랜지스터(T1)의 게이트절연막은 손상되지 않게 된다.
상기 MOS 트랜지스터(T1)의 게이트에 인가되는 전압은 전원전압(VC)보다 낮아도 되는데, 예컨대 전원전압(VC)단자와 접지단자간에 직렬접속된 2개의 저항접속점에 게이트를 접속해도 된다. 이러한 경우에 MOS 트랜지스터(T1)의 게이트에 인가되는 전압을 VG라 하면, 입력전압제한회로(12)는 입력회로(13)의 입력전압을 (VG-Vth1)로 제한한다. 이때, MOS 트랜지스터(T1)의 게이트와 드레인간의 전위차는 전원전압(VC)이 인가되었을 때보다 커지게 된다. 이러한 이유로 인해 MOS 트랜지스터(T1)의 게이트전압(VG)은 게이트절연막을 손상시키지 않는 값으로 설정되어야 한다.
또한, N채널 디플리션형 MOS 트랜지스터(T1) 대신에 N채널 인핸스먼트형 MOS 트랜지스터를 사용해도 되는데, 이 경우에는 N채널 인핸스먼트형 MOS 트랜지스터의 게이트를 전원단자(VC)에 접속하고 그 임계전압(Vth2)을 1V로 설정하면, 입력회로(13)의 입력전압은,
VC-Vth2=5V-1V=4V
로 제한된다.
상기 입력회로(13)는 제1도에 도시된 바와 같이 CMOS 인버터(131,132)를 종속접속시켜서 구성된다. 여기서 초단(初段)의 CMOS 인버터를 구성하는 P채널 MOS 트랜지스터(Q1) 및 N채널 MOS 트랜지스터(Q2)의 각 게이트는 입력전압회로(12)에 의해 제한된 전압이 각각 인가된다. 따라서, CMOS 트랜지스터(Q1,Q2)의 게이트절연막은 손상되지 않게 된다.
한편, 입력단자(11)에 인가되는 전압은 어떠한 제한도 받지 않으면서 직접 고전압검지회로(14)에 공급된다. 따라서, 고전압검지회로(14)는 12V의 테스트모드설정신호를 검지하게 된다.
상기 고전압검지회로(14)는 P채널 인핸스먼트형 MOS 트랜지스터(Q11~Q13)와 N채널 인핸스먼트형 MOS 트랜지스터(Q14) 및 CMOS 인버터(11,12)를 갖추고 있다.
상기 MOS 트랜지스터(Q11)의 소오스는 입력단자(11)에 접속되어 있고, 그 게이트와 드레인은 MOS 트랜지스터(Q12)의 소오스에 접속되어 있다. 또한,상기 MOS 트랜지스터(Q12)의 게이트와 드레인은 트랜지스터(Q13)의 소오스에 접속되어 있고, MOS 트랜지스터(Q13)의 게이트는 전원전압(VC) 단자에 접속되어 있으며, MOS 트랜지스터(Q13)의 드레인은 N채널 MOS 트랜지스터(Q14)의 드레인에 접속되어 있다. 그리고 트랜지스터(Q14)의 게이트와 소오스는 전원전압(VC)단자 및 접지단자에 각각 접속되어 있고, 트랜지스터(Q13,Q14)의 노드(A)는 CMOS 인버터(I1)의 입력노드에 접속되어 있으며, CMOS 인버터(I1)의 출력노드(B)는 CMOS 인버터(I2)의 입력노드에 접속되어 있다. 여기서, 상기 CMOS 인버터(I2)는 고전압검지회로(14)의 검지신호(P)를 출력한다.
이와 같이 구성된 고전압검지회로(14)에 있어서, 입력단자(I1)에 인가되는 전압은 MOS 트랜지스터(Q11)의 임계전압의 절대치만큼 감소되어 MOS 트랜지스터(Q12)의 소오스에 인가된다. 마찬가지로, MOS 트랜지스터(Q12)의 소오스전압도 MOS 트랜지스터(Q12)의 임계전압의 절대치만큼 감소되어 MOS 트랜지스터(Q13)의 소오스에 인가된다. 트랜지스터(Q13)는 그 소오스전압이 전원전압(VC)보다 MOS 트랜지스터(Q13)의 임계전압의 절대치만큼 더 높게 되면 온상태로 되고, 만일 그 소오스전압이 전원전압(VC)보다 MOS 트랜지스터(Q13)의 임계치전압의 절대치만큼 더 높게 되지 않으면 오프상태를 유지하게 된다. 한편, 상기 MOS 트랜지스터(Q14)는 항상 온상태이다.
따라서, 입력단자(11)에 인가되는 전압이 트랜지스터(Q11~Q13)의 임계전압의 절대치와 합과 전원전압(VC)의 합계이상이 되면, 노드(A)에서의 논리상태는 논리 "0"에서 논리 "1"로 반전된다. 그 결과, 인버터(I1)의 출력노드(B)의 논리상태는 논리 "1"에서 논리 "0"으로되고, 인버터(I2)의 출력노드(C)는 논리 "0"에서 논리 "1"로 된다. 즉, 출력노드(C)의 전압[즉, 검지신호(P)]이 논리 "1"일때, 상기 반도체 집적회로는 테스트모드로 설정된다.
상기 고전압검지회로(14)에 있어서 각 트랜지스터의 게이트절연막은 입력단자(11)에 12V의 전압이 인가되더라도 손상되지 않는데, 그 이유를 트랜지스터(Q11,Q12,Q13)의 임계전압이 -1V인 경우를 예로 들어 상세히 설명한다.
입력단자(11)에 고전압의 테스트모드설정신호(12V)가 인가되면, 트랜지스터(Q12)의 소오스전압[즉, 트랜지스터(Q11)의 게이트 및 드레인전압]은 11V가 되고, 트랜지스터(Q13)의 소오스전압[즉, 트랜지스터(Q12)의 게이트 및 드레인전압]은 10V가 되므로, 트랜지스터(Q11)의 게이트와 소오스의 전위차는 1V가 되고, 트랜지스터(Q12)의 게이트와 소오스의 전위차도 1V가 된다. 따라서, 입력단자(11)에 고전압신호(12V)가 인가되더라도 트랜지스터(Q11,Q12)의 게이트절연막은 손상되지 않는다. 여기서, 트랜지스터(Q13)의 게이트에 전원전압(VC; 즉, 5V)이 공급되어 있고, 그 소오스에 10V가 공급되게 된다. 그에 따라, 트랜지스터(Q13)의 게이트와 소오스간의 전위차는 겨우 5V에 불과하므로 그 게이트절연막도 역시 손상되지 않는다.
상기 노드(A)의 전압은 트랜지스터(Q11~Q13)와 트랜지스터(Q14)의 콘덕턴스의 비(比)에 의해 결정된다. 즉, 입력단자(11)에 12V가 인가되면, 입력단자(11)로부터 트랜지스터(Q11~Q14)를 매개해서 접지단자로 전류가 흐르기 때문에 트랜지스터(Q12,Q13)의 소오스전압이 실제로는 각각 상기 11V 및 10V보다 낮은 값이 된다. 또, 노드(A)의 전위는 트랜지스터(Q14)에 의해 10V 이하가 된다. 따라서, P채널 및 N채널 인핸스먼트형 MOS 트랜지스터(Q21,Q22)에 인가되는 전압이 10V 이하로 되어서 이들 트랜지스터(Q21,Q22)의 게이트절연막도 손상되지 않는다. 상기 노드(A)의 전위는 트랜지스터(Q14)의 콘덕턴스를 변화시킴으로써 10V 이하로 설정할 수 있다.
결국, 상술한 바와 같은 고전압검지회로(14)에 있어서, 입력단자(11)에 고전압의 테스트모드설정신호가 인가되더라도 고 고전압검지회로(14)를 구성하고 있는 트랜지스터의 게이트절연막은 손상되지 않는다.
상기 P채널 MOS 트랜지스터(Q11,Q12) 대신에 게이트와 드레인이 서로 접속되는 N채널 MOS 트랜지스터를 사용할 수도 있다. 이 경우에는 입력단자(11)가 첫번째 N채널 MOS 트랜지스터의 드레인 및 게이트에 접속되고, 그 첫번째 N채널 MOS 트랜지스터의 소오스가 두번째 N채널 MOS 트랜지스터의 드레인 및 게이트에 접속되며, 그 두번째 N채널 MOS 트랜지스터의 소오스가 상기 P채널 MOS 트랜지스터(Q13)의 소오스에 접속된다.
P채널 MOS 트랜지스터(Q11,Q12)의 웰영역은 서로 분리되어 있지만, 상기한 바와 같은 첫번째 N채널 트랜지스터와 두번째 N채널 트랜지스터의 접속으로 하면 웰영역을 분리시킬 필요가 없으므로 반도체 집적회로에서 고전압검지회로(14)가 점유하는 면적을 줄일 수 있게 된다.
제2도는 MOS 트랜지스터의 게이트절연막이 얇은 반도체 집적회로에 적용한 본 발명의 제2실시예를 도시한 것이다.
제2도의 회로구성이 제1도와 다른 점은 입력전압제한회로(12)에 있다. 즉, 입력전압제한회로(12)는 N채널 디플리션형 MOS 트랜지스터(T1) 이외에 N채널 디플리선형 MOS 트랜지스터(T10)와 N채널 인핸스먼트형 MOS 트랜지스터(T12)를 갖추고 있다.
상기 트랜지스터(T10)의 드레인은 입력단자(11)에 접속되어 있고, 그 게이트와 드레인은 서로 접속되어 있다. 또한, 트랜지스터(T10)의 소오스는 트랜지스터(T1)의 드레인에 접속되어 있고, 트랜지스터(T1)의 게이트는 전원전압(VC)단자에 접속되어 있으며, 그 소오스는 입력회로(13)의 입력노드에 접속되어 있다. 한편, 트랜지스터(T12)의 드레인은 트랜지스터(T1)의 소오스에 접속되어 있고, 그 소오스는 접지단자에 접속되어 있다. 상기 트랜지스터(T12)의 게이트에 고전압검지회로(14)의 검지신호(P)가 인가된다. 즉, 트랜지스터(T12)는 고전압검지회로(14)의 검지신호(P)에 의해 스위칭된다.
따라서, 고전압의 테스트모드설정신호가 입력단자(11)에 인가되면, 고전압검지회로(14)의 검지신호(P)가 논리 "1"이 되어 트랜지스터(T12)가 온상태로 되고, 그 트랜지스터(T12)가 온상태로 됨에 따라 입력회로(13)에 인가되는 입력전압은 트랜지스터(T10,T1,T12)의 콘덕턴스에 비에 의해 정해지는 소정의 전압만큼 낮은 전압으로 설정되게 된다. 상기 트랜지스터(T10)와 트랜지스터(T1)의 접속점의 전위는 트랜지스터(T10,T1)의 게이트절연막의 브레이크다운을 방지하도록 낮은 전압으로 선택할 수 있는데, 그것은 트랜지스터(T10,T1,T12)의 콘덕턴스를 적절히 선택함으로써 이루어지게 된다.
상기 제2실시예에서 트랜지스터(T12)가 온상태로 되는 것은 고전압의 테스트모드설정신호가 입력단자(11)에 인가되는 순간부터 다소 지연되는데, 이 지연시간은 테스트모드설정신호가 입력단자(11)에 인가된 순간부터 고전압검지회로(14)의 검지신호(P)가 논리 "1"로 설정될 때까지의 시간과 같게 된다. 이렇나 지연시간동안 입력회로(13)에 (VC-Vth1)의 전압이 계속해서 인가된다. 그러나, 게이트절연막의 브레이크다운은 시간의존성이 있는 바, 게이트절연막에 브레이크다운이 발생하려면 고전압이 오랜 시간동안 인가되어야 한다. 이것은 TDDB(Time Dependent Dielectric Breakdown)라 알려져 있다. 따라서, 제2도에 도시된 바와 같은 입력전압제한회로(12)는 입력회로(13)의 게이트절연막의 브레이크다운을 방지할 수 있게 된다.
상기 입력전압제한회로(12)에 있어서 N채널 디플리선형 MOS 트랜지스터(T1)의 게이트에 인가되는 전압은 전원전압(VC)과 같을 필요는 없고, 그 이하의 전압으로 될 수도 있다. 또한, N채널 디플리션형 MOS 트랜지스터(T1) 대신에 N채널 인핸스먼트형 MOS 트랜지스터를 사용할 수도 있다. 한편, 입력전압제한회로(12)로서는 트랜지스터(T10,T1)중 어느 하나와 트랜지스터(T12)를 사용할 수도 있다.
제3도는 본 발명의 제3실시예를 도시한 것으로, 이것은 제1도의 구성에 정전방전(Electrostatic Discharge)으로부터 집적회로를 보호하기 위한 정전방전보호회로(15)를 부가적으로 설치한 반도체 집적회로이다. 상기 정전방전보호회로(15)는 NPN 트랜지스터(20)와 저항(21) 및 게이트 제어다이오드(22)로 구성되어 있다.
제4(a)도에 도시된 바와 같이 상기 NPN 트랜지스터(20)는 P형 반도체 기판(31)에 2개의 N+형 반도체 영역(32,33)을 형성하고, 그중 1개의 영역(32)를 입력단자(11)에 접속함과 더불어 다른 영역(33)을 접지단자에 접속한 구조이다. 상기 기판(31)은 NPN 트랜지스터(20)의 베이스로, 영역(32)은 콜레터로, 영역(33)은 에미터로 각각 가능하다. 또한, 게이트 제어다이오드(22)는 제4(b)도에 도시된 바와 같이 P형 반도체 기판(31)의 표면영역에 N+형 영역(34)과, P+형 영역(35)이 형성되어 구성된 것인데, 상기 영역(34)은 저항(21)을 매개하여 입력단자(11)에 접속되어 있고, 영역(35)은 접지단자에 접속되어 있다. 이러한 영역(34,35)은 게이트제어다이오드(22)의 캐소우스 및 애노드로서 기능한다. 또한, 상기 게이트제어다이오드(22)는 게이트절연막(도시되지 않음)을 매개해서 N+형 영역(34)과 중첩되어 형성된 게이트전극(36)을 갖추고 있는데, P+형 영역(35)은 영역(34)으로부터 소정의 거리만큼 떨어져 있고, 상기 게이트 전극(36)은 전원전압 VC 단자에 접속되어 있다.
따라서, 본 반도체 집적회로 시스템에 전원이 투입되면, 게이트제어다이오드(22)의 게이트에는 통상의 전원전압 VC의 계속해서 인가되어 영역(34)의 브레이크다운전압은 비교적 높게 설정된다. 또, 예컨대 반도체 집적회로가 운반되거나 시스템내에 실장될 때에는 전원이 투입되지 않으므로 정전방전(ESD; electrostatic discharge)되어 게이트제어다이오드(22)의 N+형 영역(34)의 브레이크다운전압은 비교적 낮게 설정되게 된다.
따라서, N+형 영역(34)의 브레이크다운전압이상의 전압은 입력전압제한회로(12)와 고전압검지회로(14)에 인가되지 않기 때문에 더 낮은 브레이크다운전압의 회로는 정전방전(ESD)에 대해 덜 민감하게 된다.
반도체 집적회로에 전원전압이 투입되지 않으면, 반도체 집적회로의 전원전압단자는 기판전위와 같게 된다. 그러므로, 전원전압이 인가되지 않는 게이트전극(36)의 전압은 전원전압(VC)이 인가되었을 때의 게이트 전극(36)의 전압보다 낮아지게된다. 따라서, 반도체 집적회로에 전원이 투입되지 않으면 N+형 영역(34)의 브레이크다운전압은 낮아지게 된다.
이와 같이 하여, 입력단자(11)가 정전방전(ESD)될 가능성이 많은 경우에만 정전방전보호회로(15)의 브레이크다운전압을 낮게 설정할 수 있고, 그 이외의 경우에는 정전방전보호회로(15)의 브레이크다운 전압을 높게 설정할 수 있다. 따라서, 고전압의 테스트모드설정신호가 입력단자(11)에 인가되더라도 보호회로(15)의 브레이크다운을 방지할 수 있고, 정전방전(ESD)에 대해서도 안전하게 보호할 수 있게 된다.
상기 NPN 트랜지스터(20)는 정전방전보호회로(15)의 브레이크다운시에 접지단자로 큰 전류를 흐르게 하는 전류통로로서 기능한다.
이러한 정전방전보호회로(15)의 구성은 제2도에 도시된 반도체 집적회로에도 적용할 수 있다.
한편, 특허청구의 범위의 각 구성요소에 병기한 도면에 대응하는 참조부호는 본 발명의 이해를 용이하게 하기 위한 것일 뿐, 본 발명의 기술적 범위를 도면에 나타낸 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 반도체소자의 미세화가 진전되더라도 그 소자의 게이트절연막에 브레이크다운을 발생시키지 않으면서, 입력회로의 스위칭임계전압과 고전압검지회로의 스위칭임계전압간의 전위차가 커지게 되어 입력신호와 고전압의 테스트모드설정신호를 정확하게 검지할 수 있는 반도체 집적회로를 구현할 수 있게 된다.

Claims (12)

  1. 입력단자(11)와, 그 입력단자(11)에 인가되는 신호에 응답하는 제1회로(13)를 갖춘 반도체 집적회로에 있어서, 상기 입력단자(11)와 상기 제1회로(13) 사이에 설치되어 상기 제1회로(13)에 인가되는 전압이 소정치 이상으로 되지 않도록 제한하는 입력전압제한수단(12)과, 상기 입력단자(11)에 인가되는 상기 신호에 응답하여 입력신호의 2진 상태를 검지하기 위한 상기 제1회로(13)의 제1검지전압보다 더 높은 제2검지전압을 갖는 제2회로(14)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 입력전압제한수단(12)은, 드레인이 상기 입력단자(11)에 접속되고, 소오스가 상기 제1회로(13)에 접속되며, 게이트가 소정의 전압에 접속된 N채널 MOS 트랜지스터(T1)로 이루어진 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 N채널 MOS 트랜지스터(T1)의 게이트는 상기 반도체 집적회로의 전원단자에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서, 상기 N채널 MOS 트랜지스터(T1)는 디플리션형 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 입력단자(11)에 인가되는 정전방전에 대한 입력보호회로(15)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 입렵보호회로(15)는, 상기 입력단자(11)에 접속된 콜렉터와, 접지단자에 접속된 에미터 및, 베이스를 갖춘 NPN형 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  7. 제6항에 있어서, 상기 입력보호회로(15)는, 상기 입력단자(11)와 상기 입력전압제한수단(12) 사이에 설치된 저항성 소자(21)와, 상기 반도체 집적회로의 전원단자에 접속된 게이트를 갖춘 게이트제어다이오드(22)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  8. 제6항에 있어서, 상기 베이스는 상기 반도체 집적회로의 기판인 것을 특징으로 하는 반도체 집적회로.
  9. 제1항에 있어서, 상기 반도체 집적회로는 상기 입력단자(11)에 인가되는 전압이 상기 제2회로(14)의 검지전압보다 더 높게 되는 경우에 테스트모드로 설정되는 것을 특징으로 하는 반도체 집적회로.
  10. 제1항에 있어서, 상기 입력전압제한수단(12)은 상기 테스트모드에서 상기 제1회로(13)에 인가되는 전압을 상기 입력단자(11)에 인가되는 전압보다 더 낮은 소정의 전압으로 제한하는 것을 특징으로 하는 반도체 집적회로.
  11. 제1항에 있어서, 상기 입력단자(11)에 인가되는 전압은 상기 테스트모드 이외에서 상기 제2회로(14)의 검지전압보다 더 낮은 것을 특징으로 하는 반도체 집적회로.
  12. 제1항에 있어서, 상기 입력전압제한수단(12)은 제1 및 제2N채널 MOS 트랜지스터(T10,T12; T1,T12)를 포함하고 있고, 상기 제1N채널 MOS 트랜지스터(T10; T1)는 상기 입력단자(11)에 접속된 드레인과, 상기 제1회로(13)에 접속된 소오스 및, 소정의 전압에 접속된 게이트를 갖추고 있으며, 상기 제2N채널 MOS 트랜지스터(T12)는 상기 제1트랜지스터(T10; T1)의 소오스에 접속된 드레인과, 접지단자에 접속된 소오스 및, 상기 제2회로(14)로부터의 논리신호출력에 접속된 게이트를 갖추고서, 상기 제2회로(14)의 상기 논리신호출력에 의해 제어되는 것을 특징으로 하는 반도체 집적회로.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1314946C (en) * 1989-02-01 1993-03-23 Colin Harris Protection of analog reference and bias voltage inputs
JPH0734476B2 (ja) * 1989-10-23 1995-04-12 三菱電機株式会社 半導体集積回路
DE4118441A1 (de) * 1991-06-05 1992-12-10 Siemens Ag Schaltungsanordnung zum schutz gegen ueberspannungen an eingaengen integrierter mos-schaltkreise
KR950007572B1 (ko) * 1992-03-31 1995-07-12 삼성전자주식회사 Esd 보호장치
JPH05298889A (ja) * 1992-04-15 1993-11-12 Nec Corp 保護回路
EP0573009B1 (en) * 1992-06-02 1996-10-16 Kabushiki Kaisha Toshiba Semiconductor device
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
JP3500149B2 (ja) * 1993-06-07 2004-02-23 ナショナル・セミコンダクター・コーポレイション 過電圧保護
US5473500A (en) * 1994-01-13 1995-12-05 Atmel Corporation Electrostatic discharge circuit for high speed, high voltage circuitry
US5465054A (en) * 1994-04-08 1995-11-07 Vivid Semiconductor, Inc. High voltage CMOS logic using low voltage CMOS process
JP2669346B2 (ja) * 1994-05-31 1997-10-27 日本電気株式会社 半導体集積回路装置
JP2874583B2 (ja) * 1995-02-10 1999-03-24 日本電気株式会社 半導体装置の入力保護回路
US5541531A (en) * 1995-05-01 1996-07-30 Ford Motor Company Switch capacitor interface circuit
JP3464340B2 (ja) * 1996-04-19 2003-11-10 沖電気工業株式会社 半導体集積回路装置
US5852375A (en) * 1997-02-07 1998-12-22 Silicon Systems Research Limited 5v tolerant I/O circuit
US5991134A (en) * 1997-06-19 1999-11-23 Advanced Micro Devices, Inc. Switchable ESD protective shunting circuit for semiconductor devices
US5914844A (en) * 1997-10-14 1999-06-22 Cypress Semiconductor Corp. Overvoltage-tolerant input-output buffers having a switch configured to isolate a pull up transistor from a voltage supply
US6049242A (en) 1997-10-14 2000-04-11 Cypress Semiconductor Corp. Voltage reference source for an overvoltage-tolerant bus interface
US6049445A (en) * 1998-09-18 2000-04-11 International Business Machines Corporation Overvoltage and electrostatic discharge protection for a receiver circuit
JP3309822B2 (ja) * 1999-01-12 2002-07-29 日本電気株式会社 半導体記憶装置及びその試験方法
JP3720999B2 (ja) * 1999-02-18 2005-11-30 沖電気工業株式会社 入力保護回路
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6181193B1 (en) * 1999-10-08 2001-01-30 International Business Machines Corporation Using thick-oxide CMOS devices to interface high voltage integrated circuits
US6496054B1 (en) 2000-05-13 2002-12-17 Cypress Semiconductor Corp. Control signal generator for an overvoltage-tolerant interface circuit on a low voltage process
JP2003168300A (ja) * 2001-11-29 2003-06-13 Mitsubishi Electric Corp 半導体装置
US8018268B1 (en) 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
JP5558964B2 (ja) * 2009-09-30 2014-07-23 セイコーインスツル株式会社 ボルテージレギュレータ
US8854779B2 (en) * 2012-08-22 2014-10-07 SK Hynix Inc. Integrated circuit
US8779827B2 (en) * 2012-09-28 2014-07-15 Power Integrations, Inc. Detector circuit with low threshold voltage and high voltage input
US20140376134A1 (en) * 2013-06-19 2014-12-25 Texas Instruments Incorporated Voltage Protection Circuit
US10181719B2 (en) * 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568736A (en) * 1978-11-20 1980-05-23 Hitachi Ltd Mis input protective circuit
JPS577969A (en) * 1980-06-18 1982-01-16 Toshiba Corp Semiconductor integrated circuit
US4451903A (en) * 1981-09-14 1984-05-29 Seeq Technology, Inc. Method and device for encoding product and programming information in semiconductors
US4419747A (en) * 1981-09-14 1983-12-06 Seeq Technology, Inc. Method and device for providing process and test information in semiconductors
IT1211141B (it) * 1981-12-04 1989-09-29 Ates Componenti Elettron Circuito limitatore-trasduttore disegnali in alternata codificati in forma binaria, come stadio d'ingresso di un circuito integrato a igfet.
JPS5990292A (ja) * 1982-11-12 1984-05-24 Toshiba Corp 電圧変換回路
JPS6145630A (ja) * 1984-08-09 1986-03-05 Nec Corp 集積回路
LU86638A1 (de) * 1986-03-14 1987-04-02 Siemens Ag Schaltungsanordnung zur zeitregeneration von breitband-digitalsignalen
JPS62217714A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 高電圧検出回路
US4802054A (en) * 1987-03-13 1989-01-31 Motorola, Inc. Input protection for an integrated circuit

Also Published As

Publication number Publication date
US4937700A (en) 1990-06-26
EP0323643A3 (en) 1990-05-02
KR890012385A (ko) 1989-08-26
EP0323643A2 (en) 1989-07-12
DE3889650T2 (de) 1994-09-01
EP0323643B1 (en) 1994-05-18
JPH01179446A (ja) 1989-07-17
JPH0695545B2 (ja) 1994-11-24
DE3889650D1 (de) 1994-06-23

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