JP2000332580A - シュミットトリガ回路 - Google Patents
シュミットトリガ回路Info
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Abstract
(57)【要約】
【課題】 消費電力を低減するようにしたシュミットト
リガ回路を提供することを目的とする。 【解決手段】 ＣＭＯＳインバータ１０、２０と、ＲＳ
フリップフロップ３０とを備え、ＣＭＯＳインバータ１
０は、電源及びＰＭＯＳトランジスタＰ１０との間に抵
抗素子Ｒ１を接続された構成になっている。このため、
電源から抵抗素子Ｒ１、ＰＭＯＳトランジスタＰ１０及
びＮＭＯＳトランジスタＮ１０を経てグランドに流れる
貫通電流を制限できる。ＣＭＯＳインバータ２０は、グ
ランド及びＮＭＯＳトランジスタＮ２０との間に抵抗素
子Ｒ２を接続された構成になっている。このため、電源
からＰＭＯＳトランジスタＰ２０、ＮＭＯＳトランジス
タＮ２０及び抵抗素子Ｒ２を経てグランドに流れる貫通
電流を制限できる。
リガ回路を提供することを目的とする。 【解決手段】 ＣＭＯＳインバータ１０、２０と、ＲＳ
フリップフロップ３０とを備え、ＣＭＯＳインバータ１
０は、電源及びＰＭＯＳトランジスタＰ１０との間に抵
抗素子Ｒ１を接続された構成になっている。このため、
電源から抵抗素子Ｒ１、ＰＭＯＳトランジスタＰ１０及
びＮＭＯＳトランジスタＮ１０を経てグランドに流れる
貫通電流を制限できる。ＣＭＯＳインバータ２０は、グ
ランド及びＮＭＯＳトランジスタＮ２０との間に抵抗素
子Ｒ２を接続された構成になっている。このため、電源
からＰＭＯＳトランジスタＰ２０、ＮＭＯＳトランジス
タＮ２０及び抵抗素子Ｒ２を経てグランドに流れる貫通
電流を制限できる。
Description
【０００１】
【発明の属する技術分野】本発明は、シュミットトリガ
回路に関する。
回路に関する。
【０００２】
【従来の技術】従来、図４に示すように、互いに共通な
入力信号を受けるＣＭＯＳインバータ１、２と、ＲＳフ
リップフロップ３とを備えたシュミットトリガ回路があ
る（特開平５−１２２０１７号公報参照）。ここで、Ｃ
ＭＯＳインバータ１の閾値がＣＭＯＳインバータ２の閾
値より低く設定されており、入力信号の電圧レベルがＣ
ＭＯＳインバータ２の閾値より高くなったとき、ＲＳフ
リップフロップ３は、ハイレベル信号を出力し、入力信
号の電圧レベルがＣＭＯＳインバータ１の閾値より低く
なったとき、ＲＳフリップフロップ３はローレベル信号
を出力する。
入力信号を受けるＣＭＯＳインバータ１、２と、ＲＳフ
リップフロップ３とを備えたシュミットトリガ回路があ
る（特開平５−１２２０１７号公報参照）。ここで、Ｃ
ＭＯＳインバータ１の閾値がＣＭＯＳインバータ２の閾
値より低く設定されており、入力信号の電圧レベルがＣ
ＭＯＳインバータ２の閾値より高くなったとき、ＲＳフ
リップフロップ３は、ハイレベル信号を出力し、入力信
号の電圧レベルがＣＭＯＳインバータ１の閾値より低く
なったとき、ＲＳフリップフロップ３はローレベル信号
を出力する。
【０００３】
【発明が解決しようとする課題】ところで、上記シュミ
ットトリガ回路では、ＣＭＯＳインバータ１にその閾値
付近の電圧レベルの入力信号が入力されたとき、電源か
らＣＭＯＳインバータ１を通してグランドに貫通電流が
流れ、消費電力が増加するという問題がある。本発明
は、このようなことに鑑み、消費電力を低減するように
したシュミットトリガ回路を提供することを目的とす
る。
ットトリガ回路では、ＣＭＯＳインバータ１にその閾値
付近の電圧レベルの入力信号が入力されたとき、電源か
らＣＭＯＳインバータ１を通してグランドに貫通電流が
流れ、消費電力が増加するという問題がある。本発明
は、このようなことに鑑み、消費電力を低減するように
したシュミットトリガ回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、請求項１に記載の発明では、第１及び第
２のＣＭＯＳインバータ（１０、１０Ａ、１０Ｂ、２
０、２０Ａ、２０Ｂ）は、電源とグランドとの間に接続
されて、互いに共通な入力信号を受けるとともに互いに
異なる閾値を有する。出力回路（３０）は、第１及び第
２のＣＭＯＳインバータのいずれか一方の出力信号に応
じてハイレベルになるとともに他方の出力信号に応じて
ローレベルになる信号を出力する。そして、第１及び第
２のＣＭＯＳインバータの少なくとも一方は、電源から
前記一方のＣＭＯＳインバータを通してグランドに流れ
る貫通電流を制限する電流制限手段（Ｒ１、Ｒ２、Ｐ１
１、Ｎ２１）を有する。
成するために、請求項１に記載の発明では、第１及び第
２のＣＭＯＳインバータ（１０、１０Ａ、１０Ｂ、２
０、２０Ａ、２０Ｂ）は、電源とグランドとの間に接続
されて、互いに共通な入力信号を受けるとともに互いに
異なる閾値を有する。出力回路（３０）は、第１及び第
２のＣＭＯＳインバータのいずれか一方の出力信号に応
じてハイレベルになるとともに他方の出力信号に応じて
ローレベルになる信号を出力する。そして、第１及び第
２のＣＭＯＳインバータの少なくとも一方は、電源から
前記一方のＣＭＯＳインバータを通してグランドに流れ
る貫通電流を制限する電流制限手段（Ｒ１、Ｒ２、Ｐ１
１、Ｎ２１）を有する。
【０００５】このように、電流制限手段により貫通電流
が制限されるので、低消費電力化を図ることができる。
また、請求項２に記載の発明のように、電流制限手段に
よって第１及び第２のＣＭＯＳインバータの閾値が互い
に異なる値に設定されるようにしてもよい。さらに、請
求項３に記載の発明にように、電流制限手段としては、
抵抗素子（Ｒ１、Ｒ２）を採用してもよい。
が制限されるので、低消費電力化を図ることができる。
また、請求項２に記載の発明のように、電流制限手段に
よって第１及び第２のＣＭＯＳインバータの閾値が互い
に異なる値に設定されるようにしてもよい。さらに、請
求項３に記載の発明にように、電流制限手段としては、
抵抗素子（Ｒ１、Ｒ２）を採用してもよい。
【０００６】また、請求項４に記載の発明のように、電
流制限手段としては、ＭＯＳトランジスタ（Ｐ１１、Ｎ
２１）を採用してもよい。さらに、請求項５に記載の発
明においては、第１のＣＭＯＳインバータは、電源側か
ら前記ＭＯＳトランジスタ（Ｐ１１）、第１のＰＭＯＳ
トランジスタ（Ｐ１０）及び第１のＮＭＯＳトランジス
タ（Ｎ１０）の順でグランド側まで直列に接続された構
成になっている。そして、ＭＯＳトランジスタとして
は、ゲート端子がグランドに接続された電流制限用ＰＭ
ＯＳトランジスタを採用してもよい。
流制限手段としては、ＭＯＳトランジスタ（Ｐ１１、Ｎ
２１）を採用してもよい。さらに、請求項５に記載の発
明においては、第１のＣＭＯＳインバータは、電源側か
ら前記ＭＯＳトランジスタ（Ｐ１１）、第１のＰＭＯＳ
トランジスタ（Ｐ１０）及び第１のＮＭＯＳトランジス
タ（Ｎ１０）の順でグランド側まで直列に接続された構
成になっている。そして、ＭＯＳトランジスタとして
は、ゲート端子がグランドに接続された電流制限用ＰＭ
ＯＳトランジスタを採用してもよい。
【０００７】また、請求項６に記載の発明においては、
第２のＣＭＯＳインバータは、電源側から第２のＰＭＯ
Ｓトランジスタ（Ｐ２０）、第２のＮＭＯＳトランジス
タ（Ｎ２０）及びＭＯＳトランジスタ（Ｎ２１）の順で
前記グランド側まで直列に接続された構成になってい
る。そして、ＭＯＳトランジスタとしては、そのゲート
端子が電源に接続された電流制限用ＮＭＯＳトランジス
タを採用してもよい。
第２のＣＭＯＳインバータは、電源側から第２のＰＭＯ
Ｓトランジスタ（Ｐ２０）、第２のＮＭＯＳトランジス
タ（Ｎ２０）及びＭＯＳトランジスタ（Ｎ２１）の順で
前記グランド側まで直列に接続された構成になってい
る。そして、ＭＯＳトランジスタとしては、そのゲート
端子が電源に接続された電流制限用ＮＭＯＳトランジス
タを採用してもよい。
【０００８】特に、請求項７に記載の発明においては、
電流制限用ＰＭＯＳトランジスタ及び電流制限用ＮＭＯ
Ｓトランジスタは、外部信号に応じてオフされるように
なっている。従って、シュミットトリガ回路の動作が必
要ないとき、電流制限用ＰＭＯＳトランジスタ及び電流
制限用ＮＭＯＳトランジスタを外部信号に応じてオフす
れば、入力信号の電圧に関わらず、貫通電流をなくすこ
とができる。
電流制限用ＰＭＯＳトランジスタ及び電流制限用ＮＭＯ
Ｓトランジスタは、外部信号に応じてオフされるように
なっている。従って、シュミットトリガ回路の動作が必
要ないとき、電流制限用ＰＭＯＳトランジスタ及び電流
制限用ＮＭＯＳトランジスタを外部信号に応じてオフす
れば、入力信号の電圧に関わらず、貫通電流をなくすこ
とができる。
【０００９】さらに、請求項８に記載の発明において
は、信号レベル固定手段（Ｎ１１、Ｐ２１）は、電流制
限用ＰＭＯＳトランジスタ及び電流制限用ＮＭＯＳトラ
ンジスタがオフ状態のとき、第１及び第２のＣＭＯＳイ
ンバータのそれぞれの出力信号をハイレベル或いはロー
レベルに固定する。これにより、出力回路には、信号レ
ベル固定手段によってハイレベル或いはローレベルの出
力信号が入力されるので、出力回路が電気的ノイズによ
る誤動作することを防止できる。
は、信号レベル固定手段（Ｎ１１、Ｐ２１）は、電流制
限用ＰＭＯＳトランジスタ及び電流制限用ＮＭＯＳトラ
ンジスタがオフ状態のとき、第１及び第２のＣＭＯＳイ
ンバータのそれぞれの出力信号をハイレベル或いはロー
レベルに固定する。これにより、出力回路には、信号レ
ベル固定手段によってハイレベル或いはローレベルの出
力信号が入力されるので、出力回路が電気的ノイズによ
る誤動作することを防止できる。
【００１０】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示す一
例である。
する実施形態に記載の具体的手段との対応関係を示す一
例である。
【００１１】
【発明の実施の形態】以下、本発明を図に示す各実施形
態について説明する。 （第１実施形態）図１に本発明に係るシュミットトリガ
回路の第１実施形態を示す。シュミットトリガ回路は、
図１に示すように、ＣＭＯＳインバータ１０、２０及び
ＲＳフリップフロップ３０を有する。ＣＭＯＳインバー
タ１０は、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトラ
ンジスタＮ１０及び抵抗素子Ｒ１を有する。抵抗素子Ｒ
１は、電源とＰＭＯＳトランジスタＰ１０との間に接続
され、電源から抵抗素子Ｒ１を通してＰＭＯＳトランジ
スタＰ１０及びＮＭＯＳトランジスタＮ１０を経てグラ
ンドに流れる貫通電流を制限する。
態について説明する。 （第１実施形態）図１に本発明に係るシュミットトリガ
回路の第１実施形態を示す。シュミットトリガ回路は、
図１に示すように、ＣＭＯＳインバータ１０、２０及び
ＲＳフリップフロップ３０を有する。ＣＭＯＳインバー
タ１０は、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトラ
ンジスタＮ１０及び抵抗素子Ｒ１を有する。抵抗素子Ｒ
１は、電源とＰＭＯＳトランジスタＰ１０との間に接続
され、電源から抵抗素子Ｒ１を通してＰＭＯＳトランジ
スタＰ１０及びＮＭＯＳトランジスタＮ１０を経てグラ
ンドに流れる貫通電流を制限する。
【００１２】ＣＭＯＳインバータ２０は、ＰＭＯＳトラ
ンジスタＰ２０、ＮＭＯＳトランジスタＮ２０及び抵抗
素子Ｒ２を有する。抵抗素子Ｒ２は、グランドとＮＭＯ
ＳトランジスタＮ２０との間に接続され、電源からＰＭ
ＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２
０を経て抵抗素子Ｒ２を通してグランドに流れる貫通電
流を制限する。
ンジスタＰ２０、ＮＭＯＳトランジスタＮ２０及び抵抗
素子Ｒ２を有する。抵抗素子Ｒ２は、グランドとＮＭＯ
ＳトランジスタＮ２０との間に接続され、電源からＰＭ
ＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２
０を経て抵抗素子Ｒ２を通してグランドに流れる貫通電
流を制限する。
【００１３】但し、本実施形態では、抵抗素子Ｒ１を電
源とＰＭＯＳトランジスタＰ１０との間に接続し、抵抗
素子Ｒ２をＮＭＯＳトランジスタＮ２０とグランドとの
間に接続することで、ＣＭＯＳインバータ１０の閾値
（以下、第１の閾値という）が、ＣＭＯＳインバータ２
０の閾値（以下、第２の閾値という）より低く設定され
ている。
源とＰＭＯＳトランジスタＰ１０との間に接続し、抵抗
素子Ｒ２をＮＭＯＳトランジスタＮ２０とグランドとの
間に接続することで、ＣＭＯＳインバータ１０の閾値
（以下、第１の閾値という）が、ＣＭＯＳインバータ２
０の閾値（以下、第２の閾値という）より低く設定され
ている。
【００１４】ＲＳフリップフロップ３０は、ＮＡＮＤゲ
ート３１、３２及びインバータ３３、３４から構成さ
れ、ＲＳフリップフロップ３０は、ＣＭＯＳインバータ
２０の出力信号の電圧レベルがハイレベルからローレベ
ルになったとき、ハイレベル信号を出力端子ｏｕｔから
出力する一方、ＣＭＯＳインバータ１０からの出力信号
の電圧レベルがローレベルからハイレベルになったと
き、ローレベル信号を出力端子ｏｕｔから出力する。次
に、上記構成において、作動を説明する。
ート３１、３２及びインバータ３３、３４から構成さ
れ、ＲＳフリップフロップ３０は、ＣＭＯＳインバータ
２０の出力信号の電圧レベルがハイレベルからローレベ
ルになったとき、ハイレベル信号を出力端子ｏｕｔから
出力する一方、ＣＭＯＳインバータ１０からの出力信号
の電圧レベルがローレベルからハイレベルになったと
き、ローレベル信号を出力端子ｏｕｔから出力する。次
に、上記構成において、作動を説明する。
【００１５】先ず、入力信号が入力端子ｉｎからＣＭＯ
Ｓインバータ１０に入力され、入力信号の電圧レベルが
ＣＭＯＳインバータ１０の第１の閾値より低いとき、Ｃ
ＭＯＳインバータ１０は、その出力端子ｎ１からハイレ
ベル信号を出力する。そして、ＲＳフリップフロップ３
０のインバータ３３は、ＣＭＯＳインバータ１０からの
ハイレベル信号を受け出力端子ｎ３からローレベル信号
をＮＡＮＤゲート３１に出力し、ＮＡＮＤゲート３１は
その出力端子ｎ４からハイレベル信号をＮＡＮＤゲート
３２に出力する。
Ｓインバータ１０に入力され、入力信号の電圧レベルが
ＣＭＯＳインバータ１０の第１の閾値より低いとき、Ｃ
ＭＯＳインバータ１０は、その出力端子ｎ１からハイレ
ベル信号を出力する。そして、ＲＳフリップフロップ３
０のインバータ３３は、ＣＭＯＳインバータ１０からの
ハイレベル信号を受け出力端子ｎ３からローレベル信号
をＮＡＮＤゲート３１に出力し、ＮＡＮＤゲート３１は
その出力端子ｎ４からハイレベル信号をＮＡＮＤゲート
３２に出力する。
【００１６】また、入力信号は、入力端子ｉｎからＣＭ
ＯＳインバータ２０にも入力され、当該入力信号の電圧
レベルはＣＭＯＳインバータ２０の第２の閾値より低い
ので、ＣＭＯＳインバータ２０は、その出力端子ｎ２か
らハイレベル信号をＮＡＮＤゲート３２に出力する。こ
こで、ＮＡＮＤゲート３２は、ＮＡＮＤゲート３１から
のハイレベル信号を受けているので、その出力端子ｎ５
からローレベル信号をＮＡＮＤゲート３１に出力する。
ＯＳインバータ２０にも入力され、当該入力信号の電圧
レベルはＣＭＯＳインバータ２０の第２の閾値より低い
ので、ＣＭＯＳインバータ２０は、その出力端子ｎ２か
らハイレベル信号をＮＡＮＤゲート３２に出力する。こ
こで、ＮＡＮＤゲート３２は、ＮＡＮＤゲート３１から
のハイレベル信号を受けているので、その出力端子ｎ５
からローレベル信号をＮＡＮＤゲート３１に出力する。
【００１７】次に、入力信号の電圧レベルが上がり、第
１の閾値と第２の閾値の間の値になったとき、ＣＭＯＳ
インバータ１０は、その出力端子ｎ１からローレベル信
号をインバータ３３に出力し、インバータ３３はＮＡＮ
Ｄゲート３１にハイレベル信号を出力する。しかしなが
ら、この状態では、ＮＡＮＤゲート３１は、ＮＡＮＤゲ
ート３２からのローレベル信号を受けているので、ＮＡ
ＮＤゲート３１は、ハイレベル信号を出力する状態を保
持する。
１の閾値と第２の閾値の間の値になったとき、ＣＭＯＳ
インバータ１０は、その出力端子ｎ１からローレベル信
号をインバータ３３に出力し、インバータ３３はＮＡＮ
Ｄゲート３１にハイレベル信号を出力する。しかしなが
ら、この状態では、ＮＡＮＤゲート３１は、ＮＡＮＤゲ
ート３２からのローレベル信号を受けているので、ＮＡ
ＮＤゲート３１は、ハイレベル信号を出力する状態を保
持する。
【００１８】次に、入力信号の電圧レベルが第２の閾値
より高くなったとき、ＣＭＯＳインバータ２０がその出
力端子ｎ２からローレベル信号をＮＡＮＤゲート３２に
出力する。すると、ＮＡＮＤゲート３２は、その出力端
子ｎ５からハイレベル信号をＮＡＮＤゲート３１に出力
し、ＮＡＮＤゲート３１はその出力端子ｎ４からローレ
ベル信号をインバータ３４に出力し、インバータ３４は
ハイレベル信号を出力する。このことにより、ＲＳフリ
ップフロップ３０はセット状態になる。
より高くなったとき、ＣＭＯＳインバータ２０がその出
力端子ｎ２からローレベル信号をＮＡＮＤゲート３２に
出力する。すると、ＮＡＮＤゲート３２は、その出力端
子ｎ５からハイレベル信号をＮＡＮＤゲート３１に出力
し、ＮＡＮＤゲート３１はその出力端子ｎ４からローレ
ベル信号をインバータ３４に出力し、インバータ３４は
ハイレベル信号を出力する。このことにより、ＲＳフリ
ップフロップ３０はセット状態になる。
【００１９】次に、入力信号の電圧レベルが下がり、第
１の閾値と第２の閾値の間になったとき、ＮＡＮＤゲー
ト３１、３２の出力信号の状態は変化せず、インバータ
３４の出力信号は、ハイレベル信号のままである。次
に、入力信号の電圧レベルが第１の閾値より低くなった
とき、ＲＳフリップフロップ３０が出力端子ｏｕｔから
ローレベル信号を出力する。このことにより、ＲＳフリ
ップフロップ３０はリセット状態になる。
１の閾値と第２の閾値の間になったとき、ＮＡＮＤゲー
ト３１、３２の出力信号の状態は変化せず、インバータ
３４の出力信号は、ハイレベル信号のままである。次
に、入力信号の電圧レベルが第１の閾値より低くなった
とき、ＲＳフリップフロップ３０が出力端子ｏｕｔから
ローレベル信号を出力する。このことにより、ＲＳフリ
ップフロップ３０はリセット状態になる。
【００２０】そして、入力信号の電圧レベルが第１の閾
値の値に近くなったとき、ＣＭＯＳインバータ１０のＰ
ＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ
１０が導通状態になり、貫通電流が流れるが、抵抗素子
Ｒ１により貫通電流が制限される。また、入力信号の電
圧レベルが第２の閾値の値に近くなったたとき、ＣＭＯ
Ｓインバータ２０のＰＭＯＳトランジスタＰ２０及びＮ
ＭＯＳトランジスタＮ２０が導通状態になり、貫通電流
が流れるが、抵抗素子Ｒ２により貫通電流が制限され
る。
値の値に近くなったとき、ＣＭＯＳインバータ１０のＰ
ＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ
１０が導通状態になり、貫通電流が流れるが、抵抗素子
Ｒ１により貫通電流が制限される。また、入力信号の電
圧レベルが第２の閾値の値に近くなったたとき、ＣＭＯ
Ｓインバータ２０のＰＭＯＳトランジスタＰ２０及びＮ
ＭＯＳトランジスタＮ２０が導通状態になり、貫通電流
が流れるが、抵抗素子Ｒ２により貫通電流が制限され
る。
【００２１】以上説明したように、抵抗素子Ｒ１（或い
は、抵抗素子Ｒ２）は、ＣＭＯＳインバータ１０（或い
はＣＭＯＳインバータ２０）を流れる貫通電流を制限す
るので、シュミットトリガ回路の低消費電力化を実現し
得る。また、貫通電流を制限する為の抵抗素子Ｒ１、Ｒ
２を利用して、ＣＭＯＳインバータ１０、２０の第１及
び第２の閾値を設定しているので、ＣＭＯＳインバータ
１０、２０の設計の自由度が高くなる。
は、抵抗素子Ｒ２）は、ＣＭＯＳインバータ１０（或い
はＣＭＯＳインバータ２０）を流れる貫通電流を制限す
るので、シュミットトリガ回路の低消費電力化を実現し
得る。また、貫通電流を制限する為の抵抗素子Ｒ１、Ｒ
２を利用して、ＣＭＯＳインバータ１０、２０の第１及
び第２の閾値を設定しているので、ＣＭＯＳインバータ
１０、２０の設計の自由度が高くなる。
【００２２】なお、本発明の実施にあたり、抵抗素子Ｒ
１、Ｒ２としては、ポリシリコン層、（ＰＯＬＹ抵
抗）、Ｎ型拡散層、若しくはＰ型拡散層を用いて構成す
るようにしてもよい。また、上記第１実施形態では、Ｃ
ＭＯＳインバータ１０、２０のそれぞれに抵抗素子Ｒ
１、Ｒ２を採用した例につき説明したが、これに限ら
ず、ＣＭＯＳインバータ１０（或いは、ＣＭＯＳインバ
ータ２０）のいずれか一方に抵抗素子Ｒ１（或いは、抵
抗素子Ｒ２）を採用するようにしてもよい。
１、Ｒ２としては、ポリシリコン層、（ＰＯＬＹ抵
抗）、Ｎ型拡散層、若しくはＰ型拡散層を用いて構成す
るようにしてもよい。また、上記第１実施形態では、Ｃ
ＭＯＳインバータ１０、２０のそれぞれに抵抗素子Ｒ
１、Ｒ２を採用した例につき説明したが、これに限ら
ず、ＣＭＯＳインバータ１０（或いは、ＣＭＯＳインバ
ータ２０）のいずれか一方に抵抗素子Ｒ１（或いは、抵
抗素子Ｒ２）を採用するようにしてもよい。
【００２３】（第２実施形態）図２に示すように、図１
に示す抵抗素子Ｒ１に置き換えてＰＭＯＳトランジスタ
Ｐ１１を採用し、図１に示す抵抗素子Ｒ２に置き換えて
ＮＭＯＳトランジスタＰ２１を採用しても、図１に示す
シュミットトリガ回路と同様の動作を行うようにするこ
ともできる。
に示す抵抗素子Ｒ１に置き換えてＰＭＯＳトランジスタ
Ｐ１１を採用し、図１に示す抵抗素子Ｒ２に置き換えて
ＮＭＯＳトランジスタＰ２１を採用しても、図１に示す
シュミットトリガ回路と同様の動作を行うようにするこ
ともできる。
【００２４】但し、ＰＭＯＳトランジスタＰ１１は、そ
のオン抵抗が抵抗素子Ｒ１と同様の値が設定され、ＮＭ
ＯＳトランジスタＮ２１は、オン抵抗が抵抗素子Ｒ２と
同様の値が設定されている。また、ＰＭＯＳトランジス
タＰ１１は、そのゲート端子がグランドに接続され、Ｎ
ＭＯＳトランジスタＮ２１は、そのゲート端子が電源に
接続されている。
のオン抵抗が抵抗素子Ｒ１と同様の値が設定され、ＮＭ
ＯＳトランジスタＮ２１は、オン抵抗が抵抗素子Ｒ２と
同様の値が設定されている。また、ＰＭＯＳトランジス
タＰ１１は、そのゲート端子がグランドに接続され、Ｎ
ＭＯＳトランジスタＮ２１は、そのゲート端子が電源に
接続されている。
【００２５】（第３実施形態）本実施形態では、シュミ
ットトリガ回路の動作が必要ないとき、外部コントール
信号を採用して貫通電流をなくすようにしている。この
場合の構成を図３に示す。本実施形態によれば、図２に
示すＣＭＯＳインバータ１０ＡにＮＭＯＳトランジスタ
Ｎ１１を追加し、ＰＭＯＳトランジスタＰ１１とＮＭＯ
ＳトランジスタＮ１１との双方のゲート端子を接続し
て、ＮＯＲゲート１０Ｂを構成する。ＰＭＯＳトランジ
スタＰ１１とＮＭＯＳトランジスタＮ１１との双方のゲ
ート端子には、インバータ５０が接続され、インバータ
５０は外部コントール信号ｅｎが入力される。
ットトリガ回路の動作が必要ないとき、外部コントール
信号を採用して貫通電流をなくすようにしている。この
場合の構成を図３に示す。本実施形態によれば、図２に
示すＣＭＯＳインバータ１０ＡにＮＭＯＳトランジスタ
Ｎ１１を追加し、ＰＭＯＳトランジスタＰ１１とＮＭＯ
ＳトランジスタＮ１１との双方のゲート端子を接続し
て、ＮＯＲゲート１０Ｂを構成する。ＰＭＯＳトランジ
スタＰ１１とＮＭＯＳトランジスタＮ１１との双方のゲ
ート端子には、インバータ５０が接続され、インバータ
５０は外部コントール信号ｅｎが入力される。
【００２６】また、図２に示すＣＭＯＳインバータ２０
ＡにＮＭＯＳトランジスタＮ２１を追加し、ＮＭＯＳト
ランジスタＮ２１とＰＭＯＳトランジスタＰ２１との双
方のゲート端子を接続して、ＮＡＮＤゲート２０Ｂを構
成する。ＮＭＯＳトランジスタＮ２１とＰＭＯＳトラン
ジスタＰ２１との双方のゲート端子には、外部コントロ
ール信号ｅｎが入力される。
ＡにＮＭＯＳトランジスタＮ２１を追加し、ＮＭＯＳト
ランジスタＮ２１とＰＭＯＳトランジスタＰ２１との双
方のゲート端子を接続して、ＮＡＮＤゲート２０Ｂを構
成する。ＮＭＯＳトランジスタＮ２１とＰＭＯＳトラン
ジスタＰ２１との双方のゲート端子には、外部コントロ
ール信号ｅｎが入力される。
【００２７】ここで、シュミットトリガ回路の動作が必
要ないとき、外部コントロール信号ｅｎとしてローレベ
ル信号がインバータ５０に入力され、インバータ５０
は、ハイレベル信号をＮＯＲゲート１０ＢのＰＭＯＳト
ランジスタＰ１１に出力する。従って、ＰＭＯＳトラン
ジスタＰ１１は、オフ状態になり、入力信号の電圧レベ
ルに関わらず、ＮＯＲゲート１０Ｂの貫通電流をなくす
ことができる。
要ないとき、外部コントロール信号ｅｎとしてローレベ
ル信号がインバータ５０に入力され、インバータ５０
は、ハイレベル信号をＮＯＲゲート１０ＢのＰＭＯＳト
ランジスタＰ１１に出力する。従って、ＰＭＯＳトラン
ジスタＰ１１は、オフ状態になり、入力信号の電圧レベ
ルに関わらず、ＮＯＲゲート１０Ｂの貫通電流をなくす
ことができる。
【００２８】さらに、外部コントロール信号ｅｎとして
ローレベル信号がＮＡＮＤゲート２０ＢのＮＭＯＳトラ
ンジスタＮ２１に入力され、ＮＭＯＳトランジスタＮ２
１は、オフ状態になり、ＮＡＮＤゲート２０Ｂの貫通電
流をなくすことができる。また、インバータ５０は、ハ
イレベル信号をＮＯＲゲート１０ＢのＮＭＯＳトランジ
スタＮ１１にも出力し、ＮＭＯＳトランジスタＮ１１は
オンし、ローレベル信号がＲＳフリップフロップ３０の
インバータ３３に入力される。そして、ＰＭＯＳトラン
ジスタＰ２１は、外部コントロール信号ｅｎとしてロー
レベル信号を受けオンし、ＲＳフリップフロップ３０の
ＮＡＮＤゲート３２には、電源からＰＭＯＳトランジス
タＰ２１を通してハイレベル信号が入力される。
ローレベル信号がＮＡＮＤゲート２０ＢのＮＭＯＳトラ
ンジスタＮ２１に入力され、ＮＭＯＳトランジスタＮ２
１は、オフ状態になり、ＮＡＮＤゲート２０Ｂの貫通電
流をなくすことができる。また、インバータ５０は、ハ
イレベル信号をＮＯＲゲート１０ＢのＮＭＯＳトランジ
スタＮ１１にも出力し、ＮＭＯＳトランジスタＮ１１は
オンし、ローレベル信号がＲＳフリップフロップ３０の
インバータ３３に入力される。そして、ＰＭＯＳトラン
ジスタＰ２１は、外部コントロール信号ｅｎとしてロー
レベル信号を受けオンし、ＲＳフリップフロップ３０の
ＮＡＮＤゲート３２には、電源からＰＭＯＳトランジス
タＰ２１を通してハイレベル信号が入力される。
【００２９】このように、インバータ３３にはローレベ
ル信号が入力され、ＮＡＮＤゲート３２には、ハイレベ
ル信号が入力されるので、ＲＳフリップフロップ３０が
電気的ノイズ等により誤作動することを防止できる。ま
た、外部コントロール信号ｅｎとしてハイレベル信号が
インバータ５０を通してＮＯＲゲート１０Ｂに出力され
るとともに、ＮＡＮＤゲート２０Ｂに出力されれば、シ
ュミットトリガ回路は、図２に示すシュミットトリガ回
路と同様に作動する。
ル信号が入力され、ＮＡＮＤゲート３２には、ハイレベ
ル信号が入力されるので、ＲＳフリップフロップ３０が
電気的ノイズ等により誤作動することを防止できる。ま
た、外部コントロール信号ｅｎとしてハイレベル信号が
インバータ５０を通してＮＯＲゲート１０Ｂに出力され
るとともに、ＮＡＮＤゲート２０Ｂに出力されれば、シ
ュミットトリガ回路は、図２に示すシュミットトリガ回
路と同様に作動する。
【００３０】なお、本発明の実施にあたり、シュミット
トリガ回路として、非接触型ＩＣカードの入力回路、自
動車搭載用電子回路等、その他一般の電子回路に適用し
てもよい。
トリガ回路として、非接触型ＩＣカードの入力回路、自
動車搭載用電子回路等、その他一般の電子回路に適用し
てもよい。
【図１】本発明の第１実施形態のシュミットトリガ回路
を示す電気回路図である。
を示す電気回路図である。
【図２】本発明の第２実施形態のシュミットトリガ回路
を示す電気回路図である。
を示す電気回路図である。
【図３】本発明の第３実施形態のシュミットトリガ回路
を示す電気回路図である。
を示す電気回路図である。
【図４】従来技術のシュミットトリガ回路を示す電気回
路図である。
路図である。
１０、１０Ａ、２０、２０Ａ…ＣＭＯＳインバータ、１
０Ｂ…ＮＯＲゲート、２０Ｂ…ＮＡＮＤゲート、３０…
ＲＳフリップフロップ、Ｒ１、Ｒ２…抵抗素子、Ｐ１
０、Ｐ１１、Ｐ２０、Ｐ２１…ＰＭＯＳトランジスタ、
Ｎ１０、Ｎ１１、Ｎ２０、Ｎ２１…ＮＭＯＳトランジス
タ。
０Ｂ…ＮＯＲゲート、２０Ｂ…ＮＡＮＤゲート、３０…
ＲＳフリップフロップ、Ｒ１、Ｒ２…抵抗素子、Ｐ１
０、Ｐ１１、Ｐ２０、Ｐ２１…ＰＭＯＳトランジスタ、
Ｎ１０、Ｎ１１、Ｎ２０、Ｎ２１…ＮＭＯＳトランジス
タ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 我妻 秀治 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5J043 AA03 BB04 FF00 GG04
Claims (8)
- 【請求項１】 電源とグランドとの間に接続されて、互
いに共通な入力信号を受けるとともに互いに異なる閾値
を有する第１及び第２のＣＭＯＳインバータ（１０、１
０Ａ、１０Ｂ、２０、２０Ａ、２０Ｂ）と、 前記第１及び第２のＣＭＯＳインバータのいずれか一方
の出力信号に応じてハイレベルになるとともに他方の出
力信号に応じてローレベルになる信号を出力する出力回
路（３０）とを有するシュミットトリガ回路であって、 前記第１及び第２のＣＭＯＳインバータの少なくとも一
方は、前記電源から前記一方のＣＭＯＳインバータを通
して前記グランドに流れる貫通電流を制限する電流制限
手段（Ｒ１、Ｒ２、Ｐ１１、Ｎ２１）を有することを特
徴とするシュミットトリガ回路。 - 【請求項２】 前記電流制限手段によって前記第１及び
第２のＣＭＯＳインバータの閾値が互いに異なる値に設
定されていることを特徴とする請求項１に記載のシュミ
ットトリガ回路。 - 【請求項３】 前記電流制限手段は、抵抗素子（Ｒ１、
Ｒ２）であることを特徴とする請求項１又は２に記載の
シュミットトリガ回路。 - 【請求項４】 前記電流制限手段は、ＭＯＳトランジス
タ（Ｐ１１、Ｎ２１）であることを特徴とする請求項１
又は２に記載のシュミットトリガ回路。 - 【請求項５】 前記第１のＣＭＯＳインバータは、前記
電源側から前記ＭＯＳトランジスタ（Ｐ１１）、第１の
ＰＭＯＳトランジスタ（Ｐ１０）及び第１のＮＭＯＳト
ランジスタ（Ｎ１０）の順で前記グランド側まで直列に
接続された構成になっており、 前記ＭＯＳトランジスタは、ゲート端子が前記グランド
に接続された電流制限用ＰＭＯＳトランジスタであるこ
とを特徴とする請求項４に記載のシュミットトリガ回
路。 - 【請求項６】 前記第２のＣＭＯＳインバータは、前記
電源側から第２のＰＭＯＳトランジスタ（Ｐ２０）、第
２のＮＭＯＳトランジスタ（Ｎ２０）及び前記ＭＯＳト
ランジスタ（Ｎ２１）の順で前記グランド側まで直列に
接続された構成になっており、 前記ＭＯＳトランジスタは、そのゲート端子が前記電源
に接続された電流制限用ＮＭＯＳトランジスタであるこ
とを特徴とする請求項４又は５に記載のシュミットトリ
ガ回路。 - 【請求項７】 電源とグランドとの間に接続されて、互
いに共通な入力信号を受けるとともに互いに異なる閾値
を有する第１及び第２のＣＭＯＳインバータ（１０、１
０Ａ、１０Ｂ、２０、２０Ａ、２０Ｂ）と、 前記第１及び第２のＣＭＯＳインバータのいずれか一方
の出力信号に応じてハイレベルになるとともに他方の出
力信号に応じてローレベルになる信号を出力する出力回
路（３０）とを有するシュミットトリガ回路であって、 前記第１のＣＭＯＳインバータは、前記電源側から電流
制限用ＰＭＯＳトランジスタ（Ｐ１１）、第１のＰＭＯ
Ｓトランジスタ（Ｐ１０）及び第１のＮＭＯＳトランジ
スタ（Ｎ１０）の順で前記グランド側まで直列に接続さ
れた構成になっており、 前記第２のＣＭＯＳインバータは、前記電源側から第２
のＰＭＯＳトランジスタ（Ｐ２０）、第２のＮＭＯＳト
ランジスタ（Ｎ２０）及び電流制限用ＮＭＯＳトランジ
スタ（Ｎ２１）の順で前記グランド側まで直列に接続さ
れた構成になっており、 前記電流制限用ＰＭＯＳトランジスタ及び前記電流制限
用ＮＭＯＳトランジスタは、外部信号に応じてオフされ
るようになっていることを特徴とするシュミットトリガ
回路。 - 【請求項８】 前記電流制限用ＰＭＯＳトランジスタ及
び前記電流制限用ＮＭＯＳトランジスタがオフ状態のと
き、前記第１及び第２のＣＭＯＳインバータのそれぞれ
の前記出力信号をハイレベル或いはローレベルに固定す
る信号レベル固定手段（Ｎ１１、Ｐ２１）を備えたこと
を特徴とする請求項７に記載のシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137278A JP2000332580A (ja) | 1999-05-18 | 1999-05-18 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137278A JP2000332580A (ja) | 1999-05-18 | 1999-05-18 | シュミットトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332580A true JP2000332580A (ja) | 2000-11-30 |
Family
ID=15194948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137278A Pending JP2000332580A (ja) | 1999-05-18 | 1999-05-18 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975153B2 (en) * | 2003-11-05 | 2005-12-13 | Texas Instruments Incorporated | Low power input with hysteresis circuit and methods therefor |
| JP2008141547A (ja) * | 2006-12-04 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 遅延回路 |
| US11894849B2 (en) | 2021-11-24 | 2024-02-06 | Ablic Inc. | Schmitt trigger circuit |
-
1999
- 1999-05-18 JP JP11137278A patent/JP2000332580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975153B2 (en) * | 2003-11-05 | 2005-12-13 | Texas Instruments Incorporated | Low power input with hysteresis circuit and methods therefor |
| JP2008141547A (ja) * | 2006-12-04 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 遅延回路 |
| US11894849B2 (en) | 2021-11-24 | 2024-02-06 | Ablic Inc. | Schmitt trigger circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070626 |