KR20060101306A - 파워 온 리셋 신호를 생성하는 반도체 장치 - Google Patents

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Abstract

기준 전압 발생 회로는 전원 전압을 받아 기준 전압을 발생한다. 기준 전압 레벨 보장 회로는 상기 기준 전압의 값이 규정값에 도달한 것을 검지하면 검지 신호를 발생한다. 전원 전압 검지 회로는 전원 전압을 분할하여 얻어지는 전압을 상기 기준 전압과 비교하여 파워 온 리셋(Power on reset) 신호를 출력하는 전압 비교 회로를 갖는다. 상기 전압 비교 회로의 동작은 검지 신호에 기초하여 제어된다. 전원 전압의 값이 작고 기준 전압의 값도 작을 때에는, 전압 비교 회로는 동작하지 않고, 파워 온 리셋(Power on reset) 신호는 출력되지 않는다. 전원 전압의 값이 커지고, 기준 전압의 값이 규정값에 도달하면, 전압 비교 회로가 동작하고, 분할 전압과 기준 전압의 비교 결과에 따라서 파워 온 리셋(Power on reset) 신호가 출력된다.
파워 온 리셋, 전원 전압, 전원 검지 회로, 전압 비교 회로, 기준 전압

Description

파워 온 리셋 신호를 생성하는 반도체 장치{SEMICONDUCTOR DEVICE FOR GENERATING POWER ON RESET SIGNAL}
도 1은 제1 실시예에 따른 반도체 장치의 블록도.
도 2는 도 1에 도시한 반도체 장치의 각 부의 구성을 구체적으로 나타낸 회로도.
도 3은 제2 실시예에 따른 반도체 장치의 블록도.
도 4는 도 3에 도시한 반도체 장치의 각 부의 구성을 구체적으로 나타낸 회로도.
도 5는 제1, 제2 실시예에 따른 반도체 장치에 있어서 전원 투입시의 주요부의 전압 변화를 나타낸 특성도.
도 6은 제3 실시예에 따른 반도체 장치의 블록도.
도 7은 도 6에 도시한 반도체 장치의 각 부의 구성을 구체적으로 나타낸 회로도.
도 8은 제4 실시예에 따른 반도체 장치의 블록도.
도 9는 도 8에 도시한 반도체 장치의 전원 전압 검지 회로 및 그 주변 회로의 구성을 구체적으로 나타낸 회로도.
도 10은 제4 실시예의 변형예에 따른 반도체 장치의 블록도.
도 11은 제5 실시예에 따른 반도체 장치의 블록도.
도 12는 도 11의 전원 전압 검지 회로 및 그 주변 회로의 구성을 구체적으로 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기준 전압 발생 회로
20 : 레벨 보장 회로
30 : 전원 전압 검지 회로
40 : 논리 동작 보장 전압 검지 회로
50 : 전원 전압 검지 회로
[특허문헌 1] 일본 특허공개 평11-344533호 공보
본 출원은 2005년 3월 17일자로 선출원된 일본 특허출원 2005-77802호를 우선권 주장하는 것으로, 그 전체 내용이 여기에 참조로서 개시되어 있다.
본 발명은 파워 온 리셋(Power on reset) 신호를 출력하는 회로를 내장한 반도체 장치에 관한 것이다.
반도체 장치의 전원 투입시에는 오동작을 피하기 위하여, 전원 전압의 값이 동작 범위에 들어간 사실을 검지하고, 이 검지 신호에 기초하여 초기화 동작을 실 행할 필요가 있다. 전원 전압을 검지하는 검지 전압은 항상 동작 보장 전압 이하로 되도록 설정할 필요가 있으며, 아울러 모든 회로가 정상적으로 동작하는 값이어야 한다. 전원 전압의 검지에는 트랜지스터의 임계 전압을 이용하는 방법과, 용량의 충방전을 이용하는 방법 등이 있다. 그러나, 어느 방법이든지, 프로세스 변동 또는 온도 특성에 따라서, 검지 전압이 변동되는 것은 피할 수 없다.
전원 전압의 상승이 극단적으로 느린 경우, 초기화 동작은 검지 전압 하에서 실행된다. 그러나, 검지 전압의 변동이 큰 경우, 초기화 동작이 필요한 회로의 동작 범위를 밑돌게 될 우려가 있어, 정확한 전압을 검지하는 것이 요망되고 있다.
특히, 다전원을 갖는 반도체 장치의 경우에는, 모든 전원이 투입된 사실을 검지하여 동작이 개시된다. 그러나, 모든 전원의 투입이 항상 동시는 아니기 때문에, 어느 전원은 최대 동작 전압, 어느 전원은 동작 보장 전압 이하의 상태에서 초기화 동작이 실행되는 경우가 발생한다. 초기화가 실행되는 회로가 복수개의 전원을 사용하는 경우, 통상의 동작 전압보다도 전원 검지 회로의 변동분만큼 넓은 전압 범위에서 동작하는 것이 요구되어, 특히 회로 설계를 곤란하게 하고 있다.
전원 전압을 정확히 검지하기 위해서는, 전원 전압을, 밴드갭 레퍼런스(Band Gap Reference; BGR) 회로 등으로부터 출력되는 기준 전압과 비교하는 것이 바람직하다. 그러나, 전원 전압값이 낮을 때는 기준 전압 자체의 레벨을 보장할 수 없기 때문에, 기준 전압 발생 회로의 전원을 승압하는 등의 대책을 강구할 필요가 있어서, 회로가 복잡하고 대규모로 되는 문제가 있다.
더욱이, 특허문헌 1에는 복수개의 직류 전원 장치를 구비하며, 제1, 제2, 제3 순서로 순차로 복수개의 유닛 전원의 시동의 시퀀스(sequence) 제어를 실행하는 반도체 시험 장치의 전원 장치에 있어서, 제1 유닛 전원이 제2 유닛 전원보다 먼저 직류 전압을 부하 장치에 공급해야 하는 것이라 했을 때, 제1 유닛 전원이 출력하는 직류 전압이 소정값 이상에 도달한 사실을 검출하여 제2 유닛 전원의 직류 전압을 출력하는 시퀀스(sequence) 제어 수단을 구비한 반도체 시험 장치가 개시되어 있다.
본 발명의 제1 양태에 따르면, 전원 전압을 받고, 전원 전압보다도 작은 값의 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 접속되고, 상기 기준 전압의 값이 제1 규정값에 도달한 사실을 검지하여 제1 검지 신호를 발생하는 기준 전압 레벨 보장 회로와, 상기 기준 전압 발생 회로 및 상기 기준 전압 레벨 보장 회로에 접속되고, 상기 전원 전압에 따른 값을 갖는 제1 전압과 상기 기준 전압을 비교하고 상기 제1 검지 신호에 기초하여 동작이 제어되는 전압 비교 회로를 포함하고, 상기 전압 비교 회로의 비교 결과에 기초하여 파워 온 리셋(Power on reset) 신호를 출력하는 제1 전원 전압 검지 회로로 구성되는 반도체 장치가 제공된다.
(제1 실시예)
도 1은 제1 실시예에 따른 반도체 장치의 블록도이다. 이 반도체 장치는 기준 전압 발생 회로(10), 기준 전압 레벨 보장 회로(20), 및 전원 전압 검지 회로 (30)를 구비한다.
기준 전압 발생 회로(10)는 전원 전압(VDD1)을 받고, VDD1으로부터 VDD1보다 작은 값의 기준 전압(VREF)을 발생한다. 기준 전압 발생 회로(10)는 예를 들면 BGR 회로로 구성해도 된다. 그러나, BGR 회로에 한정되지 않고 다른 형식의 기준 전압 발생 회로이어도 된다.
기준 전압 레벨 보장 회로(20)는 기준 전압 발생 회로(10)에서 발생되는 기준 전압(VREF)의 값이 소정의 규정값에 도달한 사실을 검지한다. 기준 전압 레벨 보장 회로(20)의 검지 신호(EN1)는 전원 전압 검지 회로(30)에 공급된다.
전원 전압 검지 회로(30)는 검지 신호(EN1)에 기초하여 동작이 제어되는 전압 비교 회로를 구비하며, 아울러 전원 전압(VDD1)이 소정의 분할비로 분할되어 전원 전압(VDD1)에 비례한 값을 갖는 분할 전압을 전압 비교 회로에서 기준 전압(VREF)과 비교하고, 이 비교 결과에 기초하여 파워 온 리셋(Power on reset) 신호(PON)의 활성화를 실행한다.
상기와 같은 구성에 있어서, 전원 투입후, 전원 전압(VDD1)이 규정값에 도달하지 않고, VDD1의 값이 낮은 경우, 기준 전압 발생 회로(10)는 본래 발생할 값의 기준 전압을 발생하지 않는 경우가 있다. 기준 전압 레벨 보장 회로(20)는 기준 전압(VREF)의 값을 모니터하고, VREF의 값이 규정값에 도달한 사실을 검지한다.
즉 본 실시예의 반도체 장치에서는, 기준 전압(VREF)의 값이 규정값에 도달하고 나서, 전원 전압 검지 회로(30) 내의 전압 비교 회로에서, 전원 전압에 따른 값을 갖는 전압이 기준 전압(VREF)과 비교된다. 그 결과, 전원 전압(VDD1)을 정확 히 검지하여 파워 온 리셋(Power on reset) 신호(PON)를 출력할 수 있다.
도 2는 도 1에 도시한 반도체 장치의 각 부의 구성을 구체적으로 나타낸 회로도이다. 이 경우, 기준 전압 발생 회로(10)는 BGR 회로로 구성되어 있다. 이 BGR 회로는 일반적으로 잘 알려진 구성의 것이고, 각 소스가 전원 전압(VDD1)의 공급 노드에 접속되고, 커런트 미러 부하를 구성하는 한쌍의 PMOS 트랜지스터(101, 102)와, 이 커런트 미러 부하에 접속된 구동용의 한쌍의 NMOS 트랜지스터(103, 104)와, NMOS 트랜지스터(103, 104)의 공통 드레인과 접지 전압(GND)의 공급 노드 사이에 접속되고, 게이트에 직류 바이어스 전압(VBN1)이 공급되는 전류원(電流源)용의 NMOS 트랜지스터(105)와, 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 직렬로 접속된 PMOS 트랜지스터(106), 저항 소자(107) 및 순방향의 다이오드(108)와, PMOS 트랜지스터(106)와 저항 소자(107)의 직렬 접속 노드, 즉 기준 전압(VREF)의 출력 노드에 일단이 접속된 저항 소자(109)와, 저항 소자(109)의 타단에 일단이 접속된 저항 소자(110)와, 저항 소자(110)의 타단과 접지 전압(GND)의 공급 노드 사이에 각각 순방향으로 되도록 병렬로 접속된 복수개의 다이오드(111)를 갖는다.
이와 같은 구성의 BGR 회로에서는, 전원 투입후에, PMOS 트랜지스터(106)와 저항 소자(107)의 직렬 접속 노드로부터 기준 전압(VREF)이 출력된다.
기준 전압 레벨 보장 회로(20)는 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 소스, 드레인 간이 직렬로 접속된 PMOS 트랜지스터(201) 및 NMOS 트랜지스터(202)와, 상기 2개의 MOS 트랜지스터(201, 202)의 직렬 접속 노 드에 입력 단자가 접속된 인버터 회로(203)와, 인버터 회로(203)의 출력을 반전하는 인버터 회로(204)를 구비한다. PMOS 트랜지스터(201)의 게이트에는 기준 전압(VREF)이 공급되고, NMOS 트랜지스터(202)의 게이트에는 이 NMOS 트랜지스터(202)에 미소한 전류가 흐르도록 직류 바이어스 전압(VBN2)이 공급된다.
이와 같은 구성의 기준 전압 레벨 보장 회로(20)에 있어서, 전원 투입후, 전원 전압(VDD1)의 값이 낮고, 기준 전압(VREF)의 값이 규정값보다도 낮은 경우에는, PMOS 트랜지스터(201)가 오프(off) 상태로 되고, 인버터 회로(204)로부터 출력되는 검지 신호(EN1)는 "L"레벨로 된다. 그리고, 전원 전압(VDD1)의 값이 상승하여, 기준 전압(VREF)의 값이 규정값에 도달하면, PMOS 트랜지스터(201)가 온(on) 상태로 되고, 검지 신호(EN1)는 "H"레벨로 반전한다. 이 경우, 기준 전압(VREF)의 규정값은 전원 전압이 정상 상태로 되었을 때의 VDD1의 값으로부터 PMOS 트랜지스터(201)의 임계 전압의 절대값 ｜Vth｜정도 이상 낮은 값으로 설정된다.
전원 전압 검지 회로(30)는 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 직렬로 접속되어 전압(VDD1)을 소정의 분할비 α1(α1＜1)로 분할한 전압(SEN)을 출력하는 한쌍의 저항 소자로 이루어지는 저항 분할 회로(301)와, 기준 전압 레벨 보장 회로(20)로부터 출력되는 검지 신호(EN1)에 기초하여 동작이 제어되고, 전압(SEN)을 기준 전압(VREF)와 비교하는 전압 비교기 회로(302)와, 이 전압 비교기 회로(302)의 출력을 반전하는 인버터 회로(303)를 구비한다. 파워 온 리셋(Power on reset) 신호(PON)는 인버터 회로(303)로부터 출력된다.
이와 같은 구성의 전원 전압 검지 회로(30)에 있어서, 저항 분할 회로(301) 는 전원 전압(VDD1)에 비례한 전압을 출력한다. 그리고, 기준 전압 레벨 보장 회로(20)의 검지 신호(EN1)가 "H"레벨로 되면, 전압 비교기 회로(302)가 동작하고, 전압(SEN)과 기준 전압(VREF)이 전압 비교기 회로(302)에 의해 비교된다. 그리고, 이 비교 결과에 기초하여 파워 온 리셋(Power on reset) 신호(PON)가 활성화 제어된다.
여기에서, 예를 들면, 정상 상태의 전원 전압(VDD1)의 값이 2V, 기준 전압(VREF)의 값이 1.2V라고 하면, 저항 분할 회로(301)에 있어서의 분할비 α1이 0.6으로 되도록, 저항 분할 회로(301)의 한쌍의 저항 소자의 저항비가 설정된다.
(제2 실시예)
도 3은 제2 실시예에 따른 반도체 장치의 블록도이다. 제1 실시예의 반도체 회로에서는, 전원이 투입되면, 기준 전압 발생 회로(10)가 곧바로 동작을 개시한다. 그러나, 전원 전압(VDD1)의 값이 낮은 시점에서는, 기준 전압(VREF)의 값이 항상 규정값으로 되는 것은 아니다. 이와 같은 작은 값의 기준 전압(VREF)은 전원 전압 검지 회로(30) 내의 전압 비교기 회로(302)에서 비교용의 레퍼런스(reference) 전압으로서 사용할 수가 없다.
따라서, 이 제2 실시예의 반도체 장치에서는, 도 1의 반도체 장치에 대하여 논리 동작 보장 전압 검지 회로(40)가 추가되어 있다. 기준 전압 발생 회로(10) 등의 정상적인 논리 동작을 보장할 수 있도록 하는 값에 전원 전압(VDD1)이 도달한 사실이 논리 동작 보장 전압 검지 회로(40)에서 검출되고, 이 검지 신호(EN2)에 기초하여 기준 전압 발생 회로(10)에 있어서의 기준 전압(VREF)의 출력 동작이 제어 된다.
이 제2 실시예의 반도체 장치에서는, 전원 전압(VDD1)의 값이 기준 전압 발생 회로(10)의 정상적인 논리 동작을 보장할 수 있도록 하는 값에 도달한 후에, 기준 전압 발생 회로(10)로부터 기준 전압(VREF)이 출력된다. 따라서, 전원 전압 검지 회로(30)에서, 더욱 정확히 전원 전압(VDD1)을 검지하여 파워 온 리셋(Power on reset) 신호(PON)를 출력할 수 있다.
도 4는 도 3에 도시한 반도체 장치의 각 부의 구성을 구체적으로 나타낸 회로도이다. 이 경우에도, 기준 전압 발생 회로(10)는 BGR 회로로 구성되어 있다. 도 4에 나타낸 기준 전압 발생 회로(10)는 도 2에 나타낸 것과 이하의 점에서 상이하다. 즉 전원 전압(VDD1)의 공급 노드와 기준 전압(VREF)의 출력 노드 사이에, 게이트에 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)가 공급되는 PMOS 트랜지스터(112)의 소스, 드레인 간이 접속되어 있다.
논리 동작 보장 전압 검지 회로(40)는 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 직렬로 접속된 한쌍의 저항 소자(401, 402)와, 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 직렬로 접속된 PMOS 트랜지스터(403) 및 저항 소자(404)를 구비한다. PMOS 트랜지스터(403)의 게이트는 한쌍의 저항 소자(401, 402)의 직렬 접속 노드에 접속되어 있다.
또한, 논리 동작 보장 전압 검지 회로(40)는 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 직렬로 접속된 한쌍의 저항 소자(405, 406)와, 전원 전압(VDD1)의 공급 노드와 접지 전압(GND)의 공급 노드 사이에 직렬로 접속된 저항 소자(407) 및 NMOS 트랜지스터(408)를 구비한다. NMOS 트랜지스터(408)의 게이트는 한쌍의 저항 소자(405, 406)의 직렬 접속 노드에 접속되어 있다.
그리고, PMOS 트랜지스터(403)와 저항 소자(404)의 직렬 접속 노드의 신호 및 저항 소자(407)와 NMOS 트랜지스터(408)의 직렬 접속 노드의 신호의 반전 신호가 NAND 게이트 회로(409)에 공급되고, NAND 게이트 회로(409)로부터 검지 신호(EN2)가 출력된다.
상기 구성으로 이루어지는 논리 동작 보장 전압 검지 회로(40)에서는, 전원 전압(VDD1)의 값이, 한쌍의 저항 소자(401, 402)의 값과 PMOS 트랜지스터(403)의 임계 전압의 절대값에 따른 값, 또는 한쌍의 저항 소자(405, 406)의 값과 NMOS 트랜지스터(408)의 임계 전압에 따른 값에 도달하면, NAND 게이트 회로(409)의 출력 신호인 검지 신호(EN2)가 "H"레벨로 된다. 검지 신호(EN2)가 "H"레벨일 때는 PMOS 신호(112)가 오프 상태로 된다. 그 이전일 때는 검지 신호(EN2)가 "L"레벨로 되D어, PMOS 트랜지스터(112)는 온 상태로 되어, 기준 전압(VREF)의 출력 노드가 VDD1으로 쇼트(short)된다.
도 5는 제1, 제2 실시예에 따른 반도체 장치에 있어서, 전원 투입시의 주요부의 전압 변화를 나타낸 특성도이다. 도면에서, 실선으로 나타낸 기준 전압(VREF)은 제1 실시예의 것이고, 파선으로 나타낸 기준 전압(VREF)은 제2 실시예의 것이다.
전원 투입후, 전원 전압(VDD1)의 값이 상승하고, 기준 전압(VREF)의 값이 규정값을 초과하면, 기준 전압 레벨 보장 회로(20)로부터 검지 신호(EN1)가 출력되 고, 전원 전압 검지 회로(30) 내의 전압 비교기 회로(302)가 동작을 개시한다. 그리고, 전원 전압 검지 회로(30) 내의 저항 분할 회로(301)에 있어서의 전압(SEN)이 기준 전압(VREF)에 도달하면, 파워 온 리셋(Power on reset) 신호(PON)가 활성화된다.
제2 실시예의 경우, 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)가 활성화될 때까지는 기준 전압(VREF)은 전원 전압(VDD1)의 상승에 수반하여 상승한다. 그리고 검지 신호(EN2)가 활성화되고, PMOS 트랜지스터(112)가 오프 상태로 되면, 그 후는 순차로 저하되어 간다. 그리고, 전원 전압 검지 회로(30) 내의 저항 분할 회로(301)에 있어서의 전압(SEN)이 기준 전압(VREF)에 도달하면, 파워 온 리셋(Power on reset) 신호(PON)가 활성화된다.
기준 전압(VREF)은 검지 신호(EN2)가 활성화될 때까지는 전원 전압(VDD1)에 쇼트(short)되어 있으며, 검지 신호(EN2)가 활성화된 후에는 기준 전압(VREF)은 전원 전압(VDD1)으로부터 내려간다. 즉 기준 전압(VREF)은 전압(SEN)과 반드시 교차한다. 그 결과, 전원 전압(VDD1)이 낮고, 기준 전압(VREF)이 불안정한 시기에, 기준 전압(VREF)과 전압(SEN)이 접근해 있는 시점에서, 검지 전압 이하에서 잘못된 검지가 실행되는 것을 방지할 수 있다. 또한 기준 전압(VREF)이 전원 전압(VDD1)으로부터 저하될 때의 방전 시간은 파워 온 리셋(Power on reset) 기간의 규격에 적합하도록 각 저항 소자들의 저항값이 설정되어 있어서, 전원 전압(VDD1)의 상승이 급준(急峻)한 경우에도 검지 레벨이 올라가게 되는 것을 방지하고 있다.
(제3 실시예)
도 6은 제3 실시예에 따른 반도체 장치의 블록도이다. 제2 실시예의 반도체 장치에서는, 전원 전압 검지 회로(30)는 기준 전압(VREF)과 저항 분할 회로(301)에 있어서의 전압(SEN)의 비교 결과에만 기초하여 파워 온 리셋(Power on reset) 신호(PON)를 활성화 제어하는 경우를 설명하였다.
이에 비하여, 제3 실시예에 따른 반도체 장치의 전원 전압 검지 회로(30)는 기준 전압(VREF)과 전압(SEN)의 비교 결과와, 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)에 의거하여, 파워 온 리셋(Power on reset) 신호(PON)를 활성화 제어하도록 구성되어 있다.
도 7은 도 6에 도시한 반도체 장치의 각 부의 구성을 구체적으로 나타낸 회로도이다. 이 경우에도, 기준 전압 발생 회로(10)는 BGR 회로로 구성되어 있다. 또한, 도 4와 대응하는 부위에는 동일한 부호를 붙이고, 도 4과 상이한 점만을 이하에 설명한다.
전원 전압 검지 회로(30) 내의 전압 비교기 회로(302)의 출력 신호는 NAND 게이트 회로(304)에 공급된다. 이 NAND 게이트 회로(304)에는 논리 동작 보장 전압 회로(40)의 검지 신호(EN2)가 공급된다. NAND 게이트 회로(304)의 출력 신호가 2개의 인버터 회로(305, 306)에서 순차로 반전되어 파워 온 리셋(Power on reset) 신호(PON)가 출력된다.
이와 같은 구성의 반도체 장치에 있어서, 전원 전압(VDD1)의 값이 낮을 때에는 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)가 "L"레벨로 되고, 전원 전압 검지 회로(30) 내의 NAND 게이트 회로(304)의 출력 신호는 전압 비교기 회로 (302)의 출력 신호에 관계없이 "H"레벨로 고정된다. 따라서, 파워 온 리셋(Power on reset) 신호(PON)도 "H"레벨로 되고, 파워 온 리셋(Power on reset) 신호(PON)는 활성화되지 않는다.
전원 전압(VDD1)의 값이 상승하고, 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)가 "H" 레벨로 되면, 전압 비교기 회로(302)의 비교 결과에 기초하여 파워 온 리셋(Power on reset) 신호(PON)가 활성화 제어된다.
즉, 제3 실시예의 반도체 장치에서는, 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)가 활성화되고 나서 파워 온 리셋(Power on reset) 신호(PON)가 활성화 제어되므로, 전원 투입 직후에 있어서의 노이즈 등에 의한 오동작을 방지할 수 있다는 효과를 부가적으로 얻을 수 있다.
(제4 실시예)
도 8은 제4 실시예에 따른 반도체 장치의 블록도이다. 제1, 제2, 제3 실시예의 반도체 장치에서는, 전원 전압이 VDD1 하나만 존재하고, 이 전원 전압(VDD1)을 검지하는 전원 전압 검지 회로도 1개만 형성되는 경우를 설명하였다.
이에 비하여, 제4 실시예에 따른 반도체 장치는 검지해야 할 전원 전압이 복수개 존재하고, 이에 대응하여 전원 전압 검지 회로도 복수개 형성되어 있다. 더우기, 본 실시예에서는, 복수개의 전원 전압으로서 VDD1와 VDD2의 2개의 전원 전압이 존재하는 경우를 나타내고 있다.
이 반도체 장치는 기준 전압 발생 회로(10), 기준 전압 레벨 보장 회로(20), 전원 전압 검지 회로(30), 전원 전압 검지 회로(50) 및 파워 온 리셋(Power on reset) 신호 발생 회로(60)를 구비한다.
기준 전압 발생 회로(10)는 전원 전압(VDD1)을 받고, VDD1으로부터 VDD1보다도 작은 값의 기준 전압(VREF)을 발생한다. 기준 전압 발생 회로(10)는 예를 들면 BGR 회로로 구성해도 된다. 그러나, BGR 회로에 한정되지 않고 다른 형식의 기준 전압 발생 회로이어도 된다.
기준 전압 레벨 보장 회로(20)는 기준 전압 발생 회로(10)에서 발생되는 기준 전압(VREF)의 값이 규정값에 도달한 사실을 검지한다. 기준 전압 레벨 보장 회로(20)의 검지 신호(EN1)는 전원 전압 검지 회로(30)에 공급된다.
전원 전압 검지 회로(30)는 검지 신호(EN1)에 기초하여 동작이 제어되는 전압 비교 회로를 구비하고, 아울러 전원 전압(VDD1)이 소정의 분할비로 분할되어 전원 전압(VDD1)에 비례한 값을 갖는 분할 전압을 전압 비교 회로에서 기준 전압(VREF)과 비교하여 검지 신호(FLG1)를 출력한다. 기준 전압 발생 회로(10) 및 기준 전압 레벨 보장 회로(20)로서, 도 2에 나타낸 것과 동일한 구성의 것을 이용할 수 있다.
전원 전압 검지 회로(50)는 전원 전압 검지 회로(30)의 검지 신호(FLG1)가 공급되고, 전원 전압(VDD2)이 소정의 분할비로 분할되어 전원 전압(VDD2)에 비례한 값을 갖는 분할 전압을 전압 비교 회로에서 기준 전압(VREF)과 비교하여 검지 신호(FLG2)를 출력한다.
전원 전압 검지 회로(30, 50)의 검지 신호(FLG1, FLG2)는 파워 온 리셋(Power on reset) 신호 발생 회로(60) 내의 NAND 게이트 회로(61)에 공급되고, 이 NAND 게이트 회로(61)의 출력 신호가 2개의 인버터 회로(62, 63)에서 순차로 반전됨으로써 파워 온 리셋(Power on reset) 신호(PON)가 출력된다.
이와 같은 구성으로 이루어지는 반도체 장치에서는, 기준 전압(VREF)의 값이 규정값에 도달한 후에, 전원 전압 검지 회로(30, 50)에서 기준 전압(VREF)을 이용하여 전원 전압(VDD1, VDD2)의 검지가 각각 실행되므로, 복수개의 전원 전압을 정확히 검지할 수 있다.
도 9는 도 8에 도시한 반도체 장치의 전워 전압 검지 회로(30, 50) 및 파워 온 리셋(Power on reset) 신호 발생 회로(60)의 구성을 구체적으로 나타낸 회로도이다.
도 9에 나타낸 전원 전압 검지 회로(30)가 도 4의 것과 상이한 점은 전압 비교기 회로(302)의 출력 노드에, 직렬 접속된 2개의 인버터 회로(307, 308)가 접속되어 있다는 것이고, 그 이외의 구성은 도 4의 것과 동일하다. 검지 신호(FLG1)는 직렬 접속된 2개의 인버터 회로(307, 308)의 후단의 인버터 회로(308)로부터 출력된다.
전원 전압 검지 회로(50)는 소스가 전원 전압(VDD2)의 공급 노드에 접속되고, 게이트에 검지 신호(FLG1)의 반전 신호가 공급되는 PMOS 트랜지스터(501)와, PMOS 트랜지스터(501)의 드레인과 접지 전압(GND)의 공급 노드 사이에 직렬 접속되어 전압(VDD2)을 소정의 분할비 α2 (α2 ＜1)로 분할한 전압(SEN2)을 출력하는 한쌍의 저항 소자로 이루어지는 저항 분할 회로(502)와, 전압(SEN2)을 기준 전압(VREF)과 비교하는 전압 비교기 회로(503)를 구비한다. 검지 신호(FLG2)는 전압 비교기 회로(503)로부터 출력된다.
도 9에 나타낸 회로에 있어서, 검지 신호(EN1)가 활성화되면, 전원 전압 검지 회로(30) 내의 전압 비교기 회로(302)가 동작하고, 저항 분할 회로(301)에서 생성된 전압(SEN1)이 기준 전압(VREF)와 비교되어, 전원 전압(VDD1)의 검지가 실행된다. 전원 전압 검지 회로(30)에 있어서, 전원 전압(VDD1)이 기준 전압(VREF)에 도달한 사실이 검지되면, 검지 신호(FLG1)가 활성화되고, 전원 전압 검지 회로(50) 내의 PMOS 트랜지스터(501)가 온(on) 상태로 되고, 저항 분할 회로(502)에서 전압(SEN2)의 생성이 개시된다. 그리고, 전원 전압 검지 회로(50) 내의 전압 비교기 회로(503)에서 전압(SEN2)이 기준 전압(VREF)과 비교되어, 전원 전압(VDD2)의 검지가 실행된다.
이 경우, 전원 전압 검지 회로(30, 50)의 검지 신호(FLG1, FLG2)가 모두 활성화("H"레벨)되면, 파워 온 리셋(Power on reset) 신호(PON)가 활성화("L"레벨)된다.
더욱이, 이 제4 실시예의 반도체 장치에 있어서, 전원 전압 검지 회로(50)에 전원 전압 검지 회로(30)의 검지 신호(FLG1)를 공급하고, PMOS 트랜지스터(501)의 온/오프 동작을 이 검지 신호(FLG1)로 제어하는 경우를 설명하였으나, 도 10의 변형예 회로에 나타낸 바와 같이, 검지 신호(FLG1) 대신에 기준 전압 레벨 보장 회로(20)의 검지 신호(EN1)로 전원 전압 검지 회로(50)의 동작을 제어하도록 회로 접속을 변경해도 된다.
또한, 전원 전압 검지 회로(50)와 등가의 구성의 회로를 복수개 형성하고, NAND 게이트 회로(61, 62, 63)로 이루어지는 파워 온 리셋(Power on reset) 신호 회로(60)와 등가의 구성의 각 회로를 통하여, 전원 전압 검지 회로(50)와 등가의 구성의 복수개의 회로를 다단 종렬(縱列) 접속함으로써, 다수개의 전원 전압을 검지한 결과에 기초하여 파워 온 리셋(Power on reset) 신호(PON)를 활성화 제어할 수 있다.
(제5 실시예)
도 11은 제5 실시예에 따른 반도체 장치의 블록도이다. 이 제5 실시예에 따른 반도체 장치에서는, 제4 실시예에 따른 반도체 장치에 대하여, 제3 실시예에 따른 반도체 장치에 있어서의 논리 동작 보장 전압 검지 회로(40)와 동일한 구성의 회로가 추가되어 있다. 그리고, 기준 전압 발생 회로(10)의 정상적인 논리 동작을 보장할 수 있도록 하는 값에 전원 전압(VDD1)이 도달한 사실을 논리 동작 보장 전압 검지 회로(40)에서 검출하고, 이 검지 신호(EN2)에 기초하여 기준 전압 발생 회로(10)에 있어서의 기준 전압(VREF)의 출력 동작을 제어하고 있다. 이 경우, 논리 동작 보장 전압 검지 회로(40)의 검지 신호(EN2)는 기준 전압 발생 회로(10)뿐만 아니라 기준 전압 레벨 보장 회로(20) 및 전원 전압 검지 회로(30)에 공급되고 있다.
전원 전압 검지 회로(30)의 검지 신호(FLG1)는 검지 신호(EN1)와 함께 NAND 게이트 회로(64)에 공급된다. 이 NAND 게이트 회로(64)의 출력 신호는 인버터 회로(65)를 통하여 전원 전압 검지 회로(50) 및 NAND 게이트 회로(61)에 공급된다. NAND 게이트 회로(61)의 출력 신호가 2개의 인버터 회로(62, 63)에서 순차로 반전 됨으로써 파워 온 리셋(Power on reset) 신호(PON)가 출력된다.
여기에서, NAND 게이트 회로(64) 및 인버터 회로(65)는 검지 신호(EN2 및 FLG2)로부터 제어 신호(CS1)를 출력하는 신호 출력 회로(70)를 구성하고 있다. 또한, NAND 게이트 회로(61) 및 2개의 인버터 회로(62, 63)는 제어 신호(CS1) 및 검지 신호(FLG2)로부터 파워 온 리셋(Power on reset) 신호(PON)를 출력하는 파워 온 리셋(Power on reset) 신호 출력 회로(60)를 구성하고 있다.
더욱이, 도 11의 기준 전압 발생 회로(10) 및 기준 전압 레벨 보장 회로(20)로서, 도 2에 도시한 것과 동일한 구성의 것을 사용할 수 있다.
도 12는 도 11의 전원 전압 검지 회로(30, 50), 신호 출력 회로(70) 및 파워 온 리셋(Power on reset) 신호 출력 회로(60)의 구성을 구체적으로 나타낸 회로도이다.
전원 전압 검지 회로(30)는 소스가 전원 전압(VDD1)의 공급 노드에 접속되고, 게이트에 검지 신호(EN2)의 반전 신호가 공급되는 PMOS 트랜지스터(309)와, PMOS 트랜지스터(309)의 드레인과 접지 전압(GND)의 공급 노드 사이에 직렬 접속되어 전압(VDD1)을 소정의 분할비α1(α1＜1)로 분할한 전압(SEN1)을 출력하는 한쌍의 저항 소자로 이루어지는 저항 분할 회로(301)와, 전압(SEN1)을 기준 전압(VREF)과 비교하는 전압 비교기 회로(302)와, 전압 비교기 회로(302)의 출력 신호와 검지 신호(EN2)가 공급되는 NAND 게이트 회로(310)와, NAND 게이트 회로(310)의 출력 신호를 반전하는 인버터 회로(311)를 구비한다. 검지 신호(FLG1)는 인버터 회로(311)로부터 출력된다.
전원 전압 검지 회로(50)는 소스가 전원 전압(VDD2)의 공급 노드에 접속되고, 제어 신호(CS1)를 반전하는 인버터 회로의 출력 신호가 게이트에 공급되는 PMOS 트랜지스터(501)와, PMOS 트랜지스터(501)의 드레인과 접지 전압(GND)의 공급 노드 사이에 직렬 접속되어 전압(VDD2)을 소정의 분할비α2(α2＜1)로 분할한 전압(SEN2)을 출력하는 한쌍의 저항 소자로 이루어지는 저항 분할 회로(502)와, 전압(SEN2)을 기준 전압(VREF)과 비교하는 전압 비교기 회로(503)를 구비한다. 검지 신호(FLG2)는 전압 비교기 회로(503)로부터 출력된다.
제5 실시예의 반도체 장치에서는, 1개의 전원 전압(VDD1)의 값이 기준 전압 발생 회로(10)의 정상적인 논리 동작을 보장할 수 있도록 하는 값에 도달한 후에, 기준 전압 발생 회로(10)로부터 기준 전압(VREF)이 출력된다. 따라서, 복수개의 전원(본 예에서는 2개의 전원)이 존재하는 경우에도, 전원 전압 검지 회로(30, 50)에 있어서, 정확히 전원 전압(VDD1, VDD2)을 검지하여 파워 온 리셋(Power on reset) 신호(PON)의 활성화 제어를 실행할 수 있다. 이 실시 형태에 있어서, 전원 전압(VDD1, VDD2)의 대소 관계는 불문한다.
더욱이, 본 발명은 상기 각 실시 형태에 한정되지 않으며, 여러가지 변형이 가능함은 물론이다. 예를 들면, 기준 전압 발생 회로(10)가 BGR 회로로 구성되는 경우를 설명하였으나, 이것은 여러가지 형식의 기준 전압 발생 회로를 사용해도 된다. 또한, 기준 전압 레벨 보장 회로(20), 논리 동작 보장 전압 검지 회로(40)의 구체적인 회로에 대해서도, 도면에 나타낸 것 이외의 구성을 갖는 회로를 사용해도 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명에 따르면, 전원 전압이 낮고, 기준 전압이 불안정한 시기에, 기준 전압과 전압이 접근해 있는 시점에서, 검지 전압 이하에서 잘못된 검지가 실행되는 것을 방지할 수 있다. 또한 기준 전압이 전원 전압으로부터 저하될 때의 방전 시간은 파워 온 리셋 기간의 규격에 적합하도록 각 저항 소자들의 저항값이 설정되어 있어서, 전원 전압의 상승이 급준한 경우에도 검지 레벨이 올라가게 되는 것을 방지하고 있다.

Claims (20)

  1. 파워 온 리셋 신호를 생성하는 반도체 장치로서,
    전원 전압을 받고, 전원 전압보다도 작은 값의 기준 전압을 발생하는 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 접속되고, 상기 기준 전압의 값이 제1 규정값에 도달한 사실을 검지하여 제1 검지 신호를 발생하는 기준 전압 레벨 보장 회로와,
    상기 기준 전압 발생 회로 및 상기 기준 전압 레벨 보장 회로에 접속되고, 상기 전원 전압에 따른 값을 갖는 제1 전압과 상기 기준 전압을 비교하고 상기 제1 검지 신호에 기초하여 동작이 제어되는 전압 비교 회로를 포함하고, 상기 전압 비교 회로의 비교 결과에 기초하여 파워 온 리셋 신호를 출력하는 제1 전원 전압 검지 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기준 전압 발생 회로가 밴드갭 레퍼런스 회로인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 기준 전압 레벨 보장 회로는 적어도 1개의 PMOS 트랜지스터를 갖고, 상기 제1 규정값이 이 PMOS 트랜지스터의 임계 전압에 따른 값으로 설정되는 것을 특 징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 기준 전압 레벨 보장 회로는,
    소스, 드레인, 게이트를 갖고, 소스가 상기 전원 전압의 공급 노드에 접속되고, 게이트에 상기 기준 전압을 받는 제1 PMOS 트랜지스터와,
    소스, 드레인, 게이트를 갖고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 소스가 접지 전압의 공급 노드에 접속되고, 게이트에 제1 직류 바이어스 전압을 받는 제1 NMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 드레인 공통 접속 노드의 신호를 수신하여 상기 제1 검지 신호를 출력하는 적어도 1개의 인버터를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 전원 전압 검지 회로는,
    상기 전원 전압을 받고, 이 전원 전압을 분할하여 상기 제1 전압을 발생하는 저항 분할 회로와,
    상기 기준 전압, 상기 제1 전압, 및 상기 제1 검지 신호를 수신하고, 상기 제1 전압과 상기 기준 전압을 비교하고 상기 제1 검지 신호에 기초하여 동작이 제어되는 전압 비교기 회로를 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 전원 전압을 받고, 이 전원 전압의 값이 제2 규정값에 도달한 사실을 검지하여 제2 검지 신호를 발생하는 제2 전원 전압 검지 회로를 더 포함하고,
    상기 기준 전압 발생 회로는, 상기 제2 검지 신호에 기초하여 동작이 제어되는 반도체 장치.
  7. 제6항에 있어서,
    상기 기준 전압 발생 회로는,
    상기 기준 전압의 출력 노드를 갖는 밴드갭 레퍼런스 회로와,
    소스, 드레인, 및 게이트를 가지며, 소스, 드레인 간이 상기 기준 전압의 출력 노드와 상기 전원 전압의 공급 노드와의 사이에 접속되고, 게이트에 상기 제2 검지 신호를 수신하는 제2 PMOS 트랜지스터를 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 전원 전압 검지 회로는, 상기 제2 전원 전압 검지 회로에 더 접속되고,
    상기 제1 전원 전압 검지 회로는, 상기 파워 온 리셋 신호를 상기 제2 검지 신호에 기초하여 출력 제어하는 반도체 장치.
  9. 제6항에 있어서,
    상기 제2 전원 전압 검지 회로는,
    상기 전원 전압의 공급 노드와 접지 전압의 공급 노드와의 사이에 직렬로 접속된 제1, 제2 저항 소자와,
    소스, 드레인, 게이트를 가지며, 소스가 상기 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1, 제2 저항 소자의 직렬 접속 노드에 접속된 제2 PMOS 트랜지스터와,
    상기 제2 PMOS 트랜지스터의 드레인과 상기 접지 전압의 공급 노드와의 사이에 접속된 제3 저항 소자와,
    상기 전원 전압의 공급 노드와 상기 접지 전압의 공급 노드와의 사이에 직렬로 접속된 제4, 제5 저항 소자와,
    일단 및 타단을 가지며, 일단이 상기 전원 전압의 공급 노드에 접속된 제6 저항 소자와,
    소스, 드레인, 게이트를 가지며, 소스가 상기 제6 저항 소자의 타단에 접속되고, 드레인이 상기 접지 전압의 공급 노드에 접속되고, 게이트가 상기 제4, 제5 저항 소자의 직렬 접속 노드에 접속된 제2 NMOS 트랜지스터와,
    상기 제6 저항 소자와 상기 제2 NMOS 트랜지스터의 드레인의 직렬 접속 노드의 신호를 수신하는 인버터 회로와,
    상기 제2 PMOS 트랜지스터의 드레인과 상기 제3 저항 소자의 직렬 접속 노드의 신호 및 상기 인버터 회로의 출력 신호를 수신하고, 상기 제2 검지 신호를 출력 하는 NAND 게이트 회로를 포함하는 반도체 장치.
  10. 파워 온 리셋 신호를 생성하는 반도체 장치로서,
    제1 전원 전압을 받고, 제1 전원 전압보다도 작은 값의 기준 전압을 발생하는 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 접속되고, 상기 기준 전압의 값이 제1 규정값에 도달한 사실을 검지하여 제1 검지 신호를 발생하는 기준 전압 레벨 보장 회로와,
    상기 기준 전압 발생 회로 및 상기 기준 전압 레벨 보장 회로에 접속되고, 상기 제1 전원 전압에 따른 값을 갖는 제1 전압과 상기 기준 전압을 비교하고 상기 제1 검지 신호에 기초하여 동작이 제어되는 제1 전압 비교 회로를 포함하고, 상기 제1 전압 비교 회로의 비교 결과에 기초하여 제2 검지 신호를 출력하는 제1 전원 전압 검지 회로와,
    상기 기준 전압 발생 회로 및 상기 제1 전원 전압 검지 회로에 접속되고, 상기 제1 전원 전압과는 상이한 제2 전원 전압에 따른 값을 갖는 제2 전압과 상기 기준 전압을 비교하는 제2 전압 비교 회로를 포함하고, 상기 제2 전압 비교 회로의 비교 결과에 기초하여 제3 검지 신호를 출력하는 제2 전원 전압 검지 회로와,
    상기 제1 및 상기 제2 전원 전압 검지 회로에 접속되고, 상기 제2 검지 신호 및 상기 제3 검지 신호에 기초하여 파워 온 리셋 신호를 출력하는 파워 온 리셋 신호 출력 회로를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 기준 전압 발생 회로가 밴드갭 레퍼런스 회로인 반도체 장치.
  12. 제10항에 있어서,
    상기 기준 전압 레벨 보장 회로는 적어도 1개의 PMOS 트랜지스터를 갖고, 상기 제1 규정값이 이 PMOS 트랜지스터의 임계 전압에 따른 값으로 설정되는 반도체 장치.
  13. 제10항에 있어서,
    상기 기준 전압 레벨 보장 회로는,
    소스, 드레인, 게이트를 갖고, 소스가 상기 전원 전압의 공급 노드에 접속되고, 게이트에 상기 기준 전압을 받는 제1 PMOS 트랜지스터와,
    소스, 드레인, 게이트를 갖고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 소스가 접지 전압의 공급 노드에 접속되고, 게이트에 제1 직류 바이어스 전압을 받는 제1 NMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 드레인 공통 접속 노드의 신호를 수신하여 상기 제1 검지 신호를 출력하는 적어도 1개의 인버터를 포함하는 반도체 장치.
  14. 제10항에 있어서,
    상기 제1 전원 전압 검지 회로는,
    상기 제1 전원 전압을 받고, 이 제1 전원 전압을 분할하여 상기 제1 전압을 발생하는 제1 저항 분할 회로와,
    상기 기준 전압, 상기 제1 전압, 및 상기 제1 검지 신호를 수신하고, 상기 제1 검지 신호에 기초하여 동작이 제어되고, 상기 제1 전압과 상기 기준 전압을 비교하여 상기 제2 검지 신호를 출력하는 제1 전압 비교기 회로를 포함하고,
    상기 제2 전원 전압 검지 회로는,
    상기 제2 전원 전압을 받고, 이 제2 전원 전압을 분할하여 상기 제2 전압을 발생하는 제2 저항 분할 회로와,
    상기 기준 전압 및 상기 제2 전압을 받고, 상기 제2 전압과 상기 기준 전압을 비교하여 상기 제3 검지 신호를 출력하는 제2 전압 비교기 회로를 포함하고,
    상기 파워 온 리셋 신호 출력 회로는 상기 제2 및 제3 검지 신호를 수신하는 NAND 게이트 회로를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 저항 분할 회로의 동작이 상기 제2 검지 신호에 기초하여 제어되는 반도체 장치.
  16. 파워 온 리셋 신호를 생성하는 반도체 장치로서,
    제1 전원 전압을 받고, 제1 전원 전압의 값이 제1 규정값에 도달한 사실을 검지하여 제1 검지 신호를 출력하는 제1 전원 전압 검지 회로와,
    상기 제1 전원 전압 검지 회로에 접속되고, 상기 제1 검지 신호에 기초하여 동작이 제어됨과 함께, 상기 제1 전원 전압을 받고, 상기 제1 전원 전압보다 작은 값의 기준 전압을 발생하는 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 접속되고, 상기 기준 전압의 값이 제2 규정값에 도달한 사실을 검지하여 제2 검지 신호를 출력하는 기준 전압 레벨 보장 회로와,
    상기 제1 전원 전압 검지 회로 및 상기 기준 전압 발생 회로에 접속되고, 상기 제1 전원 전압에 따른 값을 갖는 제1 전압과 상기 기준 전압을 비교하고 상기 제1 검지 신호에 기초하여 동작이 제어되는 제1 전압 비교 회로를 포함하고, 상기 제1 전압 비교 회로의 비교 결과에 기초하여 제3 검지 신호를 출력하는 제2 전원 전압 검지 회로와,
    상기 기준 전압 레벨 보장 회로 및 상기 제2 전원 전압 검지 회로에 접속되고, 상기 제2 검지 신호 및 상기 제3 검지 신호로부터 제어 신호를 출력하는 신호 출력 회로와,
    상기 기준 전압 발생 회로 및 상기 제1 신호 출력 회로에 접속되고, 상기 제1 전원 전압과는 상이한 제2 전원 전압에 따른 값을 갖는 제2 전압과 상기 기준 전압을 비교하고 상기 제어 신호에 기초하여 동작이 제어되는 제2 전압 비교 회로를 포함하고, 상기 제2 전압 비교 회로의 비교 결과에 기초하여 제4 검지 신호를 출력하는 제3 전원 전압 검지 회로와,
    상기 제1 신호 출력 회로 및 상기 제3 전원 전압 검지 회로에 접속되고, 상 기 제어 신호 및 상기 제4 검지 신호에 기초하여 파워 온 리셋 신호를 출력하는 파워 온 리셋 신호 출력 회로를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 기준 전압 발생 회로가 밴드갭 레퍼런스 회로인 반도체 장치.
  18. 제16항에 있어서,
    상기 기준 전압 레벨 보장 회로는 적어도 1개의 PMOS 트랜지스터를 구비하며, 상기 제2 규정값이 이 PMOS 트랜지스터의 임계 전압에 따른 값으로 설정되는 반도체 장치.
  19. 제16항에 있어서,
    상기 기준 전압 레벨 보장 회로는,
    소스, 드레인, 게이트를 갖고, 소스가 상기 전원 전압의 공급 노드에 접속되고, 게이트에 상기 기준 전압을 받는 제1 PMOS 트랜지스터와,
    소스, 드레인, 게이트를 갖고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 소스가 접지 전압의 공급 노드에 접속되고, 게이트에 제1 직류 바이어스 전압을 받는 제1 NMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 드레인 공통 접속 노드의 신호를 수신하여 상기 제1 검지 신호를 출력하는 적어도 1개의 인버터를 포 함하는 반도체 장치.
  20. 제16항에 있어서,
    상기 제1 전원 전압 검지 회로는,
    상기 제1 전원 전압을 받고, 이 제1 전원 전압을 분할하여 상기 제1 전압을 발생하는 제1 저항 분할 회로와,
    상기 기준 전압, 상기 제1 전압 및 상기 제1 검지 신호를 수신하고, 상기 제1 검지 신호에 기초하여 동작이 제어되고, 상기 제1 전압과 상기 기준 전압을 비교하여 상기 제2 검지 신호를 출력하는 제1 전압 비교기 회로를 포함하고,
    상기 제2 전원 전압 검지 회로는,
    상기 제2 전원 전압을 받고, 이 제2 전원 전압을 분할하여 상기 제2 전압을 발생하는 저항 분할 회로와,
    상기 기준 전압 및 상기 제2 전압을 받고, 상기 제2 전압과 상기 기준 전압을 비교하여 상기 제3 검지 신호를 출력하는 제2 전압 비교기 회로를 포함하고,
    상기 파워 온 리셋 신호 출력 회로는 상기 제2 및 제3 검지 신호를 수신하는 NAND 게이트 회로를 포함하는 반도체 장치.
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