CN101304252B - 电平变换电路 - Google Patents

Abstract

独立的控制信号被传输到驱动器控制单元和输出晶体管的每一个，以便防止驱动器控制单元和输出晶体管在同时工作并且减小直通电流。因为晶体管比率可以被容易地选择，因此增加了设计灵活性程度，并取得速度方面的改善。

Description

电平变换电路

本申请是2005年3月24日提交的题目为“电平变换电路”的中国专利申请200510056000.4的分案申请。

1.技术领域

本发明涉及一种电平变换电路，具体来讲涉及一种用于变换小幅值信号电平的电平变换电路以及包括电平变换电路和/或小幅值信号电平变换电路的半导体电路。

2.背景技术

近年来，随着大规模集成(LSI)电路的集成规模和速度日益增高，LSI电路消耗的电流总量引起了人们的关注。例如，当DRAM的集成规模增加两倍，其电流消耗并不只增加两倍。并且，因为时钟频率增加了，所增加的频率总量导致电流消耗增加。迄今，例如已经采取了降低电源电压的措施来降低电流消耗。为了实现上述方法，晶体管的容量必须显著地提高，即使在很多情况下容量已经被提高到了饱和的水平。

已经建议了不同类型的方法作为不要求处理技术开发的低功率消耗技术。例如，在芯片上提供的块之间的远距离配线上的信号幅值的降低对于降低工作电流效果显著。在使用大约256Mbit的DRAM的情况下，例如，总脉冲(burst)电流IDD4的大约45％与芯片上的配线中流动的充/放电电流相应。因此，当配线中的充/放电电流降低到二分之一时，即，当配线中的信号幅值降低到二分之一时，脉冲电流IDD4降低22.5％。

但是，将配线中的信号幅值降低到小电平出现了若干问题。第一，电平变换电路需要一个电路来接收小幅值信号。迄今，电平变换电路在许多地方都工作在低速并且使用小幅值信号，这牺牲了接收小幅值信号的电路的特点。因此，电平变换电路几乎不被使用。

图1A，1B和1C示出了用于传输小幅值信号的驱动电路，以及图2A，2B和2C示出了其中的波形。一般而言，CMOS电路的输出幅值由负载侧的PMOS晶体管的源极电压和驱动器侧NMOS晶体管的源极电压决定。在图1A，1B和1C中的小幅值驱动器电路中，PMOS晶体管的源极电压被处理得与NMOS晶体管的源极电压不同，以便获得小幅值信号。

图1A中的小幅值驱动器电路包括电源电压VDD、连接到地电压VSS的倒相电路、电源电压VDDL、和连接到地电压VSSH的驱动倒相电路。驱动倒相电路将比电源电压VDD低的电源电压VDDL传送到负载侧的PMOS晶体管的源极电压，并且将比地电压VSS高的地电压VSSH传送到驱动器侧的NMOS晶体管的源极电压。因此，如图2A所示，将输入信号幅值VDD-VSS作为小幅值信号VDDL-VSSH来传送。此时，PMOS晶体管的栅源极之间的电压Vgs与幅值VDDL-VSS相应。进一步，NMOS晶体管的栅源极电压Vgs与幅值VDD-VSSH相应。因为两个电压都较小，所以每个晶体管的开起电流Ids都较小并且充放电配线的容量较小。从而，每个晶体管的信号传输速度都较低。因此，每个PMOS和NMOS晶体管的阈值(Vt)在输出级被降低，以便低于普通晶体管的阈值。从而，每个PMOS和NMOS晶体管的开起电流增高，以便配线的充放电容量和信号传输速度增加。

另一方面，在图1B和1C中所示的每个小幅值驱动器电路中，在高电平侧的晶体管或低电平侧的晶体管的电压都是低。图2B和2C示出了图1B和1C中所示的小幅值驱动器电路产生的波形。在图1B所示的小幅值驱动器电路中，小于电源电压VDD的电源电压VDDL被传输到负载侧的PMOS晶体管的源极电压，并且将其幅值电平指示为VDDL-VSS。但是，当小幅值信号下降时，NMOS晶体管的栅极电压是电源电压VDD并且其源极电压是电源电压VSS。因此，电压Vgs与幅值VDD-VSS相应。但是，当小幅值信号增加时，栅极电压相应于电源电压VSS，并且源极电压相应于电源电压VDDL。因此，电压Vgs与幅值VDDL-VSS相应，电流Ids减小，并且输入信号的上升速度变低。从而，已经开发出了用于通过仅仅降低驱动器电路中PMOS晶体管的阈值来增加信号传输速度的配置。

图1C和2C示出了比地电压VSS高的地电压VSSH被传输到NOMS晶体管的源极电压的范例，其中幅值电平被表示为VDDL到VSS。在该范例中，当小幅值信号增加时，PMOS晶体管的栅极电压相应于地电压VSS，并且其源极电压相应于电源电压VDD。因此，电压Vgs与幅值VDD到VSS相应。但是，当小幅值信号下降时，栅极电压相应于电源电压VDD，并且源极电压相应于电源电压VDDL，以便电压Vgs与幅值VDD到VSSH相应。因此，电流Ids减小，并且输出信号的下降速度变低。从而，已经开发出了通过仅仅降低驱动器电路中NMOS晶体管的阈值来增加信号传输速度的配置。

图3示出了第一已知的电平变换电路。第一已知的电平变换电路接受小幅值信号(VDDL到VSS)作为输入信号，并且由于输入级的比率操作而输出全幅值信号。因此，输入级电路的PMOS晶体管的容量小并且输入级电路的NMOS晶体管的容量大，从而使得PMOS晶体管和NMOS晶体管来实现比率操作。因此，节点N12和N13的下降速度高，而其上升速度低。因此，即使第一已知电平变换电路可以在输入信号IN增加时产生高速的输出信号，第一已知电平变换电路在输入信号IN下降时产生低速的输出信号。特别地，在信号上升速度和信号下降速度之间出现了差别。因此，第一已知电平变换电路不能被用于信号在下降和上升时都需要以高速跃迁的情况。

图4示出了根据日本未审专利申请公开号2002-135107的第二已知电平变换电路配置，该申请公开了用于解决上述第一已知电平变换电路的问题的技术。第二已知电平变换电路使用防止输出信号被电平变换电路的比率操作产生的时间延迟影响的方法。在与第一已知电平变换电路以相同的方式配置的第二已知电平变换电路中，由于PMOS晶体管和NMOS晶体管的比率操作，节点N12和N13的上升速度高且其下降速度低。第二已知电平变换电路使用了仅仅将导致第二已知电平变换电路高速工作的输入信号上升告知输出信号的电路技术。但是，因为互补输入级中的一个较慢，所以电源电压VDD和地电压VSS之间的直通电流较大。

并且，图5示出了第三已知电平变换电路配置，它在日本未审专利申请公开号7-307661中公开，并且它被提供用于小幅值信号电平(VDDL到VSSH)。第三已知电平变换电路由比电源电压VDD低的电源电压VDDL和比地电压VSS高的地电压VSSH来操作，即信号幅值VDDL到VSSH。第三已知电平变换电路的接收器第一级包含反相缓冲器电路和用于降低电源电压VDD的源极跟随器晶体管。当输入信号IN上升和变化时，节点N16下降并且直通电流产生。此时，源极跟随器晶体管将电源电压降低，以便减小直通电流。当输入信号下降并变化时，节点N16上升，以便输出信号OUT下降。因为输出信号OUT下降，反馈PMOS晶体管接通以便节点N16的电压下降到电源电压VDD。因为第三已知电平变换电路的工作速度很容易受到PMOS晶体管和NMOS晶体管的比率操作以及接受小幅值信号的全幅电路的配置的影响，所以小幅值电压电平、晶体管阈值、和接收器第一级的比率需要谨慎选择以便防止直通电流产生。

发明内容

上述的已知的电平变换电路具有如下问题。即，即使通过增加接收器第一级中晶体管的比率以及在电源电压侧添加压降电路，来配置每个已知的电平变换电路来减小直通电流，但电源电压和低电压之间的直通电流依然很大，因为通过具有高电源电压的输入级接收小幅值输入信号。进一步，为了降低直通电流并且将小幅值信号转换成电源电压全振幅信号，小幅值电压电平、晶体管阈值、输入级比率等等都必须在限定条件下设定。因此，很难形成一种满足上述要求并以高速工作的电平变换电路。

因此，本发明的一个目的是提供一种解决上述问题的电平变换电路，具有较小的直通电流、消耗功率总量小、并以高速工作，并且还提供一种包括该电平变换电路的半导体电路。

根据本发明的一个方面的电平变换电路包括输入定时控制单元、PMOS驱动器控制单元、NMOS驱动器控制单元、和输出单元。输入定时控制单元接收小幅值信号作为输入信号，并且输出通过将输入信号反相产生的经反相的输入信号。输出单元根据至少两个控制信号传输大幅值输出信号，该两个控制信号传输自PMOS驱动器控制单元和NMOS驱动器控制单元，输入信号和经反相的输入信号被传输到PMOS驱动器控制单元和NMOS驱动器控制单元。

优选地，在电平变换电路中，输出单元包括第一和第二晶体管，以便当第一晶体管被接通并传输第一大幅值电平信号时，第二晶体管被截止。进一步，当第二晶体管被接通并传输第二大幅值电平信号时，第一晶体管被截止。

优选地，在电平变换电路中，输出单元进一步包括数据保持单元。每个传输自PMOS驱动器控制单元和NMOS驱动器控制单元的控制信号可以是单触发脉冲控制信号。输出单元可以通过该单触发脉冲信号来输出大幅值输出信号，并且数据保持单元可以保持该大幅值输出信号。

优选地，在电平变换电路中，单触发脉冲信号的脉冲宽度可以与用于产生经反相的输入信号的延迟时间相应。

优选地，在本发明的电平变换电路中，可以通过使用非触发信号分隔经反相的输入信号，以及将大幅值输出信号连接到PMOS驱动器控制单元和NMOS驱动器控制单元，来保持大幅值信号。

根据本发明的另一方面的电平变换电路包括用于接收第三和第四电源电平小幅值输入信号的输入定时控制单元、PMOS驱动器控制单元、NMOS驱动器控制单元、和用于传输第一和第二电源电平大幅值输出信号的输出单元。输出单元包括用于传输第一电源电平大幅值输出信号的第一晶体管和用于传输第二电源电平大幅值输出信号的第二晶体管。当第一晶体管被接通时，第二晶体管被截止，并且当第二晶体管被接通时，第一晶体管被截止。

优选地，在电平变换电路中，当导致小幅值输入信号从第四电源电平跃迁到第三电源电平时，从PMOS驱动器控制单元传输过来的输出信号可以被导致从第一电源电平跃迁到第四电源电平，并且在预定的时间之后跃迁到第一电源电平。进一步，当导致小幅值输入信号从第三电源电平跃迁到第四电源电平时，从NMOS驱动器控制单元传输过来的输出信号被导致从第二电源电平跃迁到第三电源电平，并且在预定的时间之后跃迁到第二电源电平。

优选地，在电平变换电路中，PMOS驱动器控制单元可以包括用于将第四电源电平输出信号传输到输出单元和第五晶体管的第三晶体管。当第三晶体管被接通并且接收在第三晶体管被截止的时间期间内传输自第一电源的功率时，第五晶体管可以将传输自第一电源的功率停止预定的时间。NMOS驱动器控制单元可以包括用于将第三电源电平输出信号传输到输出单元的第四晶体管，并包括第六晶体管。当第四晶体管被接通并且接收在第四晶体管被截止的时间期间内传输自第二电源的功率时，第六晶体管可以将传输自第二电源的功率停止预定的时间。

优选地，在电平变换电路中，通过使用非触发信号，传输到第五和第六晶体管的每个的栅极的输入信号可以被切换到输出信号，从而保持该输出信号。

根据本发明的另一方面的电平变换电路包括PMOS驱动器控制单元、NMOS驱动器控制单元、PMOS侧电源控制单元、NMOS侧电源控制单元、输出单元和输出反馈单元。PMOS驱动器控制单元和NMOS驱动器控制单元中的每一个都将小幅值输入信号进行反相并且将经反相的小幅值输入信号传输到输出单元。一旦接收到经反相的信号和输出信号和/或经延迟的输出信号，PMOS侧电源控制单元和NMOS侧电源控制单元中的每一个都在输出单元与至少一个电源之间建立和/或不建立电气连续性，从而输出单元传输大幅值输出信号。

优选地，在电平变换电路中，在输出信号被延迟的期间，PMOS侧电源控制单元和NMOS侧电源控制单元中的每一个都可以将大电流传输到输出单元一段时间。

根据本发明的另一方面的电平变换电路包括输出单元，该输出单元包括用于传输第一电源电平大幅值信号的第一晶体管和用于传输第二电源电平大幅值信号的第二晶体管、包含第三和第四晶体管的PMOS侧电源控制单元、和包含第五和第六晶体管的NMOS侧电源控制单元。当第一晶体管被接通时，第三晶体管被接通，在第二电源电平大幅值输出信号被导致跃迁到第一电源电平大幅值输出信号之后，第三晶体管被截止，并且第四晶体管被接通。进一步，当第二晶体管被接通，在第一电源电平大幅值输出信号被导致跃迁到第二电源电平大幅值输出信号之后，第五晶体管被截止，并且第六晶体管被接通。

优选地，在电平变换电路中，在第一电源电平大幅值输出信号被导致跃迁到第二电源电平大幅值输出信号之后，第三和第六晶体管都被接通。进一步，在第二电源电平大幅值输出信号被导致跃迁到第一电源电平大幅值输出信号之后，第四和第五晶体管都被接通。

优选地，该电平变换电路可以进一步包括用于接收第三电源电平小幅值输入信号和第四电源电平小幅值输入信号的PMOS驱动器控制单元，以及用于接收第三电源电平小幅值输入信号和第四电源电平小幅值输入信号的NMOS驱动器控制单元。PMOS驱动器控制单元可以通过接收第三电源电平小幅值输入信号，可以传输第四电源电平的输出信号，并且通过接收第四电源电平小幅值输入信号，传输第一电源电平的输出信号。进一步，NMOS驱动器控制单元可以在接收到第四电源电平小幅值输入信号时，传输第三电源电平的输出信号，并且可以在接收到第三电源电平小幅值输入信号，传输第二电源电平的输出信号。

优选地，在电平变换电路中，PMOS驱动器控制单元可以包括用于传输第四电源电平输出信号的第七晶体管、和用于传输第一电源电平输出信号的第八晶体管。当第四电源电平输出信号被传输时，第八晶体管可以被截止。当第一电源电平输出信号被传输时，第七晶体管可以被截止。NMOS驱动器控制单元包括用于传输第三电源电平输出信号的第九晶体管、和用于传输第二电源电平输出信号的第十晶体管。当第三电源电平输出信号被传输时，第十晶体管可以被截止。进一步，当第二电源电平输出信号被传输时，第九晶体管可以被截止。

优选地，在电平变换电路中，通过使用触发信号和/或非触发信号，PMOS驱动器控制单元可以与第一电源中分离，并且NMOS驱动器控制单元可以与第二电源中分离。

根据本发明另一方面的半导体电路包括至少上述的电平变换电路之一。

根据本发明另一方面的半导体电路包括驱动电路、缓冲电路、和电平变换电路，该驱动电路用于产生第三电源电平信号和第四电源电平信号，该缓冲电路接收第三电源电平信号和第四电源电平信号并将其转换成第一电源电平信号和第二电源电平信号，并将转换后的信号作为第三电源电平信号和第四电源电平信号进行输出，该电平变换电路接收传输自缓冲电路的第三电源电平信号和第四电源电平信号并将其转换成第一电源电平信号和第二电源电平信号。

根据本发明，独立的控制信号被传输到驱动器控制单元和输出晶体管的每一个，以便防止驱动器控制单元和输出晶体管在同时工作并且减小直通电流。进一步，因为晶体管比率可以被容易地选择，所以增加了设计灵活性程度，并且速度得到了增强。因此，可以获得消耗功率总量少并且以高速工作的电平变换电路。进一步，可以获得包括该电平变换电路的半导体电路。

附图说明

图1A示出了相关驱动电路的配置；

图1B示出了另一个相关驱动电路的配置；

图1C示出了另一个相关驱动电路的配置；

图2A示出了图1A中所示的相关驱动电路的波形；

图2B示出了图1B中所示的相关驱动电路的波形；

图2C示出了图1C中所示的相关驱动电路的波形；

图3示出了第一已知的电平变换电路的配置；

图4示出了第二已知的电平变换电路的配置；

图5示出了第三已知的电平变换电路的配置；

图6示出了根据本发明的第一实施例的电平变换电路的配置；

图7示出了第一实施例的电平变换电路的波形；

图8示出了根据本发明的第二实施例的电平变换电路的配置；

图9示出了根据本发明的第三实施例的电平变换电路的配置；

图10示出了第三实施例的电平变换电路的波形；

图11示出了根据本发明的第四实施例的电平变换电路的配置；和

图12示出了根据本发明的第五实施例的半导体电路的配置；

具体实施方式

现在将参考附图来说明本发明的电平变换电路。

(第一实施例)

将参考图6和7对本发明的第一实施例进行详细地说明。图6示出了该实施例的电平变换电路。输入到其上的小幅值电平电压包括比电源电压低的高电平电压VDDL和比地电压高的低电平电压VSSH，其中保持VDDL＞VSSH。电平变换电路包括输入端子1、输入定时控制单元102、PMOS驱动器控制单元103、NMOS驱动器控制单元104、输出晶体管MP5、输出晶体管MN5、数据保持单元105、和输出端子2。

输入定时控制单元102包括具有PMOS晶体管MP1和NMOS晶体管MN1的第一级倒相器，其中晶体管MP1和MN1由电源电压VDDL到VSSH操作并接收输入信号IN。输入定时控制单元102进一步包括具有PMOS晶体管MP2和NMOS晶体管MN2的下一级倒相器，其中晶体管MP2和MN2由电源电压VDDL到VSSH操作并接收输入信号IN。在第一级倒相器中，PMOS晶体管MP1的源极连接到电压VDDL，其栅极连接到输入信号IN，并且其漏极连接到节点N1。进一步，NMOS晶体管MN1的源极连接到电压VSSH，其栅极连接到输入信号IN，并且其漏极连接到节点N1。输入信号IN被反相，并且经反相的信号被传输到节点N1。经反相的信号进一步被传输到下一级倒相器(晶体管MP2和MN2)和晶体管MP3和MN3的栅极。在下一级倒相器中，PMOS晶体管MP2的源极连接到电压VDDL，其栅极连接到节点N1，并且其漏极连接到节点N2。该下一级倒相器接收从作为第一级倒相器的输出端的节点N1输出的信号，并且将该输出信号作为信号节点N2输出到PMOS晶体管MP4和NMOS晶体管MN4的源极。

PMOS驱动器控制单元103包括PMOS晶体管MP3和NMOS晶体管MN4。PMOS晶体管MP3的源极被连接到电源电压VDD，其栅极被连接到节点N1，并且其漏极被连接到节点N3。NMOS晶体管MN4的源极被连接到节点N2，其栅极被连接到输入信号IN，并且其漏极被连接到节点N3。PMOS驱动器控制单元103将其输出信号作为信号节点N3传输到输出晶体管MP5的栅极。NMOS驱动器控制单元104包括NMOS晶体管MN3和PMOS晶体管MP4。NMOS晶体管MN3的源极被连接到地电压，其栅极被连接到节点N1，并且其漏极被连接到节点N4。PMOS晶体管MP4的源极被连接到节点N2，其栅极被连接到输入信号IN，并且其漏极被连接到节点N4。NMOS驱动器控制单元104将其输出信号作为信号节点N4传输到输出晶体管MN5的栅极。在此，形成了具有小容量的PMOS晶体管MP3和NMOS晶体管MN3，以便为节点N3和N4预先充电。在此，保持MP3＜＜MN4和MN3＜＜MP4。在这种情况下，每个晶体管MP3、MN3、MP4和MN4具有低阈值(低电压Vt)。

输出晶体管MP5的源极被连接到电源电压VDD，其栅极被连接到节点N3，并且其漏极被连接到输出OUT。输出晶体管MN5的源极被连接到地电压VSS，其栅极被连接到节点N4，并且其漏极被连接到输出OUT。提供数据保持单元105作为保持电路用于保持输出数据。保持单元105包括倒相器电路INV1和倒相器电路INV2。倒相器电路INV1使用输出OUT作为其输入端。倒相器电路INV2使用倒相器电路INV1的输出端作为其输入端，并且将其输出信号传输到输出OUT，即倒相器电路INV1的输入端。

输出晶体管MP5和MN5分别被PMOS驱动器控制单元103和NMOS驱动器控制单元104所控制。输入定时控制单元102控制PMOS驱动器控制单元103和NMOS驱动器控制单元104的操作定时。仅当输入信号IN的电平为高时，节点N3产生单触发低信号并接通输出晶体管MP5，并且仅当输入信号IN的电平为低时，节点N4产生单触发高信号并接通输出晶体管MN5。从而，根据上述的配置，通过选择合适的单触发信号宽度防止了输出晶体管MP5和MN5被同时接通。结果，导致输出OUT以高速跃迁。

提供数据保持单元105用于在输出晶体管MP5和MN5被截止的期间内将输出数据保持一段时间。进一步，为了产生单触发信号，通过由输入定时控制单元102延迟输入信号IN所产生的信号节点N2被传输到NMOS晶体管MN4和PMOS晶体管MP4的源极。从而，仅在输入信号IN为高电平并且信号节点N2为低电平的期间内，NMOS晶体管MN4被接通一段时间期间，以便导致节点N3跃迁到低电平。仅在输入信号IN为低电平并且信号节点N2为高电平的期间内，PMOS晶体管MP4被接通一段时间期间，以便导致节点N4跃迁到高电平。在其它的时间期间内，通过延迟输入信号IN产生的经反相的信号N1被传输到PMOS晶体管MP3和NMOS晶体管MN3中的每个的栅极。从而，节点N3被预先充电到高电平且节点N4被预先充电到低电平。因此，单触发信号的脉冲宽度与输入定时控制单元102的延迟量相应。

PMOS晶体管MP3的源极电压和栅极电压分别被确定为电压VDD和电压VDDL。因此，当选择了满足表达式|Vt|＜|VDD-VDDL|的预先确定电压的时，节点N3的电压保持在VDD电平并且防止了漂移的出现。类似地，当NMOS晶体管MN3的阈值Vt被确定以便保持表达式Vt＜VSSH-VSS时，节点N4的电压被保持在VSS电平并且防止了漂移的出现。PMOS晶体管MP3和NMOS晶体管MN3的容量被确定以便与NMOS晶体管MN4和PMOS晶体管MP4的容量相比足够地小。因此，当NMOS晶体管MN4和PMOS晶体管MP4被接通时，PMOS晶体管MP3和NMOS晶体管MN3被略微接通来保持节点电势。节点N3和N4的单触发信号以高速下降和上升。进一步，一旦接收到从节点N1传输的信号，PMOS晶体管MP3和NMOS晶体管MN3进入导通状态，并且一旦接收到从节点N2传输的信号，PMOS晶体管MP4和NMOS晶体管MN4进入截止状态，以便节点N3和N4以高速上升和下降。从而，节点N3和N4的单触发信号能够以高速工作。

进一步，低电压Vt被用于PMOS晶体管MP4和NMOS晶体管MN4来增加电路工作速度。还进一步，低电压Vt被用于PMOS晶体管MP3和NMOS晶体管MN3来保持预充电容量。但是，根据小幅值信号电平，使用低电压Vt可能变得不必要。特别地，全部晶体管可以以普通晶体管来构成。在该实施例中，输入定时控制单元102包括第一级倒相器和具有小容量的下一级倒相器。但是，本发明可以实现而不局限于上述的配置，只要输入信号IN的定时可以被延迟。

接下来，图1中所示的电平变换电路的工作将参考图示出输入定时的图7进行说明。当导致输入信号IN从电压VSSH(＞VSS)跃迁到电压VDDL(＜VDD)时，PMOS晶体管MP1和NMOS晶体管MN1输出预先确定的信号，该预先确定的信号是通过延迟输入信号IN的定时并且将输入信号IN反相到节点N1形成的。然后，PMOS晶体管MP2和NMOS晶体管MN2传输信号节点N2，信号节点N2是将节点N1的输入信号延迟形成的。因为电压VDDL和电压VSSH作为电源被用于信号节点N1和信号节点N2，因此从节点N1和N2输出的输出信号实施VDDL操作和VSSH操作。虽然输入信号IN被直接传输到NMOS晶体管MN4，但是NMOS晶体管MN4从截止状态变化到接通状态，以便从节点N3吸引预先确定数量的电荷。从而，节点N3的电平变低(VSSH)。

当节点N2从低电平充电到高电平时，NMOS晶体管MN4被截止。但是，因为节点N1在大约同时从高电平(VDDL)切换到低电平(VSSH)，所以节点N3被预先充电到VDD电平。一旦接收到节点N3的电压，PMOS晶体管MP5被导通并且导致输出OUT从低电平跃迁到高电平。因为此时节点N4被保持在低电平，所以NMOS晶体管MN5保持截止。特别地，NMOS晶体管MN5在PMOS晶体管MP5接通的期间内保持截止一段时间期间。因此，在该路径中没有直通电流产生。

当导致输入信号IN从电压VDDL(＜VDD)跃迁到电压VSSH(＞VSS)时，输入信号IN被直接传输到PMOS晶体管MP4。此时，PMOS晶体管MP4从截止状态切换到接通状态以便节点N4被充电到高电平(VDDL)。当节点N2从高电平被切换到低电平时，PMOS晶体管MP4截止。但是，因为节点N1在大约同时从低电平(VSSH)切换到高电平(VDDL)，所以从节点N4吸引预先确定数量的电荷，以便节点N4的电平降低到低(VSS)电平。一旦接收到节点N4的电压，NMOS晶体管MN5被导通并且导致输出OUT从高电平跃迁到低电平。因为此时节点N3被保持在高电平，PMOS晶体管MP5保持截止。特别地，PMOS晶体管MP5在NMOS晶体管MN5接通的期间内保持截止一段时间期间。因此，在该路径中没有直通电流产生。

从而，根据上述的实施例，输入信号、经延迟和经反相的输入信号、以及经延迟的输入信号被传输到PMOS和NMOS驱动器控制单元103和104。进一步，驱动电路的晶体管的导通状态和截止状态被分别控制。因此，PMOS和NMOS驱动器控制单元103和104不产生直通电流并且以高速工作。进一步，因为PMOS和NMOS驱动器控制单元103和104产生的信号被传输到输出单元的晶体管，因此晶体管可以被单独地控制。从而，输出单元不产生直通电流并且以高速工作。

(第二实施例)

将参考图8对本发明的第二实施例进行详细地说明。在该图中，示出了该实施例的电平变换电路的范例。该实施例的电平变换电路的工作与第一实施例的电平变换电路的工作几乎一样。但是，在第一实施例中，低电压Vt被用于晶体管MP3、MN3、MP4和MN4来增加工作速度。结果，当每个使用低电压Vt的晶体管的阈值下降或显著的低时，产生电流Ioff(子阈值泄漏电流)，即使电压Vgs是0V。当仅提供一个电平变换电路时，电流Ioff可以忽略。但是在VLSI电路包括多个上述的电平变换电路的情况下，上述泄漏电流的总数值经常显著地高。因此，在本实施例中，电平变换电路提供有抵抗子阈值泄漏电流的措施。

当作为外部控制信号的信号ACT的电平为高并且电平变换电路工作时，子阈值泄漏电流是可接受的。但是，当信号ACT的电平为低并且电平变换电路不工作时，即，当电平变换电路坚持在待用状态时，电平变换电路受到控制以便除去子阈值泄漏电流。

与第一实施例的电平变换电路相比，触发信号以及将触发信号ACT反相而产生的信号/ACT被作为附加控制信号，传输到本实施例的电平变换电路。进一步，下面的电路被增加到该实施例的电平变换电路。更特别地，包括PMOS晶体管MP8和NMOS晶体管MN8的转换开关TG1被插入到节点N1和输出OUT之间。进一步，包括PMOS晶体管MP7和NMOS晶体管MN7的转换开关TG2被插入到节点N1和晶体管MP1和MN1之间。更进一步，PMOS晶体管MP6和MP9被并联插入到PMOS晶体管MP3和电源电压VDD之间。PMOS晶体管MP6的栅极被连接到节点N1并且PMOS晶体管MP9的栅极被连接到经反相的触发信号/ACT。

另外，NMOS晶体管MN6和MN9被并联插入到NMOS晶体管MN3和地电压VSS之间。NMOS晶体管MN6的栅极被连接到节点N1并且NMOS晶体管MN9的栅极被连接到触发信号ACT。当信号ACT为高电平时，转换开关TG2被接通并且从PMOS晶体管MP1和NMOS晶体管MN1传输来的输出被连接到节点N1。相反地，当信号ACT为低电平时，转换开关TG2被截止，并且节点N1通过转换开关TG1被连接到输出OUT。当信号ACT为高电平时，转换开关TG1保持截止。但是，当信号ACT为低电平时，转换开关TG1被选择以便将输出OUT连接到节点N1。当外部传输信号ACT为低电平时，电平变换电路不工作并且保持在备用状态。在这种状态，电平变换电路受到控制以便除去子阈值泄漏电流。

将参考图8中图示出的电路说明第二实施例。

当触发信号ACT为高电平时，这意味着非触发信号/ACT为低电平，转换开关TG2被接通并且转换开关TG1被截止。因为信号节点N1被传输到PMOS晶体管MP6和NMOS晶体管MN6的每一个的栅极，所以PMOS晶体管MP6和NMOS晶体管MN6被接通和截止，与PMOS晶体管MP3和NMOS晶体管MN3的情况一样。但是，因为PMOS晶体管MP9和NMOS晶体管MN9保持接通并且PMOS晶体管MP3和NMOS晶体管MN3被分别连接到它们的电源，因此，本实施例的电路配置和操作与第一实施例的相同。因此，将不再说明本实施例的电平变换电路的工作情况。

当触发信号ACT的电平为低时，这就意味着非触发信号/ACT的电平为高，PMOS晶体管MP9和NMOS晶体管MN9保持截止，包括PMOS晶体管MP7和NMOS晶体管MN7的转换开关TG2保持截止，并且，包括PMOS晶体管MP8和NMOS晶体管MN8的转换开关TG1保持接通。从包括PMOS晶体管MP1和NMOS晶体管MN1的第一级倒相器电路传输来的信号被中断，以致在输出OUT和节点N1之间出现短路。例如，当输出OUT的电平为低时，信号节点N1的电平变为低，以便信号节点N1被传输到PMOS晶体管MP6和MP3、以及NMOS晶体管MN3和MN6的每一个栅极。PMOS晶体管MP6和MP3被接通且NMOS晶体管MN3和MN6被截止。因为NMOS晶体管MN3的阈值为低，所以即使NMOS晶体管MN3被截止也可能出现子阈值泄漏电流。但是，因为NMOS晶体管MN6被截止，所以在电源电压VDD和地电压VSS之间没有泄漏电流产生。

进一步，当输出OUT的电平为高时，信号节点N1的电平变为高，以致信号节点N1被传输到PMOS晶体管MP6和MP3、以及NMOS晶体管MN3和MN6的每一个栅极。PMOS晶体管MP6和MP3被截止且NMOS晶体管MN3和MN6被接通。因为NMOS晶体管MN3的阈值为低，所以即使PMOS晶体管MP3被截止也可能出现子阈值泄漏电流。但是，因为PMOS晶体管MP6被截止，所以在电源电压VDD和地电压VSS之间没有泄漏电流产生。

在电平变换电路处于待用状态期间，当导致输入信号IN跃迁并且NMOS晶体管MN4和PMOS晶体管MP4的接通状态和截止状态发生改变时，根据从输出OUT传输来的信号，在电源电压VDD和地电压VSS之间的PMOS晶体管MP6或NMOS晶体管MN6被截止。因此，节点N3和/或节点N4的电平不变化并且输出电平保持在锁定状态。

如上所述，当电平变换电路处于待用状态时，信号ACT被保持在低电平，这意味着非触发信号/ACT保持在高电平。从而，当输出数据被保持时，子阈值泄漏电流可以被去除。虽然在本实施例中信号OUT被反馈到节点N1，但是任何作为信号OUT工作的信号都可以被用来作为反馈到节点N1的信号。进一步，根据本实施例，提供了PMOS晶体管MP6和MP9、和NMOS晶体管MN6和MN9，作为抵抗子阈值泄漏电流的的措施，该子阈值泄漏电流由PMOS晶体管MP3和NMOS晶体管MN3产生。但是，当PMOS晶体管MP3和NMOS晶体管MN3不产生子阈值泄漏电流时，PMOS晶体管MP6和MP9、以及NMOS晶体管MN6和MN9是不必要的。

本实施例使得能够去除当低电压Vt被用于上述的晶体管时所产生的子阈值泄漏电流。因此，电压Vt的阈值可以被降低，以致比第一实施例中的低。从而，本实施例中电平变换电路的工作速度可以进一步增加。

(第三实施例)

下面，将参考图9和10对本发明的第三实施例进行详细地说明。图9示出了本实施例的电平变换电路的范例。虽然除了当输入出现变化时，包括第一实施例的PMOS晶体管MP5和NMOS晶体管MN5的输出晶体管都保持截止，但是本实施例的包括PMOS晶体管MP12和NMOS晶体管MN12的输出晶体管在所有时间都被驱动。因此，本实施例的电平变换电路无需上述的数据保持单元。本实施例的电平变换电路包括输入端子1，输入信号IN传输到该端子，PMOS驱动器控制单元402，NMOS驱动器控制单元403，PMOS侧电源控制单元404，N MOS侧电源控制单元405，输出晶体管MP12和MN12，用于输出输出信号OUT的输出端子2，和输出数据反馈单元406。

PMOS驱动器控制单元402包括NMOS晶体管MN11、PMOS晶体管MP10、和PMOS晶体管MP15。NMOS晶体管MN11的源极被连接到电源VSSH，其栅极被连接到输入信号IN，并且其漏极被连接到节点N5。PMOS晶体管MP10的源极被连接到节点N5，其栅极被连接到输出信号OUT，并且其漏极被连接到PMOS晶体管MP15。PMOS晶体管MP15的漏极被连接到PMOS晶体管MP10的源极，其栅极被连接到地电压VSS，并且其源极被连接到电源VDD。在此，NMOS晶体管MN11是使用低电压Vt的晶体管。

当导致输入信号IN从电平VSSH跃迁到电平VDDL，NMOS晶体管MN11被接通并将电源电势VSSH传输到节点N5。输出信号OUT是低电平输出并且而后PMOS晶体管MP10被接通。但是，因为连接到PMOS晶体管MP10的源极侧的PMOS晶体管MP15的驱动能力降低，以致与NMOS晶体管MN11的驱动能力相比几乎可以忽略，导致节点N5以高速跃迁到电平VSSH。当输出信号OUT的电平变为高电平时，PMOS晶体管MP10被截止。

当导致输入信号IN从电平VDDL跃迁到电平VSSH时，NMOS晶体管MN11被截止。此时，输出信号OUT为高电平输出且PMOS晶体管MP10保持截止。节点N5保持在电平VSSH。因为输出信号OUT依据从NMOS驱动器控制单元403传输来的信号而变成低电平输出，PMOS晶体管MP10被接通且节点N5的电平变成高电平。

NMOS驱动器控制单元403包括PMOS晶体管MP11、NMOS晶体管MN10、和NMOS晶体管MN15。PMOS晶体管MP11的源极被连接到电源VDDL，其栅极被连接到输入信号IN，并且其漏极被连接到节点N6。NMOS晶体管MN10的漏极被连接到节点N6，其栅极被连接到输出信号OUT，并且其源极被连接到NMOS晶体管MN15的漏极。NMOS晶体管MN15的漏极被连接到NMOS晶体管MN10的源极，其栅极被连接到电源电压VDD，并且其源极被连接到地电压VSS。在此，PMOS晶体管MP11是使用低电压Vt的晶体管。

当导致输入信号IN从电平VSSH跃迁到电平VDDL时，PMOS晶体管MP11被截止。此时，输出信号OUT为低电平输出，且NMOS晶体管MN10保持截止，且节点N6保持在电平VDDL。因为输出信号OUT依据从PMOS驱动器控制单元402传输来的信号而变成高电平输出，所以NMOS晶体管MN10被接通且节点N6的电平变成低电平。

当导致输入信号IN从电平VDDL跃迁到电平VSSH时，PMOS晶体管NP11被接通，以致节点N6变成高电平VDDL。此时，输出信号OUT为高电平输出且NMOS晶体管MN10保持接通。但是，因为连接到NMOS晶体管MN10的源极侧的NMOS晶体管MN15的驱动能力降低，以致与PMOS晶体管MP11的驱动能力相比几乎可以忽略，导致节点N6以高速跃迁到电平VDDL。当输出信号OUT的电平变为低电平时，NMOS晶体管MN10被截止。

输出晶体管MP12的漏极被连接到输出信号OUT，其栅极被连接到节点N5，并且其源极被连接到PMOS晶体管MP13的漏极。进一步，输出晶体管MP12的漏极被连接到输出信号OUT，其栅极被连接到节点N6，并且其源极被连接到NMOS晶体管MN13的漏极。

PMOS侧电源控制单元404包括PMOS晶体管MP13和PMOS晶体管MP14。PMOS晶体管MP13的漏极被连接到PMOS晶体管MP12的源极，其栅极被连接到节点N7，并且其源极被连接到电源VDD。PMOS晶体管MP14的漏极被连接到PMOS晶体管MP12的源极，其栅极被连接到节点N8，其源极被连接到电源电压VDD。通过延迟输出信号OUT产生的信号N8被传输到PMOS晶体管MP14的栅极，且通过将输出信号OUT反相产生的信号N7被传输到PMOS晶体管MP13的栅极。

当导致输入信号IN从电平VSSH跃迁到电平VDDL时，导致节点N5以高速从电平VDD跃迁到电平VSSH，PMOS晶体管MP12被接通，且输出信号OUT的电平以高速升高到高电平。在上述跃迁出现时，PMOS晶体管MP14保持接通且PMOS晶体管MP13保持截止。因为使用了满足表达式Ids(MP14)＞＞Ids(MP13)和Ids(MP12)＞＞Ids(MP13)的预先确定的晶体管，在导致节点N5跃迁的过程中，PMOS晶体管MP14保持接通。接下来，从电源VDD传输出大电流且导致输出信号OUT以高速跃迁到高电平。在跃迁结束且输出信号OUT变化之后，PMOS晶体管MP14被截止且PMOS晶体管MP13被接通。因此，电流源容量的大部分都损失了，虽然数据可以被保持在那里。

当导致输入信号IN从电平VDDL跃迁到电平VSSH时，导致节点N5从电平VSSH跃迁到电平VDD。在上述跃迁出现时，PMOS晶体管MP14保持截止且PMOS晶体管MP13保持接通。进一步，通过PMOS晶体管MP12和MP13在输出OUT和电源VDD之间出现短路。但是，因为电流源容量的大部分都损失了，所以NMOS侧电源控制单元405的NMOS晶体管MN14和MN12被接通，以便导致输出OUT以高速跃迁到低电平。由于变成低电平，PMOS驱动器控制单元402的PMOS晶体管MP10被接通。从而，节点N5被充电到电平VDD，并且PMOS晶体管MP12被截止。

NMOS侧电源控制单元405包括NMOS晶体管MN13和NMOS晶体管MN14。NMOS晶体管MN13的漏极被连接到NMOS晶体管MN12的源极，其栅极被连接到节点N7，其源极被连接到电源VSS。NMOS晶体管MN14的漏极被连接到NMOS晶体管MN12的源极，其栅极被连接到节点N8，其源极被连接到电源电压VSS。通过延迟输出信号OUT产生的信号N8被传输到NMOS晶体管MN14的栅极，且通过将输出信号OUT反相产生的信号N7被传输到NMO S晶体管MN13的栅极。

当导致输入信号IN从电平VSSH跃迁到电平VDDL时，导致节点N6从电平VDDL跃迁到电平VSS。在上述跃迁出现时，NMOS晶体管MN14保持截止且NMOS晶体管MN13保持接通。如在PMOS侧电源控制单元404的情况下一样，使用了满足表达式Ids(MP14)＞＞Ids(MP13)和Ids(MP12)＞＞Ids(MP13)的预先确定的晶体管。因此，通过NMOS晶体管MN12和MN13在输出OUT和电源VSS之间出现短路电路。但是，因为电流源容量的大部分都损失了，所以PMOS侧电源控制单元404的PMOS晶体管MP14和MP12被接通，从而导致输出信号OUT以高速跃迁到高电平。由于跃迁到高电平，NMOS驱动器控制单元403的NMOS晶体管MN10被接通。从而，预先确定数量的电荷被从节点N6汲取出，以致节点N6的电平降低到电平VSS，并且NMOS晶体管MN12被截止。

当导致输入信号IN从电平VDDL跃迁到电平VSSH时，PMOS晶体管MP11被接通，导致节点N6以高速从电平VSS跃迁到电平VDDL，NMOS晶体管MN12被接通，且输出信号OUT的电平以高速降低到低电平。因为在上述跃迁出现时，NMOS晶体管MN14保持接通，所以大电流被施加，以致输出信号OUT的电平变成低电平。在跃迁结束且输出信号OUT变化之后，NMOS晶体管MN14被截止且NMOS晶体管MN13被接通。因此，电流源容量的大部分都损失了，虽然数据可以被保持在那里。

输出数据反馈单元406包括倒相电路INV3和倒相电路INV4。输出信号OUT被输入到倒相电路INV3。倒相电路INV3传输经反相的信号N7。一旦接收经反相的信号N7时，倒相电路INV4将该输入信号延迟并倒相，从而产生并输出信号N8。进一步，当输出信号OUT被导致从低电平跃迁到高电平时，节点N7最好以高速将NMOS晶体管MN13截止。相反地，节点N8需要被延迟，以便在输出信号的跃迁完成之后将PMOS晶体管MP17截止。在该实施例中，倒相器INV4作为延迟装置。但是，延迟装置是可以通过已知的技术实现的，而不局限于上述的一级倒相器INV4。

在本实施例中，PMOS驱动器控制单元402和NMOS驱动器控制单元403都可以高速上升和下降。例如，当NMOS晶体管MN11被接通，与被吸取到电源VSSH的电流相比，从电源VDD传输到节点N5的电流可以忽略，从而导致节点N5以高速跃迁。进一步，当PMOS晶体管MP12被接通，与从PMOS侧电源控制单元404传输来的电流相比，从输出OUT传输到NMOS侧电源控制单元405的电流可以忽略。因此，很难在输出晶体管MP12和MN12之间产生直通电流。结果，输出晶体管MP12和MN12可以高速工作。在输出晶体管MP12和MN12工作之后，由输出数据反馈单元406保持的电流被传输。因此，获得了与第一实施例相同的效果。

如已经说明的那样，根据第三实施例的配置，驱动晶体管的接通侧被设计为面向高速，并且其截止侧被设计为面向低速。但是，因为驱动晶体管的电源受到控制，从而控制输出，所以可以在不使用输出数据保持电路的情况下获得与第一实施例相同的效果。

(第四实施例)

下面，将参考图11对本发明的第四实施例进行详细地说明。该图示出了本实施例的电平变换电路的范例。与第三实施例的电平变换电路相比，该电平变换电路具有抵抗子阈值泄漏电流的措施。进一步，当作为外部控制信号的信号ACT为高电平时，该实施例的电平变换电路工作且接受子阈值泄漏电流。特别地，当电平变换电路处于工作状态时，本实施例的电平变换电路接受子阈值泄漏电流。相反地，当信号ACT为低电平时，电平变换电路不工作。特别地，电平变换电路进入待用状态。在待用状态，电平变换电路受到控制，以便去除子阈值泄漏电流。

本实施例的电平变换电路与第三实施例中的电平变换电路的不同之处在于经反相的触发信号/ACT被传输到PMOS晶体管MP15的栅极，触发信号ACT被传输到NMOS晶体管MN15的栅极，并且信号节点N9被传输到PMOS晶体管MP14和NMOS晶体管MN14的每一个的栅极。进一步，转换开关TG3和TG4被增加到该实施例的电平变换电路中。转换开关TG3接收信号节点N7，作为输入信号，并且当经反相的触发信号/ACT的电平为高时被触发，以便将信号节点N7传输到节点N9。转换开关TG4接收信号节点N8，作为输入信号，并且当触发信号ACT的电平为高时被触发，以便将信号节点N8传输到节点N9。

在本实施例中，触发信号ACT作为外部控制信号被传输到NMOS晶体管MN15，并且经反相的触发信号/ACT作为控制信号被传输到PMOS晶体管MP15。当触发信号ACT的电平为高时，电平变换电路工作，与第三实施例中的情况相同。但是，当触发信号ACT的电平为低时，电平变换电路进入备用状态，其中PMOS晶体管MP15和NMOS晶体管MN15被截止以致电流被切断。进一步，当电平变换电路处于工作状态时，信号节点N8被使用，作为反馈信号被传输到PMOS晶体管MP14和NMOS晶体管MN14。但是，当电平变换电路处于待用状态时，信号节点N7作为反馈信号被使用。特别地，当电平变换电路处于待用状态时，信号节点N7被连接到PMOS晶体管MP6和MP7、以及NMOS晶体管MN6和MN7的栅极。

下面，将说明本实施例的电平变换电路的工作。当电平变换电路处于工作状态时(触发信号ACT的电平为高且经反相的触发信号/ACT的电平为低时)，PMOS晶体管MP15的栅极保持在低电平且NMOS晶体管MN15的栅极保持在高电平。节点N9被连接到节点N8并且转换开关TG2被接通。因为本实施例的连接和工作与第三实施例的相同，所以不再说明本实施例的工作。

当电平变换电路处于待用状态时(触发信号ACT的电平为低且经反相的触发信号/ACT的电平为高时)，PMOS晶体管MP15和NMOS晶体管MN15被截止。因为低电压Vt被用于NMOS晶体管MN11和PMOS晶体管MP11，所以可能出现子阈值泄漏电流，并且待用泄漏电流可能增加，即使栅—源极电压Vgs为0V。但是，因为PMOS晶体管MP15和NMOS晶体管MN15被经反相的触发信号/ACT和触发信号ACT截止，到电源VDD和电源VSS的电流通路被切断，以致PMOS和NMOS驱动器电路不产生备用泄漏电流。进一步，转换开关TG3被接通，节点N9被连接到节点N7，并且从节点N7传输出来的信号被传输到PMOS侧电源控制单元404的PMOS晶体管MP13和MP14以及NMOS侧电源控制单元405的NMOS晶体管MN13和MN14中的每一个，以便PMOS侧的晶体管或NOMS侧的晶体管都被截止。因此，对于输出级的晶体管，到电源VDD的电流路径或到电源VSS的电流路径都被切断了，以致电源控制电路不产生待用泄漏电流。

当电平变换电路处于待用状态(触发信号ACT的电平为低且经反相的触发信号/ACT的电平为高时)并且导致输入信号IN从电平VSSH跃迁到电平VDDL时，电平变换电路的工作情况如下。当导致输入信号IN跃迁到电平VSSH时，PMOS晶体管MP11被接通，节点N6为高电平，NMOS晶体管MN12、MN13和MN14被接通，并且处于低电平信号的输出信号OUT被传输。当导致输入信号IN跃迁到电平VDDL时，PMOS晶体管MP11被截止，NMOS晶体管MN11被接通，节点N5的电平变为低电平，并且PMOS晶体管MP12被接通。虽然而后PMOS晶体管MP11被截止，但是NMOS晶体管MN10和MN15也被截止。因此，节点N6保持在电平VDDL，该电平为高电平，并且NMOS晶体管MN12保持接通。因此，PMOS晶体管MP12和NMOS晶体管MN12都被接通。依据输出信号OUT，PMOS晶体管MP13和MP14被截止并且NMOS晶体管MN13和MN14被接通。进一步，输出信号被保持在低电平，以便保持先前的输出状态。进一步，因为PMOS晶体管MP11、和NMOS晶体管MN10和MN15保持截止，所以节点N6产生漂移。但是，因为PMOS晶体管MP11使用低电压Vt，所以节点N6由于子阈值泄漏电流而保持在高电平。

当导致输入信号IN从电平VDDL跃迁到电平VSSH时，电平变换电路的工作情况如下。当输入信号IN处于电平VDDL时，NMOS晶体管MN11被接通，节点N5保持在低电平，PMOS晶体管MP12、MP13和MP14被接通，并且输出信号OUT处于高电平。当导致输入信号IN跃迁到电平VSSH时，NMOS晶体管MN11被截止，且PMOS晶体管MP11被接通，以致节点N6的电平变为高电平，并且NMOS晶体管MN12被接通。虽然而后NMOS晶体管MN11被截止，但是PMOS晶体管MP10和MP15也被截止。因此，节点N5保持在电平VSSH，该电平为低电平，并且PMOS晶体管MP12保持接通。

因此，PMOS晶体管MP12和NMOS晶体管MN12都被接通。由于输出信号OUT，PMOS晶体管MP13和MP14被接通并且NMOS晶体管MN13和MN14被截止。进一步，输出信号被保持在高电平，以便保持先前的输出状态。进一步，因为而后PMOS晶体管MP15和MP10、和NMOS晶体管MN11保持截止，所以节点N5产生漂移。但是，因为NMOS晶体管MN11使用低电压Vt，所以节点N5由于子阈值泄漏电流保持在低电平。

如已经说明的那样，在电平变换电路处于待用状态期间，导致输入信号IN从一个电平跃迁到另一个电平时，PMOS晶体管MP13和MP14的每一个的栅极、和NMOS晶体管MN13和MN14的每一个的栅极被连接到节点N7。因此，根据输出信号OUT的前一个状态，PMOS晶体管MP13和MP14、和NMOS晶体管MN13和MN14保持接通/截止。因此，输出信号OUT保持在前一个输出状态。进一步，即使转换开关TG3和TG4是作为CMOS传输电栅来形成的，但是其配置也是可以被修改的，只要它能产生与本实施例中相同的信号。

从而，通过使用待用信号并将输出信号OUT反馈到输出驱动级，本实施例允许切断由电源提供的功率，从而获得了用于保持输出数据的数据保持功能。因此，根据本实施例，在电平变换电路处于待用状态的过程中，即使电平变换电路包括使用低电压Vt的晶体管，子阈值泄漏电流也可以被去除。进一步，当子阈值泄漏电流被去除时，输出数据可以被保持。

(第五实施例)

下面，将参考图12对本发明的第五实施例进行详细地说明。该图示出了半导体电路的范例，其中，在驱动器电路700和电平变换电路701之间临时地缓冲有小幅值配线。近年来，半导体电路的规模日益变大，并且电路之间的小幅值配线日益变长。因此，波形更适宜在通过半导体的中途被整形。根据该实施例，从驱动器电路700传输过来的小幅值信号被缓冲电路702整形和放大，并且作为小幅值信号被传输到电平变换电路701。缓冲电路702包括根据第一到第四实施例中的任何一个的电平变换电路703，并包括驱动器单元704。一旦接收到从电平变换电路703传输过来的输出信号，驱动器电路704传输小幅值电平信号。

缓冲电路702的驱动器单元704包括PMOS晶体管MP16和NMOS晶体管MN16。从电平变换电路703传输过来的输出信号被传输到PMOS晶体管MP16和NMOS晶体管MN16的每一个栅极。PMOS晶体管MP16的源极被连接到电源VDDL，NMOS晶体管MN16的源极被连接到电源VSSH。PMOS晶体管MP16和NMOS晶体管MN16的漏极起到缓冲电路702的输出端的作用。电平变换电路703把具有小幅值VDDL到VSSH的输入信号转换成具有幅值VDD-VSS的信号。一旦接收到该VDD-VSS幅值信号，驱动器电路704再次传输作为VDDL-VSSH的小幅值信号的信号。从而，因为提供了缓冲电路702，在构成半导体电路的电路之间的配线可以被分割并且信号可以被整形。因此，半导体电路可以高速和高精确度地传输信号。

正如已经说明的那样，该实施例的半导体电路包括用于在通过长配线的中途接收小幅值信号的缓冲电路702，以便小幅值信号被转换成全幅值信号，并且进一步被再次转换成小幅值信号。因此，即使配线长度增加，小幅值信号也可以在上升沿和/或下降沿以高速工作。

从而，已经详细说明了本发明的实施例。但是，本发明并不局限于上述的实施例，而是可以多种方式被修改而不偏离所附权利要求的范围。例如，虽然从驱动器电路传输过来的信号的小幅值电平已经被描述为电平VDDL和电平VSSH，但是在图8和9中所示的小幅值电平也可以被改变成电平VDDL和电平VSS，或者电平VDD和电平VSSH。

Claims (8)

1.一种电平变换电路，包括：

输出单元，该输出单元包括设置在提供有第一电源电压的第一电源端和输出端之间的第一晶体管，所述第一晶体管用于输出第一电源电平大幅值信号到输出端，该输出单元还包括设置在提供有第二电源电压的第二电源端和输出端之间的第二晶体管，所述第二晶体管用于输出第二电源电平大幅值信号到输出端；

PMOS侧电源控制单元，包含设置在第一电源端和第一晶体管之间的互相并联的第三和第四晶体管；以及

NMOS侧电源控制单元，包含设置在第二电源端和第二晶体管之间的互相并联的第五和第六晶体管，

其中，当第一晶体管被接通时，第三晶体管被接通，在第二电源电平大幅值输出信号被导致跃迁到第一电源电平大幅值输出信号之后，第三晶体管被截止，并且第四晶体管被接通，以及

当第二晶体管被接通时，在第一电源电平大幅值输出信号被导致跃迁到第二电源电平大幅值输出信号之后，第五晶体管被截止，并且第六晶体管被接通。

2.根据权利要求1的电平变换电路，其中，

在第一电源电平大幅值输出信号被导致跃迁到第二电源电平大幅值输出信号之后，第三和第六晶体管中的每一个都被接通；以及

在第二电源电平大幅值输出信号被导致跃迁到第一电源电平大幅值输出信号之后，第四和第五晶体管中的每一个都被接通。

3.根据权利要求1的电平变换电路，进一步包括：

PMOS驱动器控制单元，连接到第一晶体管的栅极端，用于接收第三电源电平小幅值输入信号和第四电源电平小幅值输入信号；以及

NMOS驱动器控制单元，连接到第二晶体管的栅极端，用于接收第三电源电平小幅值输入信号和第四电源电平小幅值输入信号；

其中，PMOS驱动器控制单元，一旦接收到第三电源电平小幅值输入信号时，则输出第四电源电平的输出信号到第一晶体管的栅极端，并且一旦接收第四电源电平小幅值输入信号时，则输出第一电源电平的输出信号到第一晶体管的栅极端，以及

其中，NMOS驱动器控制单元，通过接收第四电源电平小幅值输入信号，传输第三电源电平的输出信号到第二晶体管的栅极端，并且通过接收第三电源电平小幅值输入信号，传输第二电源电平的输出信号到第二晶体管的栅极端。

4.根据权利要求1的电平变换电路，其中，

PMOS驱动器控制单元包括：

第七晶体管，设置在提供有第四电源电压的第四电源端和第一晶体管的栅极端之间，用于输出第四电源电平输出信号到第一晶体管的栅极端；以及

第八晶体管，设置在第一电源端和第一晶体管的栅极端之间，用于输出第一电源电平输出信号到第一晶体管的栅极端，

其中，当第四电源电平输出信号被输出时，第八晶体管被截止，

当第一电源电平输出信号被输出时，第七晶体管被截止，

其中，NMOS驱动器控制单元包括：

第九晶体管，设置在提供有第三电源电压的第三电源端和第二晶体管的栅极端之间，用于输出第三电源电平输出信号到第二晶体管的栅极端；以及

第十晶体管，设置在第二电源端和第二晶体管的栅极端之间，用于输出第二电源电平输出信号到第二晶体管的栅极端，

其中，当第三电源电平输出信号被输出时，第十晶体管被截止，以及

当第二电源电平输出信号被输出时，第九晶体管被截止。

5.根据权利要求1的电平变换电路，其中，

通过使用触发信号和/或非触发信号，使PMOS驱动器控制单元与第一电源中分离，以及使NMOS驱动器控制单元与第二电源中分离。

6.一种半导体电路，其包括根据权利要求1的电平变换电路。

7.根据权利要求1的电平变换电路，进一步包括：

PMOS驱动器控制单元；

NMOS驱动器控制单元；和

输出反馈单元，

其中，PMOS驱动器控制单元和NMOS驱动器控制单元中的每一个都将小幅值输入信号进行反相并且将经反相的小幅值输入信号输出到输出单元，以及

其中，一旦接收到所述经反相后并输出的信号和/或经延迟的输出信号，PMOS侧电源控制单元和NMOS侧电源控制单元中的每一个均在输出单元与至少一个电源之间建立和/或不建立电气连续性，以便输出单元输出大幅值输出信号。

8.根据权利要求7的电平变换电路，其中，

在输出信号被延迟的时间期间内，PMOS侧电源控制单元和NMOS侧电源控制单元中的每一个都将大电流输出到输出单元。

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