KR102665585B1 - 3차원 메모리 소자를 포함한 집적 회로 - Google Patents

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Abstract

집적 회로가 제공된다. 집적 회로는 3차원 메모리 소자, 제1 워드 라인 구동 회로 및 제2 워드 라인 구동 회로를 포함한다. 3차원 메모리 소자는 열 방향을 따라 별도로 연장되는 적층 구조물을 포함한다. 각 적층 구조물은 워드 라인의 스택을 포함한다. 적층 구조물은 제1 측부에 제1 계단 구조물 및 제2 측부에 제2 계단 구조물을 갖는다. 워드 라인은 제1 및 제2 계단 구조물의 계단까지 연장된다. 제1 및 제2 워드 라인 구동 회로는 3차원 메모리 소자 아래에 놓이며, 각각 제1 및 제2 측부를 따라 연장된다. 각 적층 구조물의 워드 라인 중 일부는 제1 계단 구조물로부터 제1 워드 라인 구동 회로로 라우팅되고, 각 적층 구조물의 다른 워드 라인은 제2 계단 구조물로부터 제2 워드 라인 구동 회로로 라우팅된다.

Description

3차원 메모리 소자를 포함한 집적 회로{INTEGRATED CIRCUIT INCLUDING THREE-DIMENSIONAL MEMORY DEVICE}
이 출원은 2021년 2월 26일에 출원된 미국 특허 가출원 제63/153,965호의 우선권 혜택을 주장한다. 위에서 언급한 특허 출원의 전체가 여기에 참조로 포함되며 본 명세서의 일부가 된다.
지난 수십 년 동안 데이터 저장에 대한 수요 증가로 인해 비휘발성 메모리가 지속적으로 확장(scaling)되고 비휘발성 메모리의 셀이 단일 레벨 셀(single-level cell; SLC)에서 다중 레벨 셀(multi-level cell; MLC)로 발전했다. 그러나 이러한 솔루션은 2차원 설계의 한계로 인해 제한된다. 비휘발성 메모리의 모든 셀은 한 줄로 나란히 정렬되어 있지만 셀의 레벨은 하나뿐이다. 이것은 궁극적으로 비휘발성 메모리가 제공할 수 있는 용량을 제한한다.
3차원 메모리는 비휘발성 메모리의 저장 용량 문제 중 일부를 해결하는 새로운 진화이다. 셀을 수직으로 적층함으로써 비휘발성 메모리의 풋프린트 면적을 크게 늘리지 않고도 저장 용량을 획기적으로 늘릴 수 있다. 그러나 3차원 메모리의 저장 용량이 지속적으로 증가함에 따라, 3차원 메모리와 구동 소자 간의 상호접속은 훨씬 복잡해진다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 본 개시의 일부 실시예에 따라, 3차원 소자의 일부를 개략적으로 도시하는 3차원도이다.
도 1b는 도 1a를 참조하여 설명된 3차원 메모리 소자(10)의 일부의 등가 회로도이다.
도 2는 본 개시의 일부 실시예에 따라, 계단 구조물을 양측부들에 가진 3차원 메모리 소자를 개략적으로 도시한 3차원도이다.
도 3a는 본 개시의 일부 실시예에 따라, 3차원 메모리 소자를 포함하는 집적 회로를 도시한 개략도이다.
도 3b는 본 개시의 일부 실시예에 따라, 집적 회로에서 구동 회로 및 3차원 메모리 소자의 구성을 도시하는 개략도이다.
도 3c는 본 개시의 일부 실시예에 따라, 동일한 적층 구조물에서 워드 라인에 대한 라우팅 방식을 개략적으로 도시하는 단면도이다.
도 3d는 본 개시의 일부 실시예에 따라, 워드 라인 라우팅 방식 및 소스 라인/비트 라인 라우팅 방식을 도시하는 개략도이다.
도 4a는 도 3a 및 도 3c를 참조하여 설명된 워드 라인 라우팅 방식을 개략적으로 도시하는 또 다른 도면이다.
도 4b는 도 3d를 참조하여 설명된 소스 라인/비트 라인 라우팅 방식을 개략적으로 도시하는 또 다른 도면이다.
도 5는 본 개시의 대안적 실시예에 따라, 집적 회로를 도시한 개략적 평면도이다.
도 6a는 본 개시의 일부 실시예에 따라, 또 다른 3차원 메모리 소자 상에 도 3a, 3c, 4a를 참조하여 설명된 구동 회로 및 워드 라인 라우팅 방식의 적용을 개략적으로 도시한 3차원도이다.
도 6b는 도 6a에 도시된 3차원 메모리 소자(10a)의 일련의(a string of) 메모리 셀을 개략적으로 도시한 단면도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 소자의 상이한 방위들을 포괄하도록 의도된다. 장치는 (90도 회전되거나 또는 다른 방위로) 달리 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
도 1a는 본 개시의 일부 실시예에 따라, 3차원 메모리 소자(10)의 일부를 개략적으로 도시하는 3차원도이다.
도 1a를 참조하면, 메모리 소자(10)는 3차원 메모리 소자이며, 베이스층(100) 상에 형성된 메모리 셀(memory cell; MC)의 스택을 포함한다. 일부 실시예에서, 베이스층(100)은 예를 들어, 반도체 웨이퍼 또는 반도체 온 인슐에이터(semiconductor-on-insulator; SOI) 웨이퍼와 같은 반도체 기판(도시되지 않음) 위의 에칭 정지층이다. 이러한 실시예에서, 능동 소자(예컨대, 트랜지스터) 및 이들 능동 소자의 상호접속부(둘 다 도시되지 않음)는 베이스층(100)과 반도체 웨이퍼(또는 SOI 웨이퍼) 사이에 형성될 수 있다.
메모리 셀(MC)의 스택은 각각 Y 방향(열(column) 방향이라고도 함)을 따라 연장된 열로 배열된다. 이러한 열은 Y 방향과 교차되는 X 방향(행(row) 방향이라고도 함)을 따라 배열된다. 메모리 셀(MC)의 각 스택에 있는 요소를 명확하게 설명하기 위해, 이러한 열 중 하나에 있는 메모리 셀(MC)의 스택은 특히 베이스층(100) 상에 단독으로 서 있는 것으로 도시되어 있다. 도시되지는 않았지만, 실제로 이 열에 메모리 셀들(MC)의 다른 스택들이 있다. 도 1a에 도시된 바와 같이, 메모리 셀들(MC)의 각 스택은 베이스층(100) 상에 형성된 적층 구조물(102)의 세그먼트를 포함한다. 복수의 적층 구조물(102)은 열 방향(즉, Y 방향)을 따라 연장되고 행 방향(즉, X 방향)을 따라 서로 측방향으로 이격된다. 동일한 열의 메모리 셀들(MC)의 스택들은 동일한 적층 구조물(102)을 공유하고, 각 적층 구조물(102)은 인접한 열들의 메모리 셀들(MC)의 스택들에 의해 공유될 수 있다.
워드 라인(104) 및 분리층(106)은 각각의 적층 구조물(102)에서 수직 방향(Z)을 따라 교대로 적층된다. 적층 구조물(102)의 최상부층은 워드 라인(104) 중 하나 또는 분리층(106) 중 하나일 수 있다. 유사하게, 적층 구조물(102)의 최하부층은 워드 라인(104) 중 하나 또는 분리층(106) 중 하나일 수 있다. 또한, 당업자는 각 적층 구조물(102)에서 워드 라인(104) 및 분리층(106)의 양(amount)을 조절할 수 있으며, 본 개시는 이에 제한되지 않는다. 워드 라인(104)은 전도성 물질로 형성될 수 있는 반면, 분리층(106)은 절연성 물질로 형성될 수 있다. 예를 들어, 전도성 물질은 텅스텐, 티타늄 질화물, 루테늄, 몰리브덴, 텅스텐 질화물 등을 포함할 수 있고, 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
스위칭층(108)은 적층 구조물(102)의 측벽을 따라 걸쳐 있고(span), 적층 구조물(102)에서 워드 라인(104) 및 분리층(106)과 측방향으로 접촉한다. 일부 실시예에서, 도 1a에 도시된 바와 같이, 스위칭층(108)은 적층 구조물들(102) 사이의 베이스층(100)의 부분을 따라 연장되지 않는다. 이들 실시예에서, 스위칭층(108)은 서로 측방향으로 이격된다. 대안적인 실시예에서, 적층 구조물들(102) 중 인접한 것들 사이의 스위칭층(108)은 이러한 적층 구조물들(102) 사이의 베이스층(100)의 일부를 따라 측방향으로 연장되는 부분을 통해 서로 접속된다. 스위칭층(108)은 강유전체 물질로 형성될 수 있다. 예를 들어, 강유전체 물질은 하프늄 산화물계 물질(예컨대, 하프늄 지르코늄 산화물(Hf1-xZrxO), 하프늄 에르븀 산화물(Hf1-xErxO), 하프늄 란탄 산화물(Hf1-xLaxO), 하프늄 이트륨 산화물(Hf1-xYxO), 하프늄 가돌리늄 산화물(Hf1-xGdxO), 하프늄 알루미늄 산화물(Hf1-xAlxO), 하프늄 티타늄 산화물(Hf1-xTixO), 하프늄 탄탈륨 산화물(Hf1-xTaxO) 등), 티탄산 바륨(예컨대, BaTiO3), 티탄산 납(예컨대, PbTiO3), 납 지르콘산염(예컨대, PbZrO3), 니오브산 리튬(LiNbO3), 니오브산 나트륨(NaNbO3), 니오브산 칼륨(예컨대, KNbO3), 탄탈산 칼륨(KTaO3), 비스무트 스칸듐산염(BiScO3), 비스무트 아철산염(예컨대, BiFeO3), 알루미늄 스칸듐 질화물(AlScN) 등 또는 이들의 조합을 포함할 수 있다. 대안적으로, 스위칭층(108)은 터널링 유전체층과 게이트 유전체층 사이에 끼워진 전하 포획층을 적어도 포함하는 다층 구조물일 수 있다. 예를 들어, 전하 포획층은 실리콘 산화물로 형성될 수 있는 반면, 터널링 유전체층 및 게이트 유전체층은 각각 실리콘 산화물로 형성될 수 있다.
채널층(110)은 스위칭층(108)의 측벽을 덮고, 스위칭층(108)을 통해 적층 구조물(102)에서 워드 라인(104) 및 분리층(106)과 측방향으로 접촉한다. 일부 실시예에서, 각각의 적층 구조물(102)의 대향 측벽들은 측방향으로 분리된 채널층(110)에 의해 각각 덮여, 각 채널층(110)은 메모리 셀(MC)의 스택에 의해 배타적으로 공유될 수 있다. 이러한 실시예들에서, Y 방향을 따라 배열된 메모리 셀들(MC)의 인접한 스택들 간의 크로스토크(cross-talk)가 감소될 수 있다. 또한, 일부 실시예에서, 인접한 적층 구조물들(102)의 대향 측벽들에서 채널층들(110)은 측방향으로 이격된다. 이러한 실시예들에서, 채널층들(110)은 적층 구조물들(102) 사이의 베이스층(100)의 부분들을 따라 측방향으로 연장되거나 연장되지 않을 수 있지만, 각각의 채널층(110)은 채널층(110) 중 또 다른 하나와 접촉하도록 더 연장되지 않을 수 있다. 채널층(110)은 폴리실리콘 또는 금속 산화물 반도체 물질로 형성될 수 있다. 금속 산화물 반도체 물질은 예를 들어, 인듐 갈륨 아연 산화물(IGZO)과 같은 인듐계 산화물 물질을 포함할 수 있다.
전도성 필라(conductive pillars,112)의 쌍은 적층 구조물들(102) 사이의 베이스층(100)의 부분 상에 서 있다(stand). 각 쌍의 전도성 필라(112)는 인접한 적층 구조물들(102)의 대향 측벽들을 덮는 2개의 채널층(110) 사이에 별도로 위치하고 이들과 측방향으로 접촉한다. 또한, Y 방향을 따라 배열된 인접한 쌍의 전도성 필라(112)도 측방향으로 분리된다. 일부 실시예에서, 분리 구조물(114)은 각 쌍의 전도성 필라(112)를 서로 분리시키기 위해 각 쌍의 전도성 필라(112) 사이에 각각 채워진다. 또한, 일부 실시예에서, 분리 필라(116)는 전도성 필라(112)의 인접한 쌍 사이에 각각 서 있다. 이러한 실시예에서, 분리 필라(116)는 채널층들(110)을 서로 분리하기 위해 스위칭층(108)과 측방향으로 접촉하도록 더 연장될 수 있다. 더욱이, 일부 실시예에서, 적층 구조물(102)의 측부에 있는 전도성 필라(112)의 쌍은 적층 구조물(102)의 다른 측부에 있는 전도성 필라(112)의 쌍으로부터 Y 방향을 따라 오프셋된다. 이러한 실시예들에서, 메모리 셀들(MC)은 엇갈린 구성(staggered configuration)으로 배열되는 것으로 지칭될 수 있다. 전도성 필라(112)는 전도성 물질로 형성되는 반면, 분리 구조물(114) 및 분리 필라(116)는 각각 절연성 물질로 형성된다. 예를 들어, 전도성 물질은 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함할 수 있고, 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 탄산화물 등을 포함할 수 있다.
워드 라인(104) 중 하나의 세그먼트, 워드 라인(104)의 이 세그먼트와 측방향으로 접촉하는 스위칭층들(108) 중 하나의 부분, 스위칭층(108)의 부분을 통해 워드 라인(104)의 세그먼트에 용량적으로 결합된 채널층들(110) 중 하나의 부분, 및 이 채널층(110)과 접촉하는 한 쌍의 전도성 필라(112)는 집합적으로 전계 효과 트랜지스터를 형성한다. 워드 라인(104)의 세그먼트는 전계 효과 트랜지스터의 게이트 단자로서 기능하고, 한 쌍의 전도성 필라(112)는 전계 효과 트랜지스터의 소스 단자 및 드레인 단자로서 기능한다. 전계 효과 트랜지스터가 턴온되면 채널층(110)의 일부에 전도성 경로가 형성되고, 한 쌍의 전도성 필라(112) 사이로 연장될 수 있다. 반면에, 전계 효과 트랜지스터가 오프 상태일 때, 전도성 경로가 차단되거나 없을 수 있다. 스위칭층(108)의 부분은 워드 라인(104)의 세그먼트와 채널층(110)의 부분 사이의 용량성 결합을 실현하고 전계 효과 트랜지스터의 문턱 전압을 더 낮은 값에서 더 높은 값으로(또는 그 반대로) 전환하기 위해 기능한다. 프로그래밍 동작 동안 강유전체 분극에 의해 스위칭층(108)에 쌍극자 모멘트가 저장되거나 터널링 효과에 의해 스위칭층(108)에 전하가 삽입될 수 있다. 반면에, 소거 동작 동안 스위칭층(108)에서 쌍극자 모멘트 반전 또는 포획된 전하의 제거가 관찰될 수 있다. 쌍극자 모멘트를 반대 방향으로 저장하거나 전하를 삽입/제거함으로써 전계 효과 트랜지스터는 상대적으로 높은 문턱 전압과 상대적으로 낮은 문턱 전압을 가질 수 있으므로 전계 효과 트랜지스터에 높은 논리 상태와 낮은 논리 상태가 저장될 수 있다. 따라서, 전계 효과 트랜지스터는 데이터를 저장할 수 있으며, 본 개시에서는 메모리 셀(MC)로서 지칭한다.
도 1a에 도시된 바와 같이, 동일한 스택 내의 메모리 셀들(MC)은 동일한 적층 구조물(102) 내의 상이한 워드 라인들(104)에 의해 제어되는 동안 동일한 스위칭층(108), 동일한 채널층(110) 및 동일한 쌍의 전도성 필라(112)를 공유할 수 있다. 한 쌍의 전도성 필라(112)의 양측부들(opposite sides)에 있는 메모리 셀(MC)의 인접한 스택들은 이러한 한 쌍의 전도성 필라(112)를 공유할 수 있지만, 상이한 채널층들(110)을 갖고 적층 구조물들(102) 중 인접한 적층 구조물들의 워드 라인(104)에 의해 제어된다. 동일한 적층 구조물(102)의 양측부들에 있는 메모리 셀(MC)의 인접한 스택들은 이 적층 구조물(102)에서 워드 라인(104)을 공유할 수 있지만, 상이한 스위칭층들(108), 상이한 채널층들(110) 및 상이한 쌍들의 전도성 필라(112)를 가질 수 있다. 또한, 동일한 열에 있는 메모리 셀들(MC)의 인접한 스택들은 동일한 적층 구조물(102)에서 동일한 스위칭층(108) 및 워드 라인들(104)을 공유할 수 있지만, 상이한 채널층들(110) 및 상이한 쌍들의 전도성 필라(112)를 가질 수 있다.
도 1b는 도 1a를 참조하여 설명된 3차원 메모리 소자(10)의 일부의 등가 회로도이다.
도 1a 및 도 1b를 참조하면, 워드 라인(104)은 수직 방향(Z)을 따라 적층된다. 각 워드 라인(104)은 메모리 셀(MC)의 2개의 측방향으로 인접한 열들의 게이트 단자(G)를 접속한다. 또한, 각 쌍의 전도성 필라(112)는 메모리 셀(MC)의 스택의 소스 단자 및 드레인 단자(S, D)에 접속한다. 메모리 셀(MC)의 각 스택의 게이트 단자(G)는 워드 라인들(104) 중 하나에 각각 접속된다. 또한, 메모리 셀(MC)의 각 스택의 소스 단자(S)는 전도성 필라(112) 중 하나에 의해 서로 접속되고, 메모리 셀(MC)의 각 스택의 드레인 단자(D)는 또 다른 하나의 전도성 필라(112)에 의해 접속된다. 결과적으로, 메모리 셀들(MC)의 각 스택의 소스 단자 및 드레인 단자(S, D) 사이의 채널들(CH)은 병렬로 접속된다.
다시 도 1a를 참조하면, 적층 구조물(102)의 단부는 계단 구조물(SC)로 성형되고, 워드 라인(104)은 계단 구조물(SC)의 계단까지 연장된다. 워드 라인(104)이 각각 단계들 중 하나로 연장될 수 있기 때문에, 워드 라인(104)은 독립적으로 아웃라우팅될(out-routed) 수 있다. 도 1a는 단지 3차원 메모리 소자(10)의 단일 측부에 있는 계단 구조물(SC)을 도시한다는 점에 유의해야 한다. 도 2를 참조하여 추가로 설명되는 바와 같이, 각 적층 구조물(102)의 양측부들은 각각 계단 구조물(SC)로 성형될 수 있다.
도 2는 본 개시의 일부 실시예에 따라, 양측부들에 계단 구조물(SC1, SC2)을 가진 3차원 메모리 소자를 개략적으로 도시한 3차원도이다.
도 2를 참조하면, 각 적층 구조물(102)의 양단은 각각 계단 구조물(SC)로 성형된다. 3차원 메모리 소자(10)의 일측부의 계단 구조물(SC)을 계단 구조물(SC1)이라고 하고, 3차원 메모리 소자(10)의 타측부의 계단 구조물(SC)을 계단 구조물(SC2)이라고 한다. 또한, 3차원 메모리 소자(10)에서 메모리 셀들(MC)의 스택이 형성되는 부분을 어레이 영역이라 칭할 수 있다. 적층 구조물(102)의 각 워드 라인(104)의 양단부(최상부 워드 라인(104)은 제외함)는 열 방향(즉, Y 방향)을 따라 동일한 적층 구조물(102)의 상부 워드 라인(104)의 단부에 대해 측방향으로 돌출하여, 동일한 레벨 상에 그리고 적층 구조물(102)의 양단 상에 계단을 형성한다. 또한, 적층 구조물(102)에서 최상부 워드 라인(104)의 단부는 적층 구조물(102)의 양단에서 계단 구조물(SC1, SC2)의 최상부 계단을 규정할 수 있다. 이러한 방식으로, 각각의 워드 라인들(104)은 워드 라인들(104)의 다른 것들에 의해 덮이지 않은 단부를 가질 수 있고, 따라서 독립적으로 아웃-라우팅될 수 있다. 일부 실시예에서, 적층 구조물(102)에서 각각의 분리층(106)의 단부는 상부 워드 라인(104)의 단부 부분과 정렬되고, 각각은 계단의 하단 부분을 규정한다. 이러한 실시예에서, 계단 구조물(SC)의 각 계단은 워드 라인들(104) 중 하나의 단부와 하부의 분리층(106)으로 구성된다. 또한, 도시되지는 않았지만, 인접한 적층 구조물들(102) 사이의 컴포넌트(전도성 필라(112) 및 채널층(110)은 제외함)는 인접한 계단 구조물들(SC1) 사이 그리고 인접한 계단 구조물들(SC2) 사이에서 더 퍼질(spread) 수 있다. 또한, 도 3c를 참조하여 설명될 절연 구조물(118)과 유사하게, 계단 구조물(SC1, SC2)은 적층 구조물(102)의 상단 표면과 실질적으로 공면이거나 더 높은 상단 표면을 갖는 절연 구조물에 의해 덮일 수 있다.
도 3a는 본 개시의 일부 실시예에 따라, 위에서 설명된 3차원 메모리 소자를 포함하는 집적 회로(20)를 도시한 개략도이다.
도 3a를 참조하면, 집적 회로(20)는 3차원 메모리 소자(10)를 포함하고, 3차원 메모리 소자(10)를 구동하도록 구성된 구동 회로(30)를 더 포함한다. 일부 실시예에서, 구동 회로(30)는 3차원 메모리 소자(10) 아래에 놓인다. 구동 회로(30)는 반도체 기판(300)의 표면 상에 형성된 능동 소자를 포함할 수 있고, 능동 소자 위에 이어지고(run) 능동 소자를 상호접속하도록 구성된 상호접속부를 포함할 수 있다. 반도체 기판(300)은 예를 들어, 반도체 웨이퍼(예컨대, 실리콘 웨이퍼) 또는 반도체 온 인슐레이터(SOI) 웨이퍼(예컨대, 실리콘 온 인슐레이터(silicon-on-insulator) 웨이퍼)와 같은 것이다. 능동 소자는 예를 들어 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 트랜지스터를 포함할 수 있다. 또한, 능동 소자는 집적 회로(20)에서 FEOL(front-end-of-line) 구조물(예컨대, 도 3c를 참조하여 설명될 FEOL 구조물(FE))의 일부일 수 있으며, 상호접속부는 FEOL 구조물 상에 형성된 BEOL(back-end-of-line) 구조물(예컨대, 도 3c를 참조하여 설명될 BEOL 구조물(BE))에 통합될 수 있다. 일부 실시예에서, 3차원 메모리 소자(10)는 또한 BEOL 구조물에 통합되고, 구동 회로(30)의 상호접속부 위에 놓여 있다. 일부 실시예에서, 구동 회로(30)는 워드 라인 구동 회로(302, 304)를 포함한다. 3차원 메모리 소자(10)의 워드 라인(104)은 계단 구조물(SC1, SC2)의 계단으로부터 워드 라인 구동 회로(302, 304)로 라우팅되고, 워드 라인 구동 회로(302, 304)에 의해 제어될 수 있다. 워드 라인 구동 회로들(302, 304) 각각은 워드 라인들(104) 중 하나에 각각 접속된 복수의 트랜지스터들(T)을 포함할 수 있다. 일부 실시예에서, 워드 라인(104)은 트랜지스터(T) 중 하나의 소스/드레인(S/D) 단자에 각각 라우팅된다. 소수의 트랜지스터(T)만이 도시되어 있지만, 워드 라인 구동 회로(302, 304) 각각은 더 많은 트랜지스터(T)를 포함할 수 있고, 이러한 트랜지스터(T)는 워드 라인 구동 회로(302, 304) 각각에서 행 및 열을 따라 배열될 수 있다.
도 3b는 본 개시의 일부 실시예에 따라, 구동 회로(30) 및 3차원 메모리 소자(10)의 구성을 도시하는 개략도이다.
도 3a 및 도 3b를 참조하면, 일부 실시예에서, 3차원 메모리 소자(10)의 양측부에 있는 계단 구조물(SC1, SC2)은 각각 워드 라인 구동 회로(302, 304) 중 하나와 중첩된다. 예를 들어, 계단 구조물들(SC1)은 워드 라인 구동 회로(302)와 중첩될 수 있고, 계단 구조물들(SC2)은 워드 라인 구동 회로(304)와 중첩될 수 있다. 워드 라인 구동 회로(302)는 적층 구조물(102)이 계단 구조물(SC1)로 성형된 3차원 메모리 소자(10)의 측부를 따라 연장될 수 있다. X 방향을 따라 측정된 워드 라인 구동 회로(302)의 길이(L302)는 동일한 방향을 따라 측정된 3차원 메모리 소자(10)의 길이(L10)와 실질적으로 동일할 수 있다. 일부 실시예에서, 워드 라인 구동 회로(302)의 외부 경계(OB302)는, 계단 구조물(SC1)의 최하부 계단의 측벽들에 의해 규정될 수 있는, 상부 계단 구조물(SC1)의 외부 경계(OBSC1)와 실질적으로 정렬된다. 또한, 워드 라인 구동 회로(302)는 열 방향(즉, Y 방향)을 따라 외부 경계(OB302)에서 내부 경계(IB302)까지 걸쳐 있다. 일부 실시예에서, 워드 라인 구동 회로(302)의 풋프린트 영역은 계단 구조물(SC1)의 풋프린트 영역보다 더 크고, 외부 경계(OB302)로부터 내부 경계(IB302)까지 측정된 폭(W302)은 계단 구조물(SC1)가 외부 경계(OBSC1)로부터 걸쳐 있는 폭(WSC1)보다 크다. 이들 실시예에서, 실질적으로 전체 계단 구조물(SC1)은 워드 라인 구동 회로(302)와 중첩될 수 있다. 또한, 워드 라인 구동 회로(302)의 외부 부분은 계단 구조물들(SC1)과 중첩될 수 있는 반면, 워드 라인 구동 회로(302)의 내부 부분은 계단 구조물들(SC1, SC2) 사이에 위치하는 3차원 메모리 소자(10)의 어레이 영역과 중첩될 수 있다.
반면에, 워드 라인 구동 회로(304)는 적층 구조물(102)가 계단 구조물(SC2)로 성형되는 3차원 메모리 소자(10)의 또 다른 측부를 따라 연장될 수 있다. X 방향을 따라 측정된 워드 라인 구동 회로(304)의 길이(L304)는 동일한 방향을 따라 측정된 3차원 메모리 소자(10)의 길이(L10)와 실질적으로 동일할 수 있다. 일부 실시예에서, 워드 라인 구동 회로(304)의 외부 경계(OB304)는, 계단 구조물(SC2)의 최하부 계단의 측벽들에 의해 규정될 수 있는, 상부 계단 구조물(SC2)의 외부 경계(OBSC2)와 실질적으로 정렬된다. 또한, 워드 라인 구동 회로(304)는 열 방향(즉, Y 방향)을 따라 외부 경계(OB304)에서 내부 경계(IB304)까지 걸쳐 있다. 일부 실시예에서, 워드 라인 구동 회로(304)의 풋프린트 영역은 계단 구조물(SC2)의 풋프린트 영역보다 더 크고, 외부 경계(OB304)로부터 내부 경계(IB304)까지 측정된 폭(W304)은 계단 구조물(SC2)이 외부 경계(OBSC2)로부터 걸쳐 있는 폭(WSC2)보다 크다. 이들 실시예에서, 실질적으로 전체 계단 구조물(SC2)은 워드 라인 구동 회로(304)와 중첩될 수 있다. 또한, 워드 라인 구동 회로(304)의 외부 부분은 계단 구조물들(SC2)과 중첩될 수 있는 반면, 워드 라인 구동 회로(304)의 내부 부분은 계단 구조물들(SC1, SC2) 사이에 위치하는 3차원 메모리 소자(10)의 어레이 영역과 중첩될 수 있다.
도 3a에 도시된 바와 같이, 워드 라인(104)은 워드 라인 라우팅(WR)을 통해 워드 라인 구동 회로(302, 304)로 라우팅된다. 워드 라인 라우팅들(WR) 각각은 워드 라인들(104) 중 하나를 워드 라인 구동 회로들(302, 304) 내의 대응하는 트랜지스터(T)에 라우팅하기 위해 수직 연장부들(VE) 및 측방향 연장부들(LE)의 조합을 가질 수 있다. 워드 라인 라우팅(WR)의 측방향으로 연장되는 부분(LE)은 BEOL 구조물(예컨대, 도 3c를 참조하여 설명될 BEOL 구조물(BE))의 층간 유전체층들 중 하나 상에 놓이고, 전도성 트레이스로도 지칭될 수 있다. 다른 한편으로, 워드 라인 라우팅(WR)의 수직 연장부(VE)는 동일한 워드 라인 라우팅(WR)에서 하나 이상의 측방향 연장부(들)와의 전기적 접속을 수립하기 위해 BEOL 구조물의 하나 이상의 층간 유전체층(들)을 관통하며, 하나 이상의 전도성 비아(들)를 포함할 수 있다. 도 3c를 참조하여 설명되는 바와 같이, 계단 구조물들(SC)은 절연 구조물(예컨대, 도 3c에 도시된 바와 같은 절연 구조물(118))에 의해 덮일 수 있다. 계단 구조물(SC)의 계단으로부터 워드 라인(104)을 아웃-라우팅하기 위해, 대응하는 워드 라인 라우팅(WR)의 제1 부분(P1)은 수직 연장부(VE)(수직 연장부(VE1)라 칭함)에 의해 계단으로부터, 3차원 메모리 소자(10) 위에 놓인 측방향 연장부(LE)(측방향 연장부(LE1)라 칭함)까지 이러한 절연 구조물을 관통해 연장된다. 제1 부분(P1)의 측방향 연장부(LE1)는 행 방향(즉, X 방향)을 따라 이 계단 구조물(SC) 옆의 경계까지 이어질 수 있다. 워드 라인 라우팅(WR)의 제2 부분(P2)은 제1 부분(P1)의 측방향 연장부(LE1)의 경계에서, 3차원 메모리 소자(10) 아래의 대응하는 트랜지스터(T)까지 연장될 수 있다. 트랜지스터(T)의 랜딩 단자(예컨대, 소스/드레인 단자)는 열 방향(즉, Y 방향)을 따라 제1 부분(P1)의 측방향 연장부(LE1)의 경계로부터 측방향으로 오프셋될 수 있어서, 워드 라인 라우팅(WR)의 제2 부분(P2)은 열 방향(즉, Y 방향)을 따라 이어지는 측방향 연장부(LE)(측방향 연장부(LE2)라고 함)를 포함할 수 있고, 측방향 연장부(LE2)의 양단에 접속된 수직 연장부(VE)(수직 연장부(VE2)라고 함)를 포함할 수 있다. 수직 연장부(VE2) 중 하나는 측방향 연장부(LE2)를 워드 라인 라우팅(WR)의 제1 부분(P1)에 접속하고, 다른 수직 연장부(VE2)는 측방향 연장부(LE2)를 트랜지스터(T)에 접속한다.
도 3a 및 도 3b를 참조하면, 계단 구조물들(SC1)의 계단으로부터 워드 라인 구동 회로(302)의 트랜지스터들(T)까지 연장되는 워드 라인 라우팅들(WR)은 워드 라인 라우팅들(WR1)으로 지칭될 수 있다. 워드 라인 구동 회로(302)의 트랜지스터(T)는 계단 구조물(SC1)의 외부 경계(OBSC1)와 실질적으로 정렬될 수 있는 외부 경계(OB302)로부터, 계단 구조물(SC1)의 폭(WSC1)보다 큰 폭(W302)만큼 내부 경계(IB302)까지 배열된다. 또한, 워드 라인 구동 회로(302)의 트랜지스터(T)는 Y 방향을 따라 연장되는 다수의 열로서 배열된다. 계단 구조물(SC1)로부터 연장된 워드 라인 라우팅들(WR1)은 트랜지스터들(T)의 열에 접속될 수 있다. 계단 구조물(SC)의 상위 계단(higher step)으로부터 연장된 워드 라인 라우팅(WR1)은 동일한 계단 구조물(SC1)의 하위 계단으로부터 라우팅된 트랜지스터(T)보다, 외부 경계(OB302)로부터 더 멀리 떨어진 트랜지스터(T)에 접속될 수 있다. 또한, 하나의 열에서 트랜지스터(T)의 피치는 열 방향(즉, Y 방향)을 따라 측정된 계단 구조물(SC1)의 계단 폭보다 훨씬 클 수 있다. 따라서, 계단 구조물(SC1)의 상위 계단은 대응하는 트랜지스터(T)에 대한 하위 계단의 오프셋보다 더 큰 거리만큼 Y 방향을 따라 대응하는 트랜지스터(T)로부터 오프셋될 수 있다. 따라서, 워드 라인 라우팅들(WR1) 중 적어도 일부는 측방향 오프셋을 보상하기 위해 열 방향(즉, Y 방향)을 따라 외부 경계(OB302)로부터 멀리 이어지는 측방향 연장부(LE2)를 가질 수 있다. 또한, 상위 계단에 접속된 워드 라인 라우팅(WR1)은 (도 3c 및 도 3d에 도시된 바와 같이) 하위 계단에 접속된 워드 라인 라우팅(WR1)의 측방향 연장부(LE2)가 이어지는 거리보다 더 큰 거리만큼 이어지는 측방향 연장부(LE2)를 가질 수 있다.
반면에, 계단 구조물들(SC2)의 계단으로부터 워드 라인 구동 회로(304)의 트랜지스터들(T)까지 연장되는 워드 라인 라우팅들(WR)은 워드 라인 라우팅들(WR2)로 지칭될 수 있다. 워드 라인 구동 회로(302)의 트랜지스터(T)는 계단 구조물(SC2)의 외부 경계(OBSC2)와 실질적으로 정렬될 수 있는 외부 경계(OB304)로부터, 계단 구조물(SC2)의 폭(WSC2)보다 큰 폭(W304)만큼 내부 경계(IB304)까지 배열된다. 또한, 워드 라인 구동 회로(304)의 트랜지스터(T)는 Y 방향을 따라 연장되는 다수의 열로서 배열된다. 계단 구조물(SC2)로부터 연장된 워드 라인 라우팅들(WR2)은 트랜지스터들(T)의 열에 접속될 수 있다. 계단 구조물(SC)의 상위 계단으로부터 연장된 워드 라인 라우팅(WR2)은 동일한 계단 구조물(SC2)의 하위 계단으로부터 라우팅된 트랜지스터(T)보다 외부 경계(OB304)로부터 더 멀리 떨어진 트랜지스터(T)에 접속될 수 있다. 또한, 하나의 열에서 트랜지스터(T)의 피치는 열 방향(즉, Y 방향)을 따라 측정된 계단 구조물(SC2)의 계단 폭보다 훨씬 클 수 있다. 따라서, 계단 구조물(SC2)의 상위 계단은 대응하는 트랜지스터(T)에 대해 하위 계단의 오프셋보다 더 큰 거리만큼 Y 방향을 따라 대응하는 트랜지스터(T)로부터 오프셋될 수 있다. 따라서, 워드 라인 라우팅들(WR2) 중 적어도 일부는 열 방향(즉, 방향 Y)을 따라 외부 경계(OB304)로부터 멀리 이어지는 측방향 연장부(LE2)를 가질 수 있다. 또한, 상위 계단에 접속된 워드 라인 라우팅(WR2)은 (도 3c 및 도 3d에 도시된 바와 같이) 하위 계단에 접속된 워드 라인 라우팅(WR2)의 측방향 연장부(LE2)가 이어지는 거리보다 더 큰 거리만큼 이어지는 측방향 연장부(LE2)를 가질 수 있다.
워드 라인 라우팅(WR)은 서로 이격되어야 한다. 동일한 계단 구조물(SC1/SC2)의 계단들로부터 연장되는 워드 라인 라우팅들(WR)을 분리하기 위해, 이러한 워드 라인 라우팅들(WR)의 측방향 연장부들(LE2)은 BEOL 구조물(예컨대, 도 3c를 참조하여 설명될 BEOL 구조물(BE))에서 상이한 층간 유전체층들 상에 배치될 수 있다. 다시 말해서, 동일한 계단 구조물(SC1/SC2)의 계단으로부터 연장된 워드 라인 라우팅(WR)의 측방향 연장부(LE2)는 상이한 수평 레벨들의 금속화층에 형성될 수 있다. 예를 들어, 이들 측방향 연장부들(LE2) 중 하나는 n번째 금속화층의 일부일 수 있고, 이러한 측방향 연장부들(LE2) 중 인접한 하나는 (n+1)번째 금속화층의 일부일 수 있다. 각각의 적층 구조물(102)에서 워드 라인(104)의 양이 증가함에 따라, BEOL 구조물에서 더 많은 금속화층이 요구된다. 일부 실시예에서, 적층 구조물(102)의 워드 라인(104) 중 일부는 계단 구조물(SC1)로부터 일부 워드 라인 라우팅(WR1)을 통해 워드 라인 구동 회로(302)로 라우팅되는 반면, 적층 구조물(102)의 워드 라인(104) 중 나머지는 계단 구조물(SC2)로부터 일부 워드 라인 라우팅(WR2)을 통해 워드 라인 구동 회로(302)로 라우팅된다. 워드 라인 라우팅(WR1) 및 워드 라인 라우팅(WR2)이 3차원 메모리 소자(10)의 양측부에 있기 때문에, 워드 라인 라우팅들(WR1)의 측방향 연장부들(LE2)은 워드 라인 라우팅들(WR2)의 측방향 연장부들(LE2)과 충분히 이격될 수 있다. 따라서, BEOL 구조물의 금속화층은 워드 라인 라우팅들(WR1) 중 일부의 측방향 연장부들(LE2) 및 워드 라인 라우팅들(WR2) 중 일부의 측방향 연장부들(LE2)에 의해 공유될 수 있다. 결과적으로, BEOL 구조물에서 금속화층의 양이 감소될 수 있다. 대안적으로, 각각의 적층 구조물(102)은 더 많은 워드 라인(104)을 포함할 수 있다.
도 3c는 본 개시의 일부 실시예에 따라, 동일한 적층 구조물(102)에서 워드 라인(104)에 대한 라우팅 방식을 개략적으로 도시하는 단면도이다.
일부 실시예에서, 도 3c에 도시된 워드 라인(104)을 따른 화살표로 표시된 바와 같이, 동일한 적층 구조물(102) 내의 워드 라인(104)은 워드 라인 구동 회로(302) 및 워드 라인 구동 회로(304)로 교대로 라우팅된다. 워드 라인 구동 회로(302)로 라우팅된 워드 라인(104)은 워드 라인 라우팅(WR1)에 접속되고, 반면에 워드 라인 구동 회로(304)로 라우팅된 워드 라인(104)은 워드 라인 라우팅(WR2)에 접속된다. 도 3c에 도시된 예로서, 적층 구조물(102)의 워드 라인(104)은 베이스층(100) 상에 순차적으로 적층되고, 분리층(106)에 의해 서로 분리된 워드 라인(104-1, 104-2, 104-3, 104-4)을 포함할 수 있다. 워드 라인들(104-1, 104-3)은 워드 라인 라우팅들(WR1-1, WR1-3)을 포함하는 워드 라인 라우팅들(WR1)을 통해 워드 라인 구동 회로(302)로 라우팅된다. 워드 라인들(104-2, 104-4)은 워드 라인 라우팅들(WR2-2, WR2-4)을 포함하는 워드 라인 라우팅들(WR2)을 통해 워드 라인 구동 회로(304)로 라우팅된다. 워드 라인 라우팅(WR1-1, WR1-3, WR2-2, WR2-4)은 각각 부분적으로 도 3c에 도시되어 있고, 실제로는 도 3a에 도시된 워드 라인 라우팅(WR1, WR2)과 유사할 수 있다는 점에 유의해야 한다. 워드 라인 라우팅(WR1-1)은 n번째 금속화층의 일부로서 측방향 연장부(LE2)을 가질 수 있고, 워드 라인 라우팅(WR1-3)은 n번째 금속화층 위의 (n+1)번째 금속화층의 일부로서 측방향 연장부(LE2)를 가질 수 있다. 워드 라인 라우팅(WR2-2, WR2-4)이 3차원 메모리 소자(10)의 또 다른 측부에 위치하기 때문에, 워드 라인 라우팅(WR2-2, WR2-4)의 측방향 연장부(LE2)는 워드 라인 라우팅(WR1-1, WR1-3)의 측방향 연장부(LE2)와 이격된 상태를 유지하기 위해 다른 금속화층에 형성될 필요가 없다. 일부 실시예에서, 워드 라인 라우팅(WR2-2)의 측방향 연장부(LE2)는 n번째 금속화층의 또 다른 부분일 수 있고, 워드 라인 라우팅(WR2-4)의 측방향 연장부(LE2)는 (n+1)번째 금속화층의 또 다른 부분일 수 있다. 즉, n번째 금속화층은 워드 라인 라우팅들(WR1-1, WR2-2)의 측방향 연장부들(LE2)에 의해 공유될 수 있고, (n+1)번째 금속화층은 워드 라인 라우팅들(WR1-3, WR2-4)의 측방향 연장부들(LE2)에 의해 공유될 수 있다. 그 결과, BEOL 구조물에서 금속화층의 양이 상당히 감소될 수 있다.
또한, 도 3c에 도시된 바와 같이, 계단 구조물(SC1, SC2)은 절연 구조물(118)에 의해 덮이고, 층간 유전체층(120)은 절연 구조물(118) 및 3차원 메모리 소자(10) 상에 놓인다. 또한, 층간 유전체층(302)의 스택은 3차원 메모리 소자(10)의 베이스층(100) 아래에 놓여 있다. 트랜지스터(T)는 반도체 기판(300)의 표면 영역 상에 형성되며, 층간 유전체층(302)에 의해 덮인다. 각각의 트랜지스터(T)는 반도체 기판(300) 위에서 게이트 유전체층(GD)을 통해 반도체 기판(300)에 용량 결합되는 게이트 전극(GE)을 포함할 수 있고, 게이트 전극(GE) 및 게이트 유전체층(GD)을 포함하는 게이트 적층 구조물의 양측부에 소스/드레인 구조물(SD)을 포함할 수 있다. 일부 실시예에서, 게이트 적층 구조물은 게이트 스페이서(SP)에 의해 측방향으로 둘러싸여 있다. 트랜지스터(T)가 평면형 전계 효과 트랜지스터로 도시되어 있지만, 트랜지스터(T)는 본 개시의 다른 실시예에 따라 핀형 전계 효과 트랜지스터(fin-type field effect transistor; fin-FET) 또는 게이트 올 어라운드(gate-all-around; GAA) 전계 효과 트랜지스터로서 대안적으로 형성될 수 있다. 반도체 기판(300) 및 반도체 기판(300)의 표면 상에 형성되는 컴포넌트(트랜지스터(T)를 포함함)를 FEOL 구조물(FE)이라고 한다. 또한, FEOL 구조물(FE) 상에 형성되는 컴포넌트를 BEOL 구조물(BE)이라고 한다. 워드 라인 라우팅(WR) 및 3차원 메모리 소자(10)는 BEOL 구조물(BE)에 집적되고, 워드 라인 라우팅(WR)의 하단 부분은 FEOL 구조물(FE)까지 연장된 것으로 간주될 수 있다.
다시 도 3a 및 도 3b를 참조하면, 구동 회로(30)는 소스 라인/비트 라인 구동 회로(306)를 더 포함할 수 있다. 소스 라인/비트 라인 구동 회로(306)는 워드 라인 구동 회로들(302, 304) 사이에 형성될 수 있다. X 방향을 따라 측정된 소스 라인/비트 라인 구동 회로(306)의 길이(L306)는 동일한 방향을 따라 측정된 3차원 메모리 소자(10)의 길이(L10)와 실질적으로 동일할 수 있다. 일부 실시예에서, 소스 라인/비트 라인 구동 회로(306)는 워드 라인 구동 회로(302, 304)로부터 측방향으로 이격된다. 이들 실시예에서, 버퍼 회로(들), 행/열 디코더, 전력 생성 회로(들) 등 또는 이들의 조합이 소스 라인/비트 라인 구동 회로(306)와 워드 라인 구동 회로(302, 304) 사이의 간격에 형성될 수 있다. 대안적인 실시예에서, 소스 라인/비트 라인 구동 회로(306)는 중간에 추가적인 회로(예컨대, 버퍼 회로(들), 행/열 디코더, 전력 생성 회로(들) 등)가 없이 워드 라인 구동 회로들(302, 304)에 인접할 수 있다. 도 3a에는 도시되지 않았지만, 3차원 메모리 소자(10)의 각 메모리 셀(MC)의 전도성 필라(112)는 소스 라인 및 비트 라인에 각각 접속된다. 소스 라인 및 비트 라인은 3차원 메모리 소자(10) 위 및/또는 아래에 놓이고, 소스 라인 및 비트 라인은 소스 라인/비트 라인 구동 회로(306)로 라우팅된다.
도 3d는 본 개시의 일부 실시예에 따라, 워드 라인 라우팅 방식 및 소스 라인/비트 라인 라우팅 방식을 도시하는 개략도이다.
도 3a 및 도 3d를 참조하면, 도 3d에 부분적으로 도시된 워드 라인 라우팅(WR)은 계단 구조물(SC)과 워드 라인 구동 회로(302, 304) 사이에서 연장된다. 일부 실시예에서, 소스 라인/비트 라인(SB)은 3차원 메모리 소자(10) 아래에 배열되고, 베이스층(100)을 관통하는 전도성 비아(미도시)를 통해 전도성 필라(112)에 접속된다. 소스 라인/비트 라인(SB)은 행 방향(즉, X 방향)을 따라 연장되고, 열 방향(즉, Y 방향)을 따라 배열될 수 있다. 소스 라인/비트 라인(SB) 중 일부는 소스 라인/비트 라인 구동 회로(306)와 중첩되며, 소스 라인/비트 라인(SB-1)으로 지칭될 수 있다. 소스 라인/비트 라인(SB-1)은 소스 라인/비트 라인 라우팅(SBR-1)을 통해 하부의 소스 라인/비트 라인 구동 회로(306)로 라우팅된다. 소스 라인/비트 라인 라우팅(SBR-1)은 수직 방향(Z)을 따라 연장될 수 있으며, 각각 수직 연장부를 포함할 수 있다. 수직 연장부는 적어도 하나의 층간 유전체층(예컨대, 도 3c를 참조하여 설명된 바와 같은 층간 유전체층(302))을 각각 관통하는 하나 이상의 전도성 비아(들)를 포함할 수 있다. 일부 실시예에서, 소스 라인/비트 라인 라우팅(SBR-1)은 소스 라인/비트 라인 구동 회로(306)의 능동 소자(SA)에 각각 접속된다. 능동 소자(SA)는 감지 증폭기, 비트 라인 선택기 등일 수 있다. 반면에, 소스 라인/비트 라인(SB) 중 다른 것들은 소스 라인/비트 라인 구동 회로(306)와 중첩되지 않고, 소스 라인/비트 라인(SB-2)으로 지칭될 수 있다. 소스 라인/비트 라인(SB-1)과 유사하게, 소스 라인/비트 라인(SB-2)은 소스 라인/비트 라인 구동 회로(306)의 활성 소자(SA)로 라우팅된다. 소스 라인/비트 라인(SB-2)이 소스 라인/비트 라인 구동 회로(306)로부터 오프셋되기 때문에, 소스 라인/비트 라인(SB-2)으로부터 능동 소자(AS)로 연장되는 소스 라인/비트 라인 라우팅(SBR-2)은 각각 이러한 측방향 오프셋을 보상하기 위한 측방향 연장부(LE)를 포함한다. 워드 라인 라우팅(WR)의 측방향 연장부(LE2)와 유사하게, 소스 라인/비트 라인 라우팅(SBR-2)의 측방향 연장부(LE)는 동일한 소스 라인/비트 라인 라우팅(SBR-2) 내의 2개의 수직 연장부 사이에서 각각 연장될 수 있다. 일부 실시예에서, 소스 라인/비트 라인 라우팅(SBR-2)의 측방향 연장부(LE)는 열 방향(즉, Y 방향)을 따라 연장된다. 또한, 일부 실시예에서, 소스 라인/비트 라인 라우팅(SBR-2)의 측방향 연장부(LE)는 워드 라인 라우팅(WR)의 측방향 연장부(LE2) 위 또는 아래에 놓일 수 있다. 그러나, 대안적인 실시예에서, 소스 라인/비트 라인 라우팅(SBR-2)의 측방향 연장부(LE) 및 워드 라인 라우팅(WR)의 측방향 연장부(LE2)는 이들 측방향 연장부가 서로 이격되어 있는 한, 동일한 금속화층의 부분이다.
다른 실시예에서, 소스 라인 및/또는 비트 라인은 3차원 메모리 소자(10) 위로 연장된다. 이러한 실시예에서, 3차원 메모리 소자(10) 위에 놓인 소스 라인 및/또는 비트 라인은 3차원 메모리 소자(10) 옆의 수직 경로뿐만 아니라 3차원 메모리 소자(10) 아래에 이어지고 소스 라인/비트 라인 구동 회로(306)에서 능동 소자(SA)로의 경계를 이루는(bounded) 측방향 및 수직 경로를 통해 소스 라인/비트 라인 구동 회로(306)로 지향될 수도 있다. 또한, 능동 소자(SA)로 라우팅되는 대신에, 소스 라인/비트 라인(SB)(예컨대, 소스 라인) 중 일부는 소스 라인/비트 라인 구동 회로(306)의 접지 단자로 라우팅될 수 있다.
도 4a는 도 3a 및 도 3c를 참조하여 설명된 워드 라인 라우팅 방식을 개략적으로 도시하는 또 다른 도면이다.
도 3a 및 도 4a를 참조하면, 3차원 메모리 소자(10)는 하부 구동 회로(30)와 중첩되고, 3차원 메모리 소자(10)의 위치를 나타내기 위해 계단 구조물(SC1, SC2) 및 3차원 메모리 소자(10)의 워드 라인(104)만이 도시되어 있다. 계단 구조물(SC1, SC2)은 3차원 메모리 소자(10)의 양측부에 배치된다. 계단 구조물(SC1)은 하부 워드 라인 구동 회로(302)의 외부 부분과 중첩되고, 계단 구조물(SC2)은 하부 워드 라인 구동 회로(304)의 외부 부분과 중첩된다. 워드 라인(104)은 3차원 메모리 소자(10)의 양측부 사이에서 계단 구조물(SC1, SC2)의 계단까지 연장된다. 워드 라인(104)의 각 스택은 양방향 화살표로 도시되어 있으며, 이는 각 스택의 워드 라인(104) 중 일부가 3차원 메모리 소자(10)의 측부에 있는 계단 구조물(SC1) 중 하나를 통해 아웃라우팅될 수 있는 반면, 각 스택의 워드 라인(104) 중 다른 것들은 3차원 메모리 소자(10)의 제2 측부에 있는 계단 구조물(SC2) 중 하나를 통해 아웃라우팅될 수 있는 것을 나타낸다. 점선으로 둘러싸여 있고 계단 구조물(SC1)로 이어지는 영역은 계단 구조물(SC1)로부터 워드 라인 구동 회로(302)의 트랜지스터(T)로 연장하는 워드 라인 라우팅(WR1)을 도시한다. 다른 한편으로, 점선으로 둘러싸여 있고 계단 구조물(SC2)로 이어지는 영역은 계단 구조물(SC2)로부터 워드 라인 구동 회로(304)의 트랜지스터(T)로 연장하는 워드 라인 라우팅(WR2)을 도시한다. 도 3a 및 도 3c를 참조하여 설명된 바와 같이, 이러한 양방향 워드 라인 라우팅 방식을 적용함으로써, BEOL 구조물(BE)에서 금속화층의 양이 상당히 감소될 수 있다.
도 4b는 도 3d를 참조하여 설명된 소스 라인/비트 라인 라우팅 방식을 개략적으로 도시하는 또 다른 도면이다.
도 3d 및 도 4b를 참조하면, 3차원 메모리 소자(10)는 하부 구동 회로(30)와 중첩되고, 계단 구조물(SC1, SC2) 및 3차원 메모리 소자(10)의 소스 라인/비트 라인(SB)만이 3차원 메모리 소자(10)의 위치를 나타내기 위해 도시된다. 간결함을 위해, 워드 라인 라우팅(WR) 뿐만 아니라 워드 라인(104)이 도 4b에서 생략된다는 점에 유의해야 한다. 소스 라인/비트 라인(SB-1)은 소스 라인/비트 라인 구동 회로(306)와 중첩되고, 도 4b에서 속이 채워진 점(solid dots)으로 표시되는 소스 라인/비트 라인 라우팅(SBR-1)을 통해 소스 라인/비트 라인 구동 회로(306)로 라우팅된다. 반면에, 소스 라인/비트 라인(SB-2)은 소스 라인/비트 라인 구동 회로(306)와 중첩되지 않고, 도 4b에서 "L"자형 라인으로 표시되는 소스 라인/비트 라인 라우팅(SBR-2)을 통해 소스 라인/비트 라인 구동 회로(306)로 라우팅된다.
도 5는 본 개시의 대안적 실시예에 따라, 집적 회로(20a)를 도시한 개략적 평면도이다. 집적 회로(20a)는 도 3a 내지 3d, 4a, 4b를 참조하여 설명된 집적 회로(20)와 유사하므로 집적 회로(20, 20a) 간의 차이점만 설명될 것이다. 집적 회로(20, 20a)의 동일하거나 유사한 부분은 다시 반복되지 않을 수 있다.
도 5를 참조하면, 워드 라인 구동 회로들(302, 304) 외에, 집적 회로(20a)는 추가적인 워드 라인 구동 회로들(308, 310)을 더 포함할 수 있다. 워드 라인 구동 회로(302, 304) 및 추가 워드 라인 구동 회로(308, 310)는 소스 라인/비트 라인 구동 회로(306)를 측방향으로 둘러쌀 수 있다. 일부 실시예에서, 추가 워드 라인 구동 회로(308, 310)는 중간에 추가 회로(예컨대, 버퍼 회로(들), 행/열 디코더, 전력 생성 회로(들) 등) 없이 소스 라인/비트 라인 구동 회로(306)에 인접한다. 대안적인 실시예에서, 추가 회로는 소스 라인/비트 라인 구동 회로(306)와 추가 워드 라인 구동 회로(308, 310) 사이에 더 배치될 수 있다. 또한, 추가 워드 라인 구동 회로(308, 310)는 3차원 메모리 소자(10)와 중첩되거나 중첩되지 않을 수 있다. 도시되지 않았지만, 각 스택의 워드 라인(104) 중 일부는 워드 라인 라우팅(WR1, WR2)에 의해 워드 라인 구동 회로(302, 304)로 라우팅될 수 있고, 각 스택의 워드 라인(104) 중 나머지는 추가 워드 라인 라우팅에 의해 추가 워드 라인 구동 회로(308, 310)로 라우팅될 수 있다. 그 결과, 워드 라인 구동 회로(302, 304, 308, 310) 각각에 접속되는 워드 라인 라우팅의 양이 더 감소될 수 있다. 워드 라인 구동 회로(302, 304, 308, 310)가 3차원 메모리 소자(10)의 상이한 측부들에 위치하기 때문에, 동일한 높이에서 워드 라인 라우팅의 측방향 연장부는 서로 너무 가깝지 않으면서 동일한 금속화층을 공유할 수 있다.
도 6a는 본 개시의 일부 실시예에 따라, 또 다른 3차원 메모리 소자(10a) 상에 도 3a, 3c, 4a를 참조하여 설명된 구동 회로(30) 및 워드 라인 라우팅 방식의 적용을 개략적으로 도시한 3차원도이다. 도 6b는 도 6a에 도시된 3차원 메모리 소자(10a)의 일련의 메모리 셀(MC')을 개략적으로 도시한 단면도이다. 도 6a에 도시된 집적 회로(20b)는 도 3a를 참조하여 설명된 집적 회로(20)와 유사하다. 이들 집적 회로(20, 20b)간의 차이점만이 설명될 것이며, 동일하거나 유사한 부분은 다시 반복되지 않을 수 있다.
도 6a를 참조하면, 3차원 메모리 소자(10a)는 베이스층(600) 상에 형성된 적층 구조물(602)을 포함할 수 있다. 베이스층(600)은 도 1a를 참조하여 설명된 베이스층(100)과 유사하며, 반도체 기판(300) 위에 놓여 있는 에칭 정지층일 수 있다. 적층 구조물(602)은 열 방향(즉, Y 방향)을 따라 연장되고 행 방향(즉, X 방향)을 따라 별도로 배열된다. 각각의 적층 구조물(602)은 수직 방향(Z)을 따라 교대로 적층된 워드 라인(604) 및 분리층(미도시)을 포함한다. 워드 라인(604)은 도 1a를 참조하여 설명된 워드 라인(104)과 유사하지만, 워드 라인(104)보다 (X 방향을 따른 치수와 관련하여) 더 두꺼울 수 있다. 유사하게, 분리층은 도 1a를 참조하여 설명된 바와 같은 분리층(106)과 유사하지만, 분리층(106)보다 (X 방향을 따른 치수와 관련하여) 더 두꺼울 수 있다. 또한, 다수의 선택 라인(606)은 각각의 적층 구조물(602)에서 워드 라인(604) 상에 배치된다. 선택 라인(606)은 열 방향(즉, Y 방향)을 따라 연장되고, 행 방향(즉, X 방향)을 따라 별도로 배열된다. 선택 라인(606)은 물질의 견지에서 워드 라인(604)과 동일할 수 있지만, 워드 라인(604)보다 (X 방향을 따른 치수와 관련하여) 더 좁을 수 있다.
각각의 적층 구조물(602)의 제1 측부는 계단 구조물(SC1')로 성형되고, 각 적층 구조물(602)의 제2 측부는 계단 구조물(SC2')로 성형된다. 도 2를 참조하여 설명된 적층 구조물(102)의 계단 구조물(SC1, SC2)과 유사하게, 각 적층 구조물(602)의 워드 라인(604)은 계단 구조물(SC1', SC2')의 계단으로 연장된다. 각각의 적층 구조물(602)에서 선택 라인(606)의 양단(opposite ends)은 동일한 적층 구조물(602)에서 최상부 워드 라인(604)의 양단으로부터 측방향으로 리세싱되고, 계단 구조물(SC1', SC2')의 최상부 계단을 형성한다. 도시되지는 않았지만, 워드 라인(604) 중 하나 아래에 놓인 각각의 분리층은 이 위에 놓인 워드 라인(604)의 양단과 실질적으로 정렬된 양단을 가질 수 있다. 유사하게, 각각의 적층 구조물에서 선택 라인(606) 아래에 있는 분리층은 이들 위에 놓이는 선택 라인(606)의 양단과 실질적으로 정렬된 양단을 가질 수 있다.
다수의 채널 필라(608)는 수직 방향(Z)을 따라 적층 구조물(602)을 관통하며, 계단 구조물(SC1')과 계단 구조물(SC2') 사이의 3차원 메모리 소자(60)의 어레이 영역에 위치한다. 채널 필라(608)는 열(Y 방향을 따라 연장됨) 및 행(X 방향을 따라 연장됨)을 따라 배열될 수 있다. 일부 실시예에서, 각각의 적층 구조물(602)은 채널 필라(608)의 다수의 열(예컨대, 채널 필라(608)의 4개 내지 8개의 열)에 의해 관통된다. 이러한 실시예에서, 적층 구조물(602) 중 하나의 각 선택 라인(606)은 채널 필라(608)의 열에 의해 관통된다.
도 6a 및 도 6b를 참조하면, 반도체 물질로 형성될 수 있는 각각의 채널 필라(608)는 워드 라인(604)의 스택 및 위에 놓인 선택 라인(606)에 의해 둘러싸여 있다. 스위칭층(610)은 채널 필라(608)의 측벽을 따라 연장되고, 주변 워드 라인들(604) 중 두 번째로 최하부의 워드 라인으로부터 최상부 워드 라인까지 채널 필라(608)를 분리한다. 도 1a를 참조하여 설명된 스위칭층(108)과 유사하게, 스위칭층(610)은 강유전체 물질로 형성될 수 있거나, 터널링 유전체층과 게이트 유전체층 사이에 끼워진 전하 포획층을 적어도 포함하는 다층 구조물일 수 있다. 이들 워드 라인(604) 각각(즉, 스택의 워드 라인들(604) 중 두 번째로 최하부의 워드 라인에서 최상부 워드 라인까지), 관통 채널 필라(608) 중 하나 및 그 사이의 스위칭층(610)은 저장 트랜지스터를 형성할 수 있으며, 이는 메모리 셀(MC')이라고 지칭될 수 있다. 이러한 방식으로, 메모리 셀들(MC')의 스트링이 채널 필라(608)를 따라 형성된다. 채널 필라(608)의 상단 및 하단은 일련의 메모리 셀(MC')들의 공통 소스 및 드레인 단자로 기능할 수 있다. 일부 실시예에서, 각각의 채널 필라(608)의 상단은 비트 라인(도시되지 않음)에 접속되는 반면, 각 채널 필라(608)의 하단은 소스 라인/평면(도시되지 않음)에 접속된다.
일부 실시예에서, 게이트 유전체층(612)은 채널 필라(608)와 주변 선택 라인(606) 사이에 놓인다. 선택 라인(606), 관통 채널 필라(608) 중 하나 및 그 사이의 게이트 유전체층(612)은 상단 선택 트랜지스터(SG1)를 형성한다. 상단 선택 트랜지스터(SG1)는 일련의 메모리 셀들(MC')의 공통 소스/드레인 단자들 중 하나를 제어한다. 또한, 일부 실시예에서, 게이트 유전체층(614)은 채널 필라(608)와 주위의 둘러싸는 워드 라인들(604) 중 최하부 워드 라인 사이에 놓여 있다. 최하부 워드 라인(604), 관통 채널 필라(608) 중 하나 및 그 사이의 게이트 유전체층(614)은 하단 선택 트랜지스터(SG2)를 형성한다. 상단 선택 트랜지스터(SG1)는 일련의 메모리 셀들(MC')의 공통 소스/드레인 단자들 중 다른 하나를 제어한다. 따라서, 각 채널 필라(608)의 양측부에 있는 상단 선택 트랜지스터(SG1) 및 하단 선택 트랜지스터(SG2)는 이 채널 필라(608)의 액세스를 제어한다.
다시 도 6a를 참조하면, 3차원 메모리 소자(10a)는 구동 회로(30) 위에 형성되고, 집적 회로(20b)의 BEOL 구조물에 매립될 수 있으며, 이는 도 3c를 참조하여 설명된 BEOL 구조물과 유사하다. 워드 라인 구동 회로(302, 304)는 3차원 메모리 소자(10a)에서 워드 라인(604)을 구동하도록 구성된다. 구동 회로(30)의 워드 라인 구동 회로(302)는 적층 구조물(602)이 계단 구조물(SC1')로 성형된 3차원 메모리 소자(10a)의 측부를 따라 연장되고, 구동 회로(30)의 워드 라인 구동 회로(304)는 적층 구조물(602)이 계단 구조물(SC2')로 성형되는 3차원 메모리 소자(10a)의 또 다른 측부를 따라 연장된다. 일부 실시예에서, 외부 경계(OB302)에 다소 가까운 워드 라인 구동 회로(302)의 외부 부분은 계단 구조물(SC1')과 중첩되고, 내부 경계(IB302)에 다소 가까운 워드 라인 구동 회로(302)의 내부 부분은 계단 구조물들(SC1', SC2') 사이에 위치한 3차원 메모리 소자(10a)의 어레이 영역과 중첩된다. 유사하게, 외부 경계(OB304)에 다소 가까운 워드 라인 구동 회로(304)의 외부 부분은 계단 구조물(SC2')과 중첩되고, 내부 경계(IB304)에 다소 가까운 워드 라인 구동 회로(304)의 내부 부분은 3차원 메모리 소자(10a)의 어레이 영역과 중첩된다. 도 3a, 3c, 4a를 참조하여 설명된 워드 라인 라우팅 방식과 유사하게, 각 적층 구조물(602)의 워드 라인(604) 중 일부는 계단 구조물(SC1')을 통해 워드 라인 구동 회로(302)로 라우팅되는 반면, 동일한 적층 구조물(602)의 워드 라인들(604) 중 다른 것들은 계단 구조물(SC2')을 통해 워드 라인 구동 회로(304)로 라우팅된다. 일부 실시예에서, 도 6a에서 워드 라인(604)을 따른 화살표로 표시된 바와 같이, 각 적층 구조물(602)의 워드 라인(604)은 계단 구조물(SC1, SC2)로부터 워드 라인 구동 회로(302, 304)로 교대로 라우팅된다. 도시되지는 않았지만, 제1 워드 라인 라우팅은 계단 구조물(SC1)과 워드 라인 구동 회로(302) 사이에서 연장되고, 제2 워드 라인 라우팅은 계단 구조물(SC2)과 워드 라인 구동 회로(304) 사이에서 연장된다. 제1 및 제2 워드 라인 라우팅이 3차원 메모리 소자(10a)의 양측부에서 연장되기 때문에, 제1 워드 라인 라우팅의 측방향 연장부는, 제2 워드 라인 라우팅의 측방향 연장부와 이격된 채로 유지하면서 제2 워드 라인 라우팅의 측방향 연장부와 동일한 금속화층을 공유할 수 있다. 그 결과, BEOL 구조물에서 금속화층의 양이 상당히 감소될 수 있다.
소스 라인/비트 라인 구동 회로(306)는 워드 라인 구동 회로(302, 304) 사이에 위치하고, 3차원 메모리 소자(10a)의 채널 필라(608)에 접속된 비트 라인 및/또는 소스 라인/평면(미도시)을 구동하도록 구성된다. 일부 실시예에서, 소스 평면(도시되지 않음)은 베이스층(600) 아래에 배치되는 반면, 비트 라인(도시되지 않음)은 3차원 메모리 소자(10a) 위로 이어진다. 이들 실시예에서, 비트 라인은 3차원 메모리 소자(10a) 옆에 있는 수직 경로뿐만 아니라 3차원 메모리 소자(10a) 아래로 이어지고 소스 라인/비트 라인 구동 회로(306)로의 경계를 이루는 측방향 및 수직 경로를 통해 소스 라인/비트 라인 구동 회로(306)로 라우팅될 수 있다.
다른 실시예에서, 도 5를 참조하여 설명된 구동 회로(30a)는 도 6a 및 도 6b를 참조하여 설명된 3차원 메모리 소자(10a)를 구동하기 위해 적용되며, 계단 구조물(SC1', SC2')을 추가 워드 라인 구동 회로(308, 310)에 접속하기 위해 추가 워드 라인 라우팅이 더 배치될 수 있다.
상술한 바와 같이, 본 개시의 실시예에 따른 워드 라인 라우팅 방식은 3차원 메모리 소자의 적층 구조물이 계단 구조물로 형성되는 상부 3차원 메모리 소자의 양측부를 따라 2개의 워드 라인 구동 회로를 배치하는 것을 포함한다. 적층 구조물 내의 제1 그룹의 워드 라인은 워드 라인 구동 회로 중 하나로 라우팅되고, 동일한 적층 구조물 내의 제2 그룹의 워드 라인은 또 다른 워드 라인 구동 회로로 라우팅된다. 3차원 메모리 소자의 한 측부에서 계단 구조물로부터 연장되는 제1 워드 라인 라우팅은 3차원 메모리 소자의 다른 측부에서 계단 구조물로부터 연장되는 제2 워드 라인 라우팅과 충분히 이격된다. 따라서, 제1 워드 라인 라우팅의 측방향 연장부 및 제2 워드 라인 라우팅의 측방향 연장부는 서로 이격된 상태를 유지하면서 동일한 금속화층을 공유할 수 있다. 그 결과, 워드 라인 라우팅에 필요한 금속화층이 훨씬 줄어들고 제조 비용이 크게 절감될 수 있다.
워드 라인 라우팅 방식은 다양한 3차원 메모리 소자에 적용될 수 있다는 점에 유의해야 한다. 본 개시는 단지 2개의 가능한 3차원 메모리 소자(10, 10a)를 제공한다. 그러나, 양측부에 계단 구조물을 갖는 다른 3차원 메모리 소자가 워드 라인 라우팅 방식에 사용될 수 있어야 한다.
본 개시의 양상에서, 집적 회로가 제공된다. 집적 회로는, 열 방향을 따라 개별적으로 연장되는 적층 구조물을 포함하는 3차원 메모리 소자 - 적층 구조물은 3차원 메모리 소자의 제1 측부에 제1 계단 구조물 및 3차원 메모리의 제2 측부에 제2 계단 구조물을 가짐 -; 3차원 메모리 소자 아래에 놓여 있고 3차원 메모리 소자의 제1 측부를 따라 연장되는 제1 워드 라인 구동 회로 - 각 적층 구조물 내의 제1 그룹의 워드 라인은 계단 구조물 중 하나로부터 제1 워드 라인 구동 회로에 접속됨 -; 및 3차원 메모리 소자 아래에 놓이고 3차원 메모리 소자의 제2 측부를 따라 연장되는 제2 워드 라인 구동 회로를 포함하고, 제1 워드 라인 구동 회로 및 제2 워드 라인 구동 회로는 서로 측방향으로 이격되며, 각 적층 구조물 내의 제2 그룹의 워드 라인은 제2 계단 구조물 중 하나로부터 제2 워드 라인 구동 회로에 접속된다.
본 개시의 또 다른 양상에서, 집적 회로가 제공된다. 집적 회로는, 열 방향을 따라 개별적으로 연장되는 적층 구조물을 포함하는 3차원 메모리 소자 - 적층 구조물은 3차원 메모리 소자의 제1 측부에 제1 계단 구조물 및 3차원 메모리의 제2 측부에 제2 계단 구조물을 가짐 -; 3차원 메모리 소자 아래에 놓이며 제1 계단 구조물과 중첩되는 제1 워드 라인 구동 회로; 제1 계단 구조물들로부터 제1 워드 라인 구동 회로까지 연장되는 제1 워드 라인 라우팅 - 각 적층 구조물 내의 제1 그룹의 워드 라인은 제1 워드 라인 라우팅의 일부에 의해 제1 계단 구조물 중 하나로부터 제1 워드 라인 구동 회로에 접속됨 -; 3차원 메모리 소자 아래에 놓이고 제2 계단 구조물과 중첩되는 제2 워드 라인 구동 회로; 및 제2 계단 구조물로부터 제2 워드 라인 구동 회로까지 연장되는 제2 워드 라인 라우팅을 포함하고, 각 적층 구조물 내의 제2 그룹의 워드 라인은 제2 워드 라인 라우팅의 일부에 의해 제2 계단 구조물 중 하나로부터 제2 워드 라인 구동 회로에 접속된다.
본 개시의 또 다른 양상에서, 집적 회로가 제공된다. 집적 회로는, 반도체 기판; 반도체 기판 상에 형성되며, 서로 측방향으로 이격된 제1 워드 라인 구동 회로 및 제2 워드 라인 구동 회로; 및 제1 워드 라인 구동 회로 및 제2 워드 라인 구동 회로 위에 형성되고, 열 방향을 따라 개별적으로 연장된 적층 구조물을 포함하는 3차원 메모리 소자를 포함하고, 각 적층 구조물 내의 제1 그룹의 워드 라인은 제1 워드 라인 구동 회로에 접속되며, 각 적층 구조물 내의 제2 그룹의 워드 라인은 제2 워드 라인 구동 회로에 접속된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 회로에 있어서,
열 방향(column direction)을 따라 개별적으로 연장되는 적층 구조물들을 포함하는 3차원 메모리 소자 - 상기 적층 구조물들은 상기 3차원 메모리 소자의 제1 측부에 있는 제1 계단 구조물(staircase structure)들 및 상기 3차원 메모리 소자의 제2 측부에 있는 제2 계단 구조물들을 가짐 -;
상기 3차원 메모리 소자 아래에 놓여 있고 상기 3차원 메모리 소자의 상기 제1 측부를 따라 연장되는 제1 워드 라인 구동 회로 - 각 적층 구조물 내의 제1 그룹의 워드 라인들은 상기 제1 계단 구조물들 중 하나로부터 상기 제1 워드 라인 구동 회로에 접속됨 -; 및
상기 3차원 메모리 소자 아래에 놓이고 상기 3차원 메모리 소자의 상기 제2 측부를 따라 연장되는 제2 워드 라인 구동 회로
를 포함하고, 상기 제1 워드 라인 구동 회로와 상기 제2 워드 라인 구동 회로는 서로 측방향으로 이격되며, 각 적층 구조물 내의 제2 그룹의 워드 라인들은 상기 제2 계단 구조물들 중 하나로부터 상기 제2 워드 라인 구동 회로에 접속되는 것인, 집적 회로.
실시예 2. 실시예 1에 있어서,
각 적층 구조물 내의 워드 라인들은 상기 제1 워드 라인 구동 회로 및 상기 제2 워드 라인 구동 회로에 교대로 접속되는 것인, 집적 회로.
실시예 3. 실시예 1에 있어서,
상기 열 방향과 교차되는 행 방향(row direction)을 따라 측정된 상기 제1 워드 라인 구동 회로의 길이는 상기 행 방향을 따라 측정된 상기 3차원 메모리 소자의 길이와 실질적으로 동일하고, 상기 행 방향을 따라 측정된 상기 제2 워드 라인 구동 회로의 길이도 상기 3차원 메모리 소자의 길이와 실질적으로 동일한 것인, 집적 회로.
실시예 4. 실시예 1에 있어서,
상기 제1 계단 구조물들은 상기 제1 워드 라인 구동 회로와 완전히 중첩되고, 상기 제2 계단 구조물들은 상기 제2 워드 라인 구동 회로와 완전히 중첩되는 것인, 집적 회로.
실시예 5. 실시예 1에 있어서,
상기 열 방향과 교차되는 행 방향을 따른 상기 제1 워드 라인 구동 회로의 외부 경계는 상기 행 방향을 따른 상기 제1 계단 구조물들의 외부 경계와 실질적으로 정렬되고,
상기 행 방향을 따른 상기 제2 워드 라인 구동 회로의 외부 경계는 상기 행 방향을 따른 상기 제2 계단 구조물들의 외부 경계와 실질적으로 정렬되는 것인, 집적 회로.
실시예 6. 실시예 5에 있어서,
상기 제1 워드 라인 구동 회로는, 상기 제1 계단 구조물들이 상기 제1 계단 구조물들의 상기 외부 경계로부터 상기 열 방향을 따라 걸쳐 있는(span) 폭보다 더 큰 폭만큼 상기 제1 워드 라인 구동 회로의 상기 외부 경계로부터 상기 열 방향을 따라 걸쳐 있고,
상기 제2 워드 라인 구동 회로는, 상기 제2 계단 구조물들이 상기 제2 계단 구조물들의 상기 외부 경계로부터 상기 열 방향을 따라 걸쳐 있는 폭보다 더 큰 폭만큼 상기 제2 워드 라인 구동 회로의 상기 외부 경계로부터 상기 열 방향을 따라 걸쳐 있는 것인, 집적 회로.
실시예 7. 실시예 6에 있어서,
상기 제1 워드 라인 구동 회로의 외부 부분은 상기 제1 계단 구조물들과 중첩되고, 상기 제1 워드 라인 구동 회로의 내부 부분은 상기 제1 계단 구조물들과 상기 제2 계단 구조물들 사이에 위치하는 상기 3차원 메모리 소자의 어레이 영역과 중첩되고,
상기 제2 워드 라인 구동 회로의 외부 부분은 상기 제2 계단 구조물들과 중첩되고, 상기 제2 워드 라인 구동 회로의 내부 부분은 상기 3차원 메모리 소자의 상기 어레이 영역과 중첩되는 것인, 집적 회로.
실시예 8. 실시예 1에 있어서,
상기 3차원 메모리 소자 아래에서 상기 열 방향을 따라 연장되고, 상기 3차원 메모리 소자의 제3 측부에 위치하는 제3 워드 라인 구동 회로; 및
상기 3차원 메모리 소자 아래에서 상기 열 방향을 따라 연장되고, 상기 3차원 메모리 소자의 제4 측부에 위치하는 제4 워드 라인 구동 회로
를 더 포함하는, 집적 회로.
실시예 9. 실시예 8에 있어서,
각 적층 구조물 내의 제3 그룹의 워드 라인들은 상기 제3 워드 라인 구동 회로로 라우팅되고, 각 적층 구조물 내의 제4 그룹의 워드 라인들은 상기 제4 워드 라인 구동 회로로 라우팅되는 것인, 집적 회로.
실시예 10. 집적 회로에 있어서,
열 방향을 따라 개별적으로 연장되는 적층 구조물들을 포함하는 3차원 메모리 소자 - 상기 적층 구조물들은 상기 3차원 메모리 소자의 제1 측부에 있는 제1 계단 구조물들 및 상기 3차원 메모리 소자의 제2 측부에 있는 제2 계단 구조물들을 가짐 -;
상기 3차원 메모리 소자 아래에 놓이며 상기 제1 계단 구조물들과 중첩되는 제1 워드 라인 구동 회로;
상기 제1 계단 구조물들로부터 상기 제1 워드 라인 구동 회로까지 연장되는 제1 워드 라인 라우팅들 - 각 적층 구조물 내의 제1 그룹의 워드 라인들은 상기 제1 워드 라인 라우팅들의 일부에 의해 상기 제1 계단 구조물들 중 하나로부터 상기 제1 워드 라인 구동 회로에 접속됨 -;
상기 3차원 메모리 소자 아래에 놓이고 상기 제2 계단 구조물들과 중첩되는 제2 워드 라인 구동 회로; 및
상기 제2 계단 구조물들로부터 상기 제2 워드 라인 구동 회로까지 연장되는 제2 워드 라인 라우팅들
을 포함하고, 각 적층 구조물 내의 제2 그룹의 워드 라인들은 상기 제2 워드 라인 라우팅들의 일부에 의해 상기 제2 계단 구조물들 중 하나로부터 상기 제2 워드 라인 구동 회로에 접속되는 것인, 집적 회로.
실시예 11. 실시예 10에 있어서,
각각의 제1 워드 라인 라우팅의 하부 부분은 상기 3차원 메모리 소자 아래에 위치하며, 상기 열 방향을 따라 내뻗어 있는 측방향 연장부를 가지며, 동일한 적층 구조물로부터 연장되는 상기 제1 워드 라인 라우팅들의 상기 측방향 연장부들은 서로 수직으로 이격되고;
각각의 제2 워드 라인 라우팅의 하부 부분은 상기 3차원 메모리 소자 아래에 위치하고, 상기 열 방향을 따라 내뻗어 있는 측방향 연장부를 가지며, 동일한 적층 구조물로부터 연장되는 상기 제2 워드 라인 라우팅들의 상기 측방향 연장부들은 서로 수직으로 이격되는 것인, 집적 회로.
실시예 12. 실시예 11에 있어서,
상기 제1 워드 라인 라우팅들 중, 상기 적층 구조물들 중 하나로부터 연장되는 하나의 제1 워드 라인 라우팅의 측방향 연장부는, 상기 제2 워드 라인 라우팅들 중, 상기 적층 구조물들 중 하나로부터 연장되는 하나의 제2 워드 라인 라우팅의 측방향 연장부과 동일한 수평 레벨에 있는 것인, 집적 회로.
실시예 13. 실시예 11에 있어서,
상기 제1 워드 라인 라우팅의 측방향 연장부들은 상기 제2 워드 라인 라우팅들의 측방향 연장부들로부터 측방향으로 이격되고, 상기 제2 워드 라인 라우팅들의 상기 측방향 연장부들과 동일한 수평 레벨에 적어도 부분적으로 위치하는 것인, 집적 회로.
실시예 14. 집적 회로에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성되며, 서로 측방향으로 이격된 제1 워드 라인 구동 회로 및 제2 워드 라인 구동 회로; 및
상기 제1 워드 라인 구동 회로 및 상기 제2 워드 라인 구동 회로 위에 형성되고, 열 방향을 따라 개별적으로 연장된 적층 구조물들을 포함하는 3차원 메모리 소자
를 포함하고, 각 적층 구조물 내의 제1 그룹의 워드 라인들은 상기 제1 워드 라인 구동 회로에 접속되며, 각 적층 구조물 내의 제2 그룹의 워드 라인들은 상기 제2 워드 라인 구동 회로에 접속되는 것인, 집적 회로.
실시예 15. 실시예 14에 있어서,
상기 제1 워드 라인 구동 회로의 상호접속부, 상기 제2 워드 라인 구동 회로의 상호접속부 및 상기 3차원 메모리 소자는 상기 반도체 기판 상에 형성된 BEOL(back-end-of-line) 구조물 내에 매립되는 것인, 집적 회로.
실시예 16. 실시예 15에 있어서,
각 적층 구조물 내의 상기 제1 그룹의 워드 라인들을 상기 제1 워드 라인 구동 회로에 접속시키는 제1 워드 라인 라우팅들과, 각 적층 구조물 내의 상기 제2 그룹의 워드 라인들을 접속시키는 제2 워드 라인 라우팅들은 상기 BEOL 구조물 내에 매립되는 것인, 집적 회로.
실시예 17. 실시예 16에 있어서,
상기 제1 워드 라인 라우팅들은 상기 3차원 메모리 소자 아래에서 내뻗어 있는 측방향 연장부들을 가지며, 상기 제2 워드 라인 라우팅들은 상기 3차원 메모리 소자 아래에서 내뻗어 있는 측방향 연장부들을 가지고, 상기 제1 워드 라인 라우팅들의 측방향 연장부들 및 상기 제2 워드 라인 라우팅들의 측방향 연장부들은 상기 BEOL 구조물에서 금속화층들을 공유하는 것인, 집적 회로.
실시예 18. 실시예 14에 있어서,
상기 적층 구조물들은 상기 3차원 메모리 소자의 제1 측부에 있는 제1 계단 구조물들을 갖고, 상기 3차원 메모리 소자의 제2 측부에 있는 제2 계단 구조물들을 갖는 것인, 집적 회로.
실시예 19. 실시예 18에 있어서,
상기 제1 워드 라인 구동 회로는 상기 3차원 메모리 소자의 상기 제1 측부를 따라 연장되고, 상기 제1 계단 구조물들과 중첩되며,
상기 제2 워드 라인 구동 회로는 상기 3차원 메모리 소자의 상기 제2 측부를 따라 연장되고, 상기 제2 계단 구조물들과 중첩되는 것인, 집적 회로.
실시예 20. 실시예 14에 있어서,
각 적층 구조물 내의 상기 워드 라인들은 수직 방향을 따라 적층되고, 서로 수직 방향으로 이격되는 것인, 집적 회로.

Claims (10)

  1. 집적 회로에 있어서,
    열 방향(column direction)을 따라 개별적으로 연장되는 적층 구조물들을 포함하는 3차원 메모리 소자 - 상기 적층 구조물들은 상기 3차원 메모리 소자의 제1 측부에 있는 제1 계단 구조물(staircase structure)들 및 상기 3차원 메모리 소자의 제2 측부에 있는 제2 계단 구조물들을 가짐 -;
    상기 적층 구조물들 사이에서 연장되고, 상기 적층 구조물들의 측벽들을 덮는, 스위칭층들 및 채널층들;
    상기 적층 구조물들 사이에 서 있고, 상기 스위칭층들과 상기 채널층들을 통하여 상기 적층 구조물들과 측방향으로 접촉하는 전도성 필라들;
    상기 3차원 메모리 소자 아래에 놓여 있고 상기 3차원 메모리 소자의 상기 제1 측부를 따라 연장되는 제1 워드 라인 구동 회로 - 각 적층 구조물 내의 제1 그룹의 워드 라인들은 상기 제1 계단 구조물들 중 하나로부터 상기 제1 워드 라인 구동 회로에 접속됨 -; 및
    상기 3차원 메모리 소자 아래에 놓이고 상기 3차원 메모리 소자의 상기 제2 측부를 따라 연장되는 제2 워드 라인 구동 회로
    를 포함하고, 상기 제1 워드 라인 구동 회로와 상기 제2 워드 라인 구동 회로는 서로 측방향으로 이격되며, 각 적층 구조물 내의 제2 그룹의 워드 라인들은 상기 제2 계단 구조물들 중 하나로부터 상기 제2 워드 라인 구동 회로에 접속되는 것인, 집적 회로.
  2. 제1항에 있어서,
    각 적층 구조물 내의 워드 라인들은 상기 제1 워드 라인 구동 회로 및 상기 제2 워드 라인 구동 회로에 교대로 접속되는 것인, 집적 회로.
  3. 제1항에 있어서,
    상기 열 방향과 교차되는 행 방향(row direction)을 따라 측정된 상기 제1 워드 라인 구동 회로의 길이는 상기 행 방향을 따라 측정된 상기 3차원 메모리 소자의 길이와 동일하고, 상기 행 방향을 따라 측정된 상기 제2 워드 라인 구동 회로의 길이도 상기 3차원 메모리 소자의 길이와 동일한 것인, 집적 회로.
  4. 제1항에 있어서,
    상기 제1 계단 구조물들은 상기 제1 워드 라인 구동 회로와 완전히 중첩되고, 상기 제2 계단 구조물들은 상기 제2 워드 라인 구동 회로와 완전히 중첩되는 것인, 집적 회로.
  5. 제1항에 있어서,
    상기 열 방향과 교차되는 행 방향을 따른 상기 제1 워드 라인 구동 회로의 외부 경계는 상기 행 방향을 따른 상기 제1 계단 구조물들의 외부 경계와 정렬되고,
    상기 행 방향을 따른 상기 제2 워드 라인 구동 회로의 외부 경계는 상기 행 방향을 따른 상기 제2 계단 구조물들의 외부 경계와 정렬되는 것인, 집적 회로.
  6. 제1항에 있어서,
    상기 3차원 메모리 소자 아래에서 상기 열 방향을 따라 연장되고, 상기 3차원 메모리 소자의 제3 측부에 위치하는 제3 워드 라인 구동 회로; 및
    상기 3차원 메모리 소자 아래에서 상기 열 방향을 따라 연장되고, 상기 3차원 메모리 소자의 제4 측부에 위치하는 제4 워드 라인 구동 회로
    를 더 포함하는, 집적 회로.
  7. 집적 회로에 있어서,
    열 방향을 따라 개별적으로 연장되는 적층 구조물들을 포함하는 3차원 메모리 소자 - 상기 적층 구조물들은 상기 3차원 메모리 소자의 제1 측부에 있는 제1 계단 구조물들 및 상기 3차원 메모리 소자의 제2 측부에 있는 제2 계단 구조물들을 가짐 -;
    상기 3차원 메모리 소자 아래에 놓이며 상기 제1 계단 구조물들과 중첩되는 제1 워드 라인 구동 회로;
    상기 제1 계단 구조물들로부터 상기 제1 워드 라인 구동 회로까지 연장되는 제1 워드 라인 라우팅들 - 각 적층 구조물 내의 제1 그룹의 워드 라인들은 상기 제1 워드 라인 라우팅들의 일부에 의해 상기 제1 계단 구조물들 중 하나로부터 상기 제1 워드 라인 구동 회로에 접속됨 -;
    상기 3차원 메모리 소자 아래에 놓이고 상기 제2 계단 구조물들과 중첩되는 제2 워드 라인 구동 회로; 및
    상기 제2 계단 구조물들로부터 상기 제2 워드 라인 구동 회로까지 연장되는 제2 워드 라인 라우팅들
    을 포함하고,
    각 적층 구조물 내의 제2 그룹의 워드 라인들은 상기 제2 워드 라인 라우팅들의 일부에 의해 상기 제2 계단 구조물들 중 하나로부터 상기 제2 워드 라인 구동 회로에 접속되고,
    상기 제1 워드 라인 라우팅들의 그룹은 각각의 적층 구조물 내의 상기 제1 그룹의 워드 라인들을 상기 제1 워드 라인 구동 회로 내의 상기 열 방향을 따라 배열된 제1 트랜지스터들에 접속시키고, 상기 제2 워드 라인 라우팅들의 그룹은 각각의 적층 구조물 내의 상기 제2 그룹의 워드 라인들을 상기 제2 워드 라인 구동 회로 내의 상기 열 방향을 따라 배열된 제2 트랜지스터들에 접속시키는 것인, 집적 회로.
  8. 제7항에 있어서,
    각각의 제1 워드 라인 라우팅의 하부 부분은 상기 3차원 메모리 소자 아래에 위치하며, 상기 열 방향을 따라 내뻗어 있는 측방향 연장부를 가지며, 동일한 적층 구조물로부터 연장되는 상기 제1 워드 라인 라우팅들의 상기 측방향 연장부들은 서로 수직으로 이격되고;
    각각의 제2 워드 라인 라우팅의 하부 부분은 상기 3차원 메모리 소자 아래에 위치하고, 상기 열 방향을 따라 내뻗어 있는 측방향 연장부를 가지며, 동일한 적층 구조물로부터 연장되는 상기 제2 워드 라인 라우팅들의 상기 측방향 연장부들은 서로 수직으로 이격되는 것인, 집적 회로.
  9. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성되며, 서로 측방향으로 이격된 제1 워드 라인 구동 회로 및 제2 워드 라인 구동 회로;
    상기 제1 워드 라인 구동 회로 및 상기 제2 워드 라인 구동 회로 위에 형성되고, 열 방향을 따라 개별적으로 연장된 적층 구조물들을 포함하는 3차원 메모리 소자 - 각 적층 구조물 내의 제1 그룹의 워드 라인들은 상기 제1 워드 라인 구동 회로에 접속되며, 각 적층 구조물 내의 제2 그룹의 워드 라인들은 상기 제2 워드 라인 구동 회로에 접속됨 -; 및
    상기 3차원 메모리 소자 위 또는 아래에 배치되고, 상기 열 방향과 교차되는 행 방향을 따라 연장되는, 소스 라인들/비트 라인들 - 제1 그룹의 소스 라인들/비트 라인들은 상기 제1 워드 라인 구동 회로와 중첩되고, 제2 그룹의 소스 라인들/비트 라인들은 상기 제2 워드 라인 구동 회로와 중첩됨 -
    을 포함하는, 집적 회로.
  10. 제9항에 있어서,
    각 적층 구조물 내의 상기 워드 라인들은 수직 방향을 따라 적층되고, 서로 수직 방향으로 이격되는 것인, 집적 회로.
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