CN118284058A

CN118284058A - 半导体存储器件以及包括其的电子系统

Info

Publication number: CN118284058A
Application number: CN202311828241.0A
Authority: CN
Inventors: 金柱亨
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2023-01-02
Filing date: 2023-12-28
Publication date: 2024-07-02
Also published as: KR20240108714A; US20240224535A1

Abstract

本公开提供了半导体存储器件以及包括其的电子系统。一种半导体存储器件包括设置在基板上的堆叠和穿透该堆叠的垂直结构。堆叠包括交替堆叠在彼此之上的电极和单元绝缘层。每个垂直结构包括穿透堆叠的垂直沟道图案以及设置在电极和垂直沟道图案之间的数据存储结构。数据存储结构包括分别设置在电极的侧表面上的第一铁电图案以及设置在第一铁电图案和垂直沟道图案之间的第一导电图案。第一铁电图案在垂直于基板的顶表面的方向上彼此间隔开使单元绝缘层插置在其间，第一导电图案在垂直于基板的顶表面的方向上彼此间隔开使单元绝缘层插置在其间。

Description

半导体存储器件以及包括其的电子系统

技术领域

本公开的实施方式涉及半导体存储器件以及包括该半导体存储器件的电子系统。

背景技术

对于许多电子系统需要能够存储大量数据的半导体器件。因此，正在进行研究以增大半导体器件的数据存储容量。例如，正提出具有三维排列的存储单元的半导体器件。

发明内容

本发明构思的一实施方式提供一种具有提高的可靠性和集成密度的半导体存储器件。

本发明构思的一实施方式提供一种包括半导体存储器件的电子系统。

根据本发明构思的一实施方式，一种半导体存储器件包括设置在基板上的堆叠和穿透该堆叠的垂直结构。该堆叠包括交替堆叠在彼此之上的电极和单元绝缘层。每个垂直结构包括穿透该堆叠的垂直沟道图案以及设置在电极和垂直沟道图案之间的数据存储结构。数据存储结构包括分别设置在电极的侧表面上的第一铁电图案以及设置在第一铁电图案和垂直沟道图案之间的第一导电图案。第一铁电图案在垂直于基板的顶表面的方向上彼此间隔开使单元绝缘层插置在其间，第一导电图案在垂直于基板的顶表面的方向上彼此间隔开使单元绝缘层插置在其间。

根据本发明构思的一实施方式，一种半导体存储器件包括设置在基板上的堆叠和穿透该堆叠的垂直结构。该堆叠包括交替堆叠在彼此之上的电极和单元绝缘层。每个垂直结构包括穿透该堆叠的垂直沟道图案以及设置在电极和垂直沟道图案之间的数据存储结构。数据存储结构包括分别设置在电极的侧表面上的第一铁电图案、设置在第一铁电图案和垂直沟道图案之间的第一导电图案、设置在第一导电图案和垂直沟道图案之间的第二铁电图案、设置在第二铁电图案和垂直沟道图案之间的第二导电图案以及设置在第二导电图案和垂直沟道图案之间的第三铁电图案。第三铁电图案沿着垂直沟道图案的侧表面延伸并公共地连接到第二导电图案。

根据本发明构思的一实施方式，一种电子系统包括主基板、设置在主基板上的半导体存储器件以及设置在主基板上并电连接到半导体存储器件的控制器。半导体存储器件包括堆叠以及穿透该堆叠的垂直结构，该堆叠包括交替堆叠在彼此之上的电极和单元绝缘层。每个垂直结构包括穿透该堆叠的垂直沟道图案以及设置在电极和垂直沟道图案之间的数据存储结构。数据存储结构包括设置在电极的侧表面上的第一铁电图案以及设置在第一铁电图案和垂直沟道图案之间的第一导电图案。第一铁电图案在垂直于基板的顶表面的方向上彼此间隔开使单元绝缘层插置在其间，第一导电图案在垂直于基板的顶表面的方向上彼此间隔开使单元绝缘层插置在其间。

附图说明

图1示意性地示出根据本发明构思的一实施方式的包括半导体存储器件的电子系统。

图2是根据本发明构思的一实施方式的包括半导体存储器件的电子系统的透视图。

图3和图4是每个示出根据本发明构思的一实施方式的半导体封装的截面图。

图5是根据本发明构思的一实施方式的半导体存储器件的平面图。

图6是沿着图5的线A-A'截取的截面图。

图7是图6的部分“Q”的放大截面图。

图8是在图6的第一水平LV1处截取的截面图。

图9是根据本发明构思的一实施方式的半导体存储器件的图6的部分“Q”的放大截面图。

图10、图11、图12、图14、图16和图17是沿着图5的线A-A'截取的截面图，示出根据本发明构思的一实施方式的制造半导体器件的方法。

图13是图12的部分“P”的放大截面图。

图15是图14的部分“R”的放大截面图。

具体实施方式

现在将参照附图更全面地描述本发明构思的实施方式，在附图中示出说明性的实施方式。附图中的相同的附图标记可以表示相同的元件，因此可以省略它们的描述。

参照图1，根据本发明构思的一实施方式的电子系统1000包括半导体存储器件1100和电连接到半导体存储器件1100的控制器1200。电子系统1000可以是包括一个或更多个半导体存储器件1100的存储装置，或者是包括该存储装置的电子装置。例如，电子系统1000可以是其中提供至少一个半导体存储器件1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗系统以及通信系统中的一种。

在一实施方式中，半导体存储器件1100是非易失性存储器件，诸如NAND闪存器件。半导体存储器件1100包括第一结构1100F和在第一结构1100F上的第二结构1100S。例如，第一结构1100F设置在第二结构1100S旁边。第一结构1100F是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S是存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、以及在位线BL和公共源极线CSL之间的字线WL、第一栅极上部线UL1和第二栅极上部线UL2、第一栅极下部线LL1和第二栅极下部线LL2以及存储单元串CSTR。

在第二结构1100S中，每个存储单元串CSTR包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施方式，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以变化。

在一实施方式中，上晶体管UT1和UT2中的至少一个包括串选择晶体管，下晶体管LT1和LT2中的至少一个包括接地选择晶体管。栅极下部线LL1和LL2分别用作下晶体管LT1和LT2的栅电极。字线WL用作存储单元晶体管MCT的栅电极，栅极上部线UL1和UL2分别用作上晶体管UT1和UT2的栅电极。

在一实施方式中，下晶体管LT1和LT2包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个用于擦除操作，该擦除操作通过使用栅极诱导漏极泄漏(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据。

公共源极线CSL、第一栅极下部线LL1和第二栅极下部线LL2、字线WL以及第一栅极上部线UL1和第二栅极上部线UL2通过第一连接线1115电连接到解码器电路1110，该第一连接线1115从第一结构1100F中的区域延伸到第二结构1100S中的区域。位线BL通过第二连接线1125电连接到页缓冲器1120，该第二连接线1125从第一结构1100F中的区域延伸到第二结构1100S中的区域。

在第一结构1100F中，解码器电路1110和页缓冲器1120对多个存储单元晶体管MCT当中的至少一个被选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120由逻辑电路1130控制。半导体存储器件1100通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101通过从第一结构1100F的内部延伸到第二结构1100S中的输入/输出连接线1135电连接到逻辑电路1130。

控制器1200包括处理器1210、NAND控制器1220和主机接口1230。在一实施方式中，电子系统1000包括多个半导体存储器件1100，控制器1200控制半导体存储器件1100。

处理器1210控制包括控制器1200的电子系统1000的整个操作。在一实施方式中，处理器1211由特定固件操作并控制NAND控制器1220以访问半导体存储器件1100。NAND控制器1220包括用于与半导体存储器件1100通信的NAND接口1221。NAND接口1221能够发送和接收控制半导体存储器件1100的控制命令以及将写入半导体存储器件1100的存储单元晶体管MCT中或从半导体存储器件1100的存储单元晶体管MCT读取的数据等。主机接口1230允许电子系统1000和外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210响应于该控制命令来控制半导体存储器件1100。

参照图2，根据本发明构思的一实施方式的电子系统2000包括主基板2001以及安装在主基板2001上的控制器2002、至少一个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004通过形成在主基板2001上或主基板2001中的互连图案2005连接到控制器2002。

主基板2001包括连接器2006，连接器2006包括联接到外部主机的多个引脚。在连接器2006中，引脚的数量和布置取决于电子系统2000和外部主机之间的通信接口。在一实施方式中，电子系统2000根据接口(诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等中的一种)与外部主机通信。在一实施方式中，电子系统2000由通过连接器2006从外部主机供应的电力驱动。电子系统2000还包括电力管理集成电路(PMIC)，该电力管理集成电路(PMIC)将从外部主机接收的电力分别地供应给控制器2002和半导体封装2003。

控制器2002控制对半导体封装2003的写入或读取操作并提高电子系统2000的运行速度。

DRAM 2004是缓冲存储器，其缓解由用作数据存储装置的半导体封装2003和外部主机之间的速度差异引起的技术问题。在一实施方式中，电子系统2000中的DRAM 2004是高速缓冲存储器，其在半导体封装2003的控制操作期间提供临时存储数据的存储空间。当电子系统2000包括DRAM 2004时，除了控制半导体封装2003的NAND控制器之外，控制器2002还包括控制DRAM 2004的DRAM控制器。

半导体封装2003包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个包括封装基板2100、设置在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及设置在封装基板2100上并覆盖半导体芯片2200和连接结构2400的模制层2500。

封装基板2100是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200包括输入/输出焊盘2210。输入/输出焊盘2210对应于图1的输入/输出焊盘1101。每个半导体芯片2200包括栅极堆叠3210和垂直结构3220。根据本发明构思的一实施方式，每个半导体芯片2200包括将在下面描述的半导体存储器件。

在一实施方式中，连接结构2400是将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200通过接合引线彼此电连接并电连接到封装基板2100的封装上焊盘2130。在一实施方式中，第一半导体封装2003a和第二半导体封装2003b的每个中的半导体芯片2200通过包括贯穿硅通路(TSV)的连接结构(而不是通过作为接合引线的连接结构2400)彼此电连接。

在一实施方式中，控制器2002和半导体芯片2200被包括在单个封装中。在一实施方式中，控制器2002和半导体芯片2200安装在独立于主基板2001的单独的中介基板上，并通过提供在中介基板中的互连线彼此连接。

图3和图4是每个示出根据本发明构思的一实施方式的半导体封装的截面图。图3和图4概念性地示出图2的半导体封装的两个不同的示例，并例如是分别沿着图2的线I-I'和线II-II'截取的截面图。

参照图3，在一实施方式中，半导体封装2003的封装基板2100是印刷电路板。封装基板2100包括封装基板主体部分2120、设置在封装基板主体部分2120的顶表面上的封装上焊盘2130(见图2)、设置在封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下焊盘2125、以及提供在封装基板主体部分2120中以将封装上焊盘2130电连接到下焊盘2125的内部线2135。下焊盘2125通过导电连接部分2800连接到电子系统2000的主基板2001的互连图案2005，如图2所示。

每个半导体芯片2200包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100包括其中提供外围线3110的外围电路区域。第二结构3200包括源极结构3205、设置在源极结构3205上的堆叠3210、穿透堆叠3210的垂直结构3220、电连接到垂直结构3220的位线3240。第二结构3200还包括将在下面更详细地描述的分隔结构3230。

第一结构3100包括第一接合结构3150，第二结构3200包括第二接合结构3250。第一接合结构3150和第二接合结构3250的彼此接合的部分可以由例如铜(Cu)形成。每个半导体芯片2200还包括电连接到第一结构3100的外围线3110的输入/输出焊盘2210(见图2)。每个半导体芯片2200包括输入/输出焊盘2210和输入/输出连接插塞3265。输入/输出连接插塞3265连接第二接合结构3250中的一个和输入/输出焊盘2210。

参照图4，在一实施方式中，在半导体封装2003A中，每个半导体芯片2200a包括半导体基板4010、设置在半导体基板4010上的第一结构4100以及设置在第一结构4100上并与第一结构4100晶片键合的第二结构4200。

第一结构4100包括外围电路区域，其中提供外围线4110和第一接合结构4150。第二结构4200包括源极结构4205、在源极结构4205和第一结构4100之间的堆叠4210、穿透堆叠4210的垂直结构4220以及电连接到垂直结构4220和堆叠4210的字线WL(见图1)的第二接合结构4250。例如，第二接合结构4250分别通过电连接到垂直结构4220的位线4240和电连接到字线WL(见图1)的单元接触插塞4235电连接到垂直结构4220和字线WL(见图1)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250彼此接触并彼此接合。第一接合结构4150和第二接合结构4250的彼此接合的部分可以由例如铜(Cu)形成。每个半导体芯片2200a还包括电连接到第一结构4100的外围线4110的输入/输出焊盘2210(见图2)。

图3的半导体芯片2200和图4的半导体芯片2200a通过以接合引线的形式提供的连接结构2400(见图2)彼此连接。然而，在一实施方式中，提供在每个半导体封装中的半导体芯片通过包括贯穿硅通路(TSV)的连接结构彼此电连接。

图3或图4的第一结构3100或4100对应于下面将描述的实施方式中的外围电路结构，图3或图4的第二结构3200或4200对应于下面将描述的实施方式中的单元阵列结构。

图5是根据本发明构思的一实施方式的半导体存储器件的平面图。图6是沿着图5的线A-A'截取的截面图。图7是图6的部分“Q”的放大截面图。图8是在图7的第一水平LV1处截取的截面图。

参照图5至图8，在一实施方式中，外围电路结构PS包括设置在第一基板10上的外围晶体管PTR。包括栅极堆叠ST的单元阵列结构CS设置在外围电路结构PS上。第一基板10可以是硅基板、硅锗基板、锗基板以及生长在单晶硅基板上的单晶外延层中的一种。第一基板10包括由器件隔离层DIL限定的有源区。外围晶体管PTR可以构成如上所述的解码器电路、页缓冲器、逻辑电路等。

外围电路结构PS包括设置在外围晶体管PTR上的下互连线INL以及覆盖外围晶体管PTR和下互连线INL的第一层间绝缘层50。外围接触PCNT设置在下互连线INL和外围晶体管PTR之间以将它们彼此电连接。第一层间绝缘层50包括堆叠在第一基板10上的多个绝缘层。例如，第一层间绝缘层50包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层中的一个或更多个。

单元阵列结构CS设置在外围电路结构PS的第一层间绝缘层50上。在下文中，将更详细地描述单元阵列结构CS。第二基板SL设置在第一层间绝缘层50上。第二基板SL支撑设置在其上的栅极堆叠ST。

第二基板SL包括依次堆叠的下半导体层LSL、源极半导体层SSL和上半导体层USL。下半导体层LSL、源极半导体层SSL和上半导体层USL中的每个由至少一种半导体材料形成或包括至少一种半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或其组合。下半导体层LSL、源极半导体层SSL和上半导体层USL中的每个可以具有单晶结构、非晶结构和/或多晶结构。例如，下半导体层LSL、源极半导体层SSL和上半导体层USL中的每个是n型掺杂的多晶硅层。下半导体层LSL、源极半导体层SSL和上半导体层USL可以具有彼此不同的杂质浓度。例如，源极半导体层SSL的杂质浓度高于下半导体层LSL和上半导体层USL中的每个的杂质浓度。

第二基板SL包括单元阵列区域CAR和连接区域CNR，如图5所示。单元阵列区域CAR与第二基板SL的中心重叠。连接区域CNR设置为与单元阵列区域CAR的至少一侧相邻。下半导体层LSL和上半导体层USL通过源极半导体层SSL彼此连接。

每个栅极堆叠ST包括在垂直于第二基板SL的方向(诸如第三方向D3)上堆叠的电极EL。在一实施方式中，栅极堆叠ST包括下栅极堆叠ST1和设置在下栅极堆叠ST1上的上栅极堆叠ST2，电极EL包括第一电极EL1和第二电极EL2。以下的描述将参照其中提供两个栅极堆叠的示例，但是实施方式不必限于此，并且在一实施方式中，可以提供三个或更多个栅极堆叠。下栅极堆叠ST1包括交替堆叠的第一单元绝缘层IL1和第一电极EL1。上栅极堆叠ST2包括交替堆叠的第二单元绝缘层IL2和第二电极EL2。下栅极堆叠ST1的第一单元绝缘层IL1和第一电极EL1在第三方向D3上交替堆叠。上栅极堆叠ST2的第二单元绝缘层IL2和第二电极EL2在第三方向D3上交替堆叠。上栅极堆叠ST2中的最上面的第二单元绝缘层IL2比位于下面的其余的第二单元绝缘层IL2和第一单元绝缘层IL1厚。下栅极堆叠ST1中的最上面的第一单元绝缘层IL1与上栅极堆叠ST2中的最下面的第二单元绝缘层IL2接触。

栅极堆叠ST从单元阵列区域CAR延伸到连接区域CNR。栅极堆叠ST在连接区域CNR上具有阶梯状结构，如图3和图4所示。栅极堆叠ST的阶梯状结构具有随着距单元阵列区域CAR的距离的增大而减小的高度。例如，栅极堆叠ST的阶梯状结构具有沿着远离单元阵列区域CAR延伸的第二方向D2减小的高度。电极EL的端部由于阶梯状结构而暴露，例如单元接触插塞CC连接到电极EL的端部。

在栅极堆叠ST的电极EL当中，最下面的一对电极EL是参照图1描述的下晶体管LT1和LT2的栅电极，最上面的一对电极EL是参照图1描述的上晶体管UT1和UT2的栅电极。其余的电极EL是字线。

每个电极EL由掺杂的半导体材料(诸如掺杂的硅)、金属(诸如钨、铜或铝)、导电的金属氮化物(诸如钛氮化物或钽氮化物)以及过渡金属(诸如钛或钽)中的至少一种形成，或包括上述材料中的至少一种。第一单元绝缘层IL1和第二单元绝缘层IL2中的每个由硅氧化物形成或包括硅氧化物。

穿透栅极堆叠ST的多个垂直结构VS设置在单元阵列区域CAR上。例如，如图5所示，四个垂直结构VS在第一方向D1上排布以形成第一列C1，五个垂直结构VS在第一方向D1上排布以形成第二列C2。第一列C1和第二列C2在与第一方向D1交叉的第二方向D2上重复地且交替地排布。每个垂直结构VS的直径随着距第二基板SL的距离的减小而逐渐减小。在一实施方式中，垂直结构VS包括阶梯部分，该阶梯部分位于下栅极堆叠ST1和上栅极堆叠ST2之间的边界附近并具有不连续的直径。

穿透栅极堆叠ST的虚设结构DS设置在连接区域CNR上。虚设结构DS穿透栅极堆叠ST的阶梯状结构。当在平面图中观看时，每个虚设结构DS的尺寸(诸如最大直径)大于每个垂直结构VS的尺寸(诸如最大直径)。

垂直结构VS设置在穿透栅极堆叠ST的沟道孔CH中。每个垂直结构VS包括数据存储结构FM、垂直沟道图案SP和间隙填充绝缘图案VI。垂直沟道图案SP插置在数据存储结构FM和间隙填充绝缘图案VI之间。导电焊盘PAD设置在每个垂直结构VS的上部中。垂直沟道图案SP与电极EL间隔开，数据存储结构FM插置在垂直沟道图案SP和电极EL之间。

数据存储结构FM由包含铁电材料的数据存储元件形成，或包括包含铁电材料的数据存储元件。数据存储结构FM具有形成重复且交替的铁电图案和导电图案的结构。由于铁电材料用作数据存储结构FM的数据存储元件，所以可以实现能够以低功率操作的快速的半导体存储器件。在每个存储单元晶体管MCT中，可以调整在电极EL中的一个和沟道区之间的电压差以改变铁电材料的偶极子的极化，这可以对每个存储单元晶体管MCT执行数据写入或擦除操作。例如，铁电图案设置在电极EL和垂直沟道图案SP之间。在每个存储单元晶体管MCT中，铁电图案具有非中心对称的电荷分布并因此具有自发偶极子，诸如自发极化。即使在没有外部电场时，铁电图案也可以具有由偶极子引起的剩余极化。此外，极化方向可以通过外部电场来切换。例如，铁电图案可以具有正或负极化状态，极化状态可以通过在编程操作期间施加在铁电图案上的电场来改变。即使当电源中断时，也可以保持铁电图案的极化状态，因此，半导体存储器件可以作为非易失性存储器件来操作。铁电图案由包含铪的电介质材料(诸如HfO₂、掺Si的HfO₂(HfSiO₂)、掺Al的HfO₂(HfAlO₂)、掺Zr的HfO₂(HfZrO₂)、HfSiON、HfZnO、ZrO₂、ZrSiO₂、HfZrSiO₂、ZrSiON、LaAlO、HfDyO₂以及HfScO₂)中的至少一种形成，或者包括所述包含铪的电介质材料中的至少一种。

例如，数据存储结构FM包括第一铁电图案F1和第一导电图案M1。第一铁电图案F1设置在电极EL的侧表面上。第一铁电图案F1在第三方向D3上彼此间隔开，第一单元绝缘层IL1和第二单元绝缘层IL2分别插置在第一铁电图案F1之间。当在平面图中观看时，第一铁电图案F1具有围绕垂直沟道图案SP的环形图案，如图8所示。例如，环形的第一铁电图案F1在垂直沟道图案SP的延伸方向上彼此间隔开。

第一导电图案M1设置在第一铁电图案F1和垂直沟道图案SP之间。第一导电图案M1分别设置在第一铁电图案F1的侧表面上。第一导电图案M1在第三方向D3上彼此间隔开，第一单元绝缘层IL1和第二单元绝缘层IL2分别插置在第一导电图案M1之间。当在平面图中观看时，第一导电图案M1具有围绕垂直沟道图案SP的环形图案，如图8所示。例如，环形的第一导电图案M1在垂直沟道图案SP的延伸方向上彼此间隔开。

第一导电图案M1由至少一种金属材料或导电的金属氮化物材料形成，或者包括至少一种金属材料或导电的金属氮化物材料。例如，第一导电图案M1由TiN、TaN、WN、W、Mo、Nb以及掺杂的或未掺杂的多晶硅中的至少一种形成，或者包括TiN、TaN、WN、W、Mo、Nb以及掺杂的或未掺杂的多晶硅中的至少一种。第一导电图案M1具有等于或低于电极EL的电阻率。例如，第一导电图案M1由与电极EL相同的材料形成，或者包括与电极EL相同的材料。

数据存储结构FM还包括第二铁电图案F2和第二导电图案M2。第二铁电图案F2设置在第一导电图案M1和垂直沟道图案SP之间，第二导电图案M2设置在第二铁电图案F2和垂直沟道图案SP之间。第二铁电图案F2由与第一铁电图案F1相同的材料形成并具有与第一铁电图案F1类似的环形。第二导电图案M2由与第一导电图案M1相同的材料形成并具有与第一导电图案M1类似的环形。第一导电图案M1和第二导电图案M2中的每个处于电浮置状态。例如，第一导电图案M1和第二导电图案M2中的每个与相邻的导电层或导电图案间隔开，铁电层或绝缘层插置在它们之间。

第三铁电图案F3设置在第二导电图案M2和垂直沟道图案SP之间。第三铁电图案F3由与第一铁电图案F1和第二铁电图案F2相同的材料形成，或者包括与第一铁电图案F1和第二铁电图案F2相同的材料。第三铁电图案F3沿着垂直沟道图案SP的侧表面延伸，并公共地连接到第二导电图案M2。第三铁电图案F3具有与第一单元绝缘层IL1和第二单元绝缘层IL2接触的外侧表面以及与垂直沟道图案SP的外侧表面接触的内侧表面。

如图7所示，第三铁电图案F3设置在沟道孔CH中，并且第一铁电图案F1和第二铁电图案F2以及第一导电图案M1和第二导电图案M2设置在从沟道孔CH水平地延伸的凹陷区域RS中。在一实施方式中，两对铁电图案和导电图案设置在凹陷区域RS中，但是实施方式不必限于此，并且在另一些实施方式中，三对或更多对铁电图案和导电图案可以提供在凹陷区域RS中。在一实施方式中，设置在每个电极EL和垂直沟道图案SP之间的铁电图案的数量大于导电图案的数量。例如，设置在每个电极EL和垂直沟道图案SP之间的铁电图案的数量比导电图案的数量多一个。

第一铁电图案F1的厚度t1等于第二铁电图案F2的厚度t3，但是本发明构思的实施方式不必限于此示例。第一导电图案M1的厚度t2等于第二导电图案M2的厚度t4，但是本发明构思不限于此示例。第三铁电图案F3的厚度t5等于第一铁电图案F1的厚度t1和第二铁电图案F2的厚度t3，但是实施方式不必限于此，并且在一实施方式中，第三铁电图案F3的厚度t5大于第一铁电图案F1的厚度t1或第二铁电图案F2的厚度t3。第一铁电图案F1和第二铁电图案F2中的每个的厚度等于第一导电图案M1和第二导电图案M2中的每个的厚度，但是实施方式不必限于此，并且在一实施方式中，其小于第一导电图案M1和第二导电图案M2中的每个的厚度。第一铁电图案F1的厚度t1、第二铁电图案F2的厚度t3、第一导电图案M1的厚度t2、第二导电图案M2的厚度t4和第三铁电图案F3的厚度t5小于垂直沟道图案SP的厚度t6。

垂直沟道图案SP由至少一种半导体材料(诸如硅(Si)或锗(Ge))形成，或包括至少一种半导体材料(诸如硅(Si)或锗(Ge))。在一实施方式中，垂直沟道图案SP由掺杂的或未掺杂的(即本征)半导体材料形成。例如，垂直沟道图案SP由多晶硅形成或包括多晶硅。在一实施方式中，垂直沟道图案SP由氧化物半导体材料(诸如IGZO)形成，或包括氧化物半导体材料(诸如IGZO)。垂直沟道图案SP是构成NAND单元串的晶体管的沟道区。

导电焊盘PAD覆盖垂直沟道图案SP的侧表面和间隙填充绝缘图案VI的顶表面。导电焊盘PAD由至少一种掺杂的半导体材料和/或金属形成，或包括至少一种掺杂的半导体材料和/或金属。第一接触插塞CT1通过导电焊盘PAD电连接到垂直沟道图案SP。

源极半导体层SSL与每个垂直沟道图案SP的下部直接接触。源极半导体层SSL将单元阵列区域CAR上的垂直沟道图案SP彼此电连接。例如，垂直结构VS的垂直沟道图案SP电连接到源极半导体层SSL。可以向源极半导体层SSL施加公共源极电压。源极半导体层SSL水平地延伸并穿透第三铁电图案F3并且与垂直沟道图案SP接触。例如，第三铁电图案F3的下部与第三铁电图案F3的上部分隔开，源极半导体层SSL插置在其间。间隙填充绝缘图案VI由硅氧化物和/或硅氮氧化物中的至少一种形成，或包括硅氧化物和/或硅氮氧化物中的至少一种。

与上述垂直结构VS类似，每个虚设结构DS包括数据存储结构FM、垂直沟道图案SP和间隙填充绝缘图案VI。然而，与垂直结构VS不同，虚设结构DS不是存储单元晶体管的沟道区。虚设结构DS不电连接到位线BL。例如，虚设结构DS是电路中的非功能部件。虚设结构DS用作柱(诸如支撑体)，其物理地支撑栅极堆叠ST的阶梯状结构。

提供穿透栅极堆叠ST的多个分隔结构SS。分隔结构SS设置在穿透栅极堆叠ST的沟槽TR中。沟槽TR暴露下半导体层LSL的顶表面。分隔结构SS在第二方向D2上延伸并彼此平行。当在平面图中观看时，每个分隔结构SS是在第二方向D2上延伸的线形或条形图案。在一实施方式中，分隔结构SS包括第一分隔结构SS1，第一分隔结构SS1从单元阵列区域CAR延伸到连接区域CNR中并将每个电极EL水平地分成多个电极EL。第一分隔结构SS1延伸到栅极堆叠ST之间的区域中并限定每个栅极堆叠ST。在一实施方式中，第一分隔结构SS1延伸到栅极堆叠ST之间的空间中，如图5所示。

分隔结构SS还包括设置在连接区域CNR中并具有在第二方向D2上彼此间隔开的条形结构的第二分隔结构SS2。第二分隔结构SS2设置在每个栅极堆叠ST中。分隔结构SS由至少一种绝缘材料(诸如硅氧化物)形成，或者包括至少一种绝缘材料(诸如硅氧化物)。

第二层间绝缘层161、第三层间绝缘层162和位线BL依次设置在栅极堆叠ST上。第一接触插塞CT1设置在第二层间绝缘层161中并且连接到垂直结构VS。第二接触插塞CT2设置在第三层间绝缘层162中并将第一接触插塞CT1连接到位线BL。第二层间绝缘层161和第三层间绝缘层162由硅氧化物形成或包括硅氧化物。位线BL在第一方向D1上延伸并彼此平行。多条上互连线设置在单元接触插塞CC上。此外，位线BL和上互连线通过贯穿接触电连接到外围电路结构PS的下互连线INL。

如图6所示，栅极堆叠ST设置在位线BL和外围电路结构PS之间，但是实施方式不必限于此，并且在一实施方式中，位线BL和上互连线设置在栅极堆叠ST和外围电路结构PS之间。例如，外围电路结构PS和单元阵列结构CS具有参照图3和图4描述的连接结构。

根据本发明构思的一实施方式，由于铁电图案和导电图案的重复堆叠结构，正交相部分与铁电图案的比率增大。因此，可以增强铁电图案的铁电性质。此外，由于铁电图案和导电图案的重复堆叠结构，当半导体存储器件操作时，电场可以集中在铁电图案上，这降低操作电压并降低去极化场的强度。

图9是根据本发明构思的一实施方式的半导体存储器件的图6的部分“Q”的放大截面图。为了简明的描述，之前描述的元件可以由相似或相同的附图标记标识，而不重复其重复的描述。

参照图9，在一实施方式中，第三铁电图案F3设置在第二导电图案M2和垂直沟道图案SP之间。第三铁电图案F3在第三方向D3上彼此间隔开，第一单元绝缘层IL1和第二单元绝缘层IL2分别插置在第三铁电图案F3之间。因此，多个数据存储结构FM沿着垂直沟道图案SP的侧表面彼此间隔开。

图10、图11、图12、图14、图16和图17是沿着图5的线A-A'截取的截面图，其示出根据本发明构思的一实施方式的制造半导体器件的方法。图13是图12的部分“P”的放大截面图。图15是图14的部分“R”的放大截面图。

参照图10，在一实施方式中，形成包括第一基板10的外围电路结构PS。外围电路结构PS的形成包括在第一基板10上形成外围晶体管PTR以及在外围晶体管PTR上形成下互连线INL。外围晶体管PTR的形成包括在第一基板10中形成器件隔离层DIL以限定有源区、在有源区上形成栅极绝缘层和栅电极以及将杂质注入有源区中以形成源极/漏极区。形成第一层间绝缘层50以覆盖外围晶体管PTR和下互连线INL。

下半导体层LSL形成在第一层间绝缘层50上。下半导体层LSL由至少一种半导体材料(诸如多晶硅)形成，或包括至少一种半导体材料(诸如多晶硅)。绝缘结构LIL形成在下半导体层LSL上。绝缘结构LIL的形成包括在下半导体层LSL上依次形成下绝缘层IL3、下牺牲层LHL和上绝缘层IL4。下绝缘层IL3和上绝缘层IL4由硅氧化物形成或包括硅氧化物，下牺牲层LHL由硅氮化物或硅氮氧化物形成或者包括硅氮化物或硅氮氧化物。

上半导体层USL共形地形成在绝缘结构LIL上。上半导体层USL由至少一种半导体材料(诸如多晶硅)形成，或者包括至少一种半导体材料(诸如多晶硅)。

第一模制结构MO1形成在上半导体层USL上。例如，通过在上半导体层USL上交替堆叠第一单元绝缘层IL1和第一牺牲层HL1来形成第一模制结构MO1。第一单元绝缘层IL1形成为第一模制结构MO1的最下层。第一单元绝缘层IL1和第一牺牲层HL1可以使用热化学气相沉积(热CVD)工艺、等离子体增强CVD工艺、物理CVD工艺以及原子层沉积(ALD)工艺中的一种来沉积。第一单元绝缘层IL1由硅氧化物形成或包括硅氧化物，第一牺牲层HL1由硅氮化物或硅氮氧化物形成或者包括硅氮化物或硅氮氧化物。

形成穿透第一模制结构MO1和绝缘结构LIL的第一沟道孔CH1。第一沟道孔CH1通过各向异性蚀刻工艺形成。各向异性蚀刻工艺是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、电感耦合等离子体反应离子蚀刻(ICP-RIE)工艺以及离子束蚀刻(IBE)工艺中的一种。第一沟道孔CH1的下部形成在下半导体层LSL中。形成填充第一沟道孔CH1的第一牺牲图案。第一牺牲图案由相对于第一单元绝缘层IL1和第一牺牲层HL1具有蚀刻选择性的材料形成，或包括相对于第一单元绝缘层IL1和第一牺牲层HL1具有蚀刻选择性的材料。例如，第一牺牲图案由多晶硅形成或包括多晶硅。

在第一模制结构MO1上形成第二模制结构MO2。第二模制结构MO2通过交替地沉积第二单元绝缘层IL2和第二牺牲层HL2来形成。第二单元绝缘层IL2由与第一单元绝缘层IL1相同的材料形成或包括与第一单元绝缘层IL1相同的材料。第二牺牲层HL2由与第一牺牲层HL1相同的材料形成或包括与第一牺牲层HL1相同的材料。最上面的第二单元绝缘层IL2形成为比设置在其下面的其它第二单元绝缘层IL2厚。

形成穿透第二模制结构MO2并暴露第一牺牲图案的第二沟道孔CH2。第一牺牲图案通过第二沟道孔CH2选择性地去除。使用含有氢氟酸的蚀刻剂进行第一牺牲图案的选择性去除。在下文中，彼此连接的第一沟道孔CH1和第二沟道孔CH2被称为沟道孔CH。

参照图11，在一实施方式中，通过部分地去除由沟道孔CH暴露的第一牺牲层HL1和第二牺牲层HL2来形成凹陷区域RS，使得第一牺牲层HL1和第二牺牲层HL2从单元绝缘层的侧表面凹陷。在形成凹陷区域RS期间，不去除第一单元绝缘层IL1和第二单元绝缘层IL2，并且仅选择性地去除第一牺牲层HL1的部分和第二牺牲层HL2的部分。在一实施方式中，使用包含氢氟酸的蚀刻剂来执行凹陷区域RS的形成。

参照图12和图13，在一实施方式中，第一铁电图案F1、第一导电图案M1、第二铁电图案F2和第二导电图案M2依次形成在每个凹陷区域RS中。第一铁电图案F1通过沉积延伸到沟道孔CH中的铁电层并蚀刻该铁电层来形成。类似地，第一导电图案M1、第二铁电图案F2和第二导电图案M2中的每个可以通过沉积和蚀刻铁电层或导电层来形成。结果，形成填充凹陷区域RS的初始数据存储结构PFM。

参照图14和图15，在一实施方式中，第三铁电图案F3形成在沟道孔CH中。第三铁电图案F3在第三方向D3上沿着沟道孔CH的侧表面延伸，并公共地连接到第二导电图案M2。第三铁电图案F3的下部延伸到下半导体层LSL中。作为第三铁电图案F3的形成的结果，完成数据存储结构FM的形成。可选地，在图9的实施方式中，第三铁电图案F3形成在凹陷区域RS中。

垂直沟道图案SP和间隙填充绝缘图案VI依次形成在沟道孔CH中，并且导电焊盘PAD形成在沟道孔CH中。结果，完成垂直结构VS的形成。导电焊盘PAD由至少一种掺杂的半导体材料或导电材料形成，或者包括至少一种掺杂的半导体材料或导电材料。垂直结构VS的形成包括平坦化工艺，因此，最上面的第二单元绝缘层IL2的顶表面与导电焊盘PAD的顶表面共面。

参照图16，在一实施方式中，形成穿透第二模制结构MO2和第一模制结构MO1的沟槽TR。沟槽TR在第二方向D2上延伸并具有对应于参照图5描述的分隔结构SS的形状。沟槽TR的下部暴露下牺牲层LHL。沟槽TR的形成包括各向异性蚀刻工艺。

通过沟槽TR暴露的下牺牲层LHL用源极半导体层SSL替代。例如，通过沟槽TR选择性地去除下牺牲层LHL。作为去除下牺牲层LHL的结果，暴露数据存储结构FM的下部。去除数据存储结构FM的暴露的下部以形成底切区域。底切区域暴露垂直沟道图案SP的下部。下绝缘层IL3和上绝缘层IL4也在去除数据存储结构FM的下部期间被去除。源极半导体层SSL形成在从其去除绝缘结构LIL的空间中。源极半导体层SSL与垂直沟道图案SP接触。

参照图17，在一实施方式中，通过分别用电极EL1和EL2替代由沟槽TR暴露的牺牲层HL1和HL2来形成栅极堆叠ST。例如，选择性地去除牺牲层HL1和HL2。电极EL1和EL2分别形成在通过去除牺牲层HL1和HL2而形成的空间中。通过用绝缘材料填充沟槽TR而在沟槽TR中形成分隔结构SS。分隔结构SS由硅氧化物形成或包括硅氧化物。

返回参照图5和图6，在一实施方式中，第二层间绝缘层161形成在分隔结构SS上，并且形成穿透第二层间绝缘层161的第一接触插塞CT1。第三层间绝缘层162形成在第二层间绝缘层161上，并且形成穿透第三层间绝缘层162的第二接触插塞CT2。位线BL形成在第三层间绝缘层162上。互连层形成在位线BL上。

在一实施方式中，制造工艺包括至少一个热处理工艺。例如，可以在形成垂直结构VS和/或互连层之后执行金属化后退火(PMA)工艺。在PMA工艺期间，平面内拉伸应力施加在与第一导电图案M1和第二导电图案M2以及电极EL1和EL2接触的第一至第三铁电图案F1、F2和F3上，这增加了第一至第三铁电图案F1、F2和F3中的具有正交相的部分的分数。因此，铁电图案的铁电性质增加。

根据本发明构思的实施方式，由于重复堆叠的铁电图案和导电图案的结构，具有正交相的部分与铁电图案的比率增大。因此，铁电图案的铁电性质增加。此外，由于重复堆叠的铁电图案和导电图案的结构，当半导体存储器件操作时，电场可以集中在铁电图案上，这降低操作电压并降低去极化场的强度。

尽管已经具体示出和描述了本发明构思的实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

本申请要求于2023年1月2日在韩国知识产权局提交的韩国专利申请第10-2023-0000348号的优先权，该韩国专利申请的内容通过引用整体地结合于此。

Claims

1.一种半导体存储器件，包括：

设置在基板上的堆叠，所述堆叠包括交替堆叠在彼此之上的电极和单元绝缘层；和

垂直结构，穿透所述堆叠，

其中每个所述垂直结构包括：

穿透所述堆叠的垂直沟道图案；和

设置在所述电极和所述垂直沟道图案之间的数据存储结构，

其中所述数据存储结构包括分别设置在所述电极的侧表面上的第一铁电图案以及在所述第一铁电图案和所述垂直沟道图案之间的第一导电图案，以及

所述第一铁电图案在垂直于所述基板的顶表面的方向上彼此间隔开使所述单元绝缘层插置在其间，所述第一导电图案在垂直于所述基板的所述顶表面的方向上彼此间隔开使所述单元绝缘层插置在其间。

2.根据权利要求1所述的半导体存储器件，其中所述数据存储结构还包括：

设置在所述第一导电图案和所述垂直沟道图案之间的第二铁电图案；

设置在所述第二铁电图案和所述垂直沟道图案之间的第二导电图案；以及

设置在所述第二导电图案和所述垂直沟道图案之间的第三铁电图案。

3.根据权利要求2所述的半导体存储器件，其中所述第二铁电图案在垂直于所述基板的所述顶表面的方向上彼此间隔开使所述单元绝缘层插置在其间，所述第二导电图案在垂直于所述基板的所述顶表面的方向上彼此间隔开使所述单元绝缘层插置在其间。

4.根据权利要求3所述的半导体存储器件，其中所述第三铁电图案沿着所述垂直沟道图案的侧表面延伸并公共地连接到所述第二导电图案。

5.根据权利要求3所述的半导体存储器件，其中所述第三铁电图案形成为在垂直于所述基板的所述顶表面的方向上彼此间隔开的多个第三铁电图案，所述单元绝缘层插置在所述多个第三铁电图案之间。

6.根据权利要求2所述的半导体存储器件，其中所述第三铁电图案与所述垂直沟道图案的侧表面接触。

7.根据权利要求1所述的半导体存储器件，其中所述第一铁电图案与所述电极的所述侧表面接触。

8.根据权利要求1所述的半导体存储器件，其中每个所述第一铁电图案在平行于所述基板的所述顶表面的方向上的厚度小于所述垂直沟道图案的厚度。

9.根据权利要求1所述的半导体存储器件，其中所述电极从所述单元绝缘层的侧表面和所述垂直沟道图案的侧表面凹陷，并且凹陷区域由所述电极的所述侧表面和所述垂直沟道图案的所述侧表面限定，

其中所述第一铁电图案和所述第一导电图案设置在所述凹陷区域中。

10.根据权利要求1所述的半导体存储器件，其中每个所述第一导电图案处于电浮置状态。

11.一种半导体存储器件，包括：

设置在基板上的堆叠，其中所述堆叠包括交替堆叠在彼此之上的电极和单元绝缘层；和

垂直结构，穿透所述堆叠，

其中每个所述垂直结构包括：

穿透所述堆叠的垂直沟道图案；和

设置在所述电极和所述垂直沟道图案之间的数据存储结构，

其中所述数据存储结构包括：

设置在所述电极的侧表面上的第一铁电图案；

设置在所述第一铁电图案和所述垂直沟道图案之间的第一导电图案；

设置在所述第二导电图案和所述垂直沟道图案之间的第三铁电图案，其中所述第三铁电图案沿着所述垂直沟道图案的侧表面延伸并公共地连接到所述第二导电图案。

12.根据权利要求11所述的半导体存储器件，其中

所述第一铁电图案在垂直于所述基板的顶表面的方向上彼此间隔开，所述单元绝缘层插置在所述第一铁电图案之间，

所述第一导电图案在垂直于所述基板的所述顶表面的方向上彼此间隔开，所述单元绝缘层插置在所述第一导电图案之间，

所述第二铁电图案在垂直于所述基板的所述顶表面的方向上彼此间隔开，所述单元绝缘层插置在所述第二铁电图案之间，以及

所述第二导电图案在垂直于所述基板的所述顶表面的方向上彼此间隔开，所述单元绝缘层插置在所述第二导电图案之间。

13.根据权利要求11所述的半导体存储器件，其中所述第三铁电图案与所述垂直沟道图案的侧表面接触。

14.根据权利要求11所述的半导体存储器件，其中所述第一铁电图案与所述电极的所述侧表面接触。

15.根据权利要求11所述的半导体存储器件，其中每个所述第一铁电图案在平行于所述基板的顶表面的方向上的厚度小于所述垂直沟道图案的厚度。

16.根据权利要求11所述的半导体存储器件，其中每个所述第一导电图案在平行于所述基板的顶表面的方向上的厚度小于所述垂直沟道图案的厚度。

17.根据权利要求11所述的半导体存储器件，其中所述电极从所述单元绝缘层的侧表面和所述垂直沟道图案的侧表面凹陷，并且凹陷区域由所述电极的所述侧表面和所述垂直沟道图案的所述侧表面限定，

其中所述第一铁电图案、所述第一导电图案、所述第二铁电图案和所述第二导电图案设置在所述凹陷区域中。

18.根据权利要求11所述的半导体存储器件，其中所述第一导电图案和所述第二导电图案中的每个处于电浮置状态。

19.一种电子系统，包括：

主基板；

设置在所述主基板上的半导体存储器件；以及

控制器，设置在所述主基板上并电连接到所述半导体存储器件，

其中所述半导体存储器件包括：

堆叠，包括交替堆叠在彼此之上的电极和单元绝缘层；和

垂直结构，穿透所述堆叠，

其中每个所述垂直结构包括：

穿透所述堆叠的垂直沟道图案；和

设置在所述电极和所述垂直沟道图案之间的数据存储结构，

其中所述数据存储结构包括设置在所述电极的侧表面上的第一铁电图案以及设置在所述第一铁电图案和所述垂直沟道图案之间的第一导电图案，以及

20.根据权利要求19所述的电子系统，其中所述数据存储结构还包括：

设置在所述第二导电图案和所述垂直沟道图案之间的第三铁电图案，

其中所述第三铁电图案沿着所述垂直沟道图案的侧表面延伸并公共地连接到所述第二导电图案。