CN116528587A - 三维半导体存储器件、包括其的电子系统及其制造方法 - Google Patents

三维半导体存储器件、包括其的电子系统及其制造方法 Download PDF

Info

Publication number
CN116528587A
CN116528587A CN202211640505.5A CN202211640505A CN116528587A CN 116528587 A CN116528587 A CN 116528587A CN 202211640505 A CN202211640505 A CN 202211640505A CN 116528587 A CN116528587 A CN 116528587A
Authority
CN
China
Prior art keywords
pattern
memory device
line
semiconductor memory
selection line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211640505.5A
Other languages
English (en)
Inventor
沈在龙
张东爀
韩智勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116528587A publication Critical patent/CN116528587A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了3D半导体存储器件、包括该3D半导体存储器件的电子系统以及制造该3D半导体存储器件的方法。3D半导体存储器件包括：下选择线，在衬底上沿第一方向延伸，并且在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的电极层和电极层间介电层；上选择线，在中间堆叠结构上沿第一方向延伸并且在第二方向上彼此间隔开；第一抛光停止层，设置在中间堆叠结构与下选择线之间。第一抛光停止层包括与电极层间介电层的材料不同的材料。

Description

三维半导体存储器件、包括其的电子系统及其制造方法
相关申请的交叉引用
本申请要求于2022年1月28日在韩国知识产权局递交的韩国专利申请No.10-2022-0012993的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明构思涉及半导体器件、包括该半导体器件的电子系统以及制造该半导体器件的方法，并且更具体地，涉及可靠性增强且集成度提高的三维半导体存储器件、包括该三维半导体存储器件的电子系统以及制造该三维半导体存储器件的方法。
背景技术
由于半导体器件的集成度是确定电子产品的价格时的重要因素，因此可能需要高集成度的半导体器件来满足消费者对高性能和低成本电子产品的不断增长的需求。典型的二维(2D)或平面半导体器件的集成主要由单位存储单元占据的面积来确定，使得其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的极其昂贵的处理设备可能对提高二维(2D)或平面半导体器件的集成度设置了实际限制。因此，已经提出了包括三维布置的存储单元的三维(3D)半导体存储器件来克服上述限制。
发明内容
本发明构思的实施例提供了一种可靠性增强且集成度提高的三维半导体存储器件和电子系统。
本发明构思的实施例还提供了一种以提高的生产率制造三维半导体存储器件的方法。
根据本发明构思的实施例，一种三维半导体存储器件可以包括：多条下选择线，设置在衬底上并且在第一方向上延伸，下选择线在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在中间堆叠结构上并且在第一方向上延伸，上选择线在第二方向上彼此间隔开；以及第一抛光停止层，设置在中间堆叠结构与下选择线之间。第一抛光停止层可以包括与电极层间介电层的材料不同的材料。
根据本发明构思的实施例，三维半导体存储器件可以包括外围电路结构和在外围电路结构上的单元阵列结构。单元阵列结构可以包括：衬底，包括在第一方向上并排的单元阵列区和连接区；源极结构，设置在衬底上；多条下选择线，设置在源极结构上并且在第一方向上延伸，下选择线在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在中间堆叠结构上并且在第一方向上延伸，上选择线在第二方向上彼此间隔开；第一抛光停止层，设置在中间堆叠结构与下选择线之间；平坦化介电层，设置在连接区上并且覆盖下选择线的端部、第一抛光停止层的端部、中间堆叠结构的端部和上选择线的端部；多个单元竖直半导体图案，设置在单元阵列区域上并且与衬底相邻，单元竖直半导体图案贯穿上选择线、中间堆叠结构、第一抛光停止层、下选择线和源极结构；以及多个位线焊盘，设置在对应的单元竖直半导体图案上。第一抛光停止层和电极层间介电层中的每一个可以包括氧化硅。第一抛光停止层的硅原子浓度可以大于电极层间介电层的硅原子浓度。
根据本发明构思的实施例，一种电子系统可以包括：半导体器件，包括外围电路结构和在外围电路结构上的单元阵列结构；输入/输出焊盘，电连接到外围电路结构；以及控制器，通过输入/输出焊盘电连接到半导体器件，控制器控制半导体器件。单元阵列结构可以包括：多条下选择线，设置在衬底上并且在第一方向上延伸，下选择线在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在中间堆叠结构上并且在第一方向上延伸；以及第一抛光停止层，设置在中间堆叠结构与下选择线之间并且包括与电极层间介电层的材料不同的材料。
根据本发明构思的实施例，一种制造三维半导体存储器件的方法可以包括：在衬底上顺序堆叠第一牺牲层和第一电极层间介电层；在第一电极层间介电层上形成抛光停止层；通过顺序蚀刻抛光停止层、第一电极层间介电层和第一牺牲层来形成下分离槽；形成填充下分离槽的第一下分离图案；在抛光停止层和第一下分离图案上顺序堆叠多个第二牺牲层和多个第二电极层间介电层；通过顺序刻蚀第二电极层间介质层、第二牺牲层、抛光停止层、第一电极层间介质层和第一牺牲层来形成多个竖直孔，竖直孔暴露衬底；在竖直孔中形成栅极介电层和多个竖直半导体图案；通过顺序蚀刻第二电极层间介电层、第二牺牲层、抛光停止层、第一电极层间介电层和第一牺牲层来形成第一凹槽，第一凹槽暴露衬底；以及通过第一凹槽以多个导电层替换第二牺牲层和第一牺牲层。抛光停止层可以由与第一电极层间介电层的材料不同的材料形成。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其它方面与特征，在附图中：
图1A示出了根据本发明构思的实施例的包括半导体器件的电子系统的简化示意图；
图1B示出了根据本发明构思的实施例的包括半导体器件的电子系统的简化透视图；
图1C和图1D示出了根据本发明构思的实施例的半导体封装的简化截面图；
图2A示出了根据本发明构思的实施例的三维半导体存储器件的框图；
图2B示出了根据本发明构思的实施例的三维半导体存储器件的单元阵列的电路图；
图3示出了根据本发明构思的实施例的三维半导体存储器件的平面图；
图4A示出了根据本发明构思的实施例的地选择栅电极的平面图；
图4B示出了根据本发明构思的实施例的串选择栅电极的平面图；
图4C示出了根据本发明构思的实施例的抛光停止图案的平面图；
图4D示出了根据本发明构思的实施例的单元栅电极和擦除控制栅电极的平面图；
图5A示出了沿图3的线A-A'截取的截面图；
图5B示出了沿图3的线B-B'截取的截面图；
图5C示出了沿图3的线C-C'截取的截面图；
图6示出了图5B的部分P1的放大图；
图7A至图9A和图11A至图17A示出了制造其截面图如图5A所示的三维半导体存储器件的方法的截面图；
图7B至图9B和图11B至图17B示出了制造其截面图如图5B所示的三维半导体存储器件的方法的截面图；
图7C至图9C和图11C至图17C示出了制造其截面图如图5C所示的三维半导体存储器件的制造方法的截面图；
图10示出了制造其平面图如图3所示的三维半导体存储器件的方法的平面图；
图18A和图19A示出了制造其平面图如图5A所示的三维半导体存储器件的方法的截面图；
图18B和图19B示出了制造其截面图如图5B所示的三维半导体存储器件的方法的截面图；
图18C和图19C示出了制造其截面图如图5C所示的三维半导体存储器件的方法的截面图；
图20示出了沿图3的线C-C'截取的截面图；
图21示出了沿图3的线C-C'截取的截面图；以及
图22示出了根据本发明构思的实施例的半导体器件的截面图。
由于图1至图22中的附图旨在说明目的，因此附图中的元件不必按比例绘制。例如，为了清楚起见，可以放大或夸大一些元件。
具体实施例
现在将参考附图详细描述本发明构思的实施例以帮助清楚地说明本发明构思。
图1A示出了根据本发明构思的实施例的包括半导体器件的电子系统的简化示意图。
参考图1A，根据本发明构思的实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括单个或多个半导体器件1100的存储器件，或者可以是包括存储器件的电子设备。例如，电子系统1000可以是例如固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗装置或通信装置，其中的每一个包括单个或多个半导体器件1100。
半导体器件1100可以是非易失性存储器件，例如NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在本发明构思的实施例中，第一结构1100F可以设置在第二结构1100S的一侧。第一结构1100F可以是包括解码器电路1110、页缓冲器电路1120和逻辑电路1130的外围电路结构。第二结构1100S可以是存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及设置在位线BL与公共源极线CSL之间的存储单元串CSTR。
对于第二结构1100S，每个存储单元串CSTR可以包括：与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据本发明构思的实施例不同地改变。
在本发明构思的实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且第一栅极上线UL1和第二栅极上线UL2可以分别是上晶体管UT1和UT2的栅电极。
在本发明构思的实施例中，下晶体管LT1和LT2可以分别是串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以分别是串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的一个或二者可以用于执行擦除操作，其中使用栅极感应漏极泄漏(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接线1125电连接到页缓冲器电路1120。
对于第一结构1100F，解码器电路1110和页缓冲器电路1120可以对多个存储单元晶体管MCT中的至少一个选择存储单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器电路1120。解码器电路1110、页缓冲器电路1120和逻辑电路1130中的每一个可以包括多个电路器件。每个电路器件可以包括但不限于例如晶体管。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(主机I/F)1230。在本发明构思的实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200在内的电子系统1000的整体操作。处理器1210可以基于预定固件来操作，并且可以控制NAND控制器1220访问半导体器件1100。NAND控制器1220可以包括NAND接口(NAND I/F)1221，其处理与半导体器件1100的通信。可以通过使用NAND接口(NAND I/F)1221来传输用于控制半导体器件1100的控制命令、旨在写入半导体器件1100的存储单元晶体管MCT上的数据和/或旨在从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口(主机I/F)1230可以在电子系统1000与外部主机之间提供通信。当通过主机接口(主机I/F)1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图1B示出了根据本发明构思的实施例的包括半导体器件的电子系统的简化透视图。
参考图1B，根据本发明构思的实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(DRAM)器件2004。半导体封装2003和DRAM器件2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括连接到外部主机的多个引脚。连接器2006上的多个引脚的数量和布置可以基于电子系统2000与外部主机之间的通信接口来改变。在本发明构思的实施例中，电子系统2000可以通过如以下的一个或多个接口与外部主机通信：通用串行总线(USB)、外围组件互连快速(PIC-快速)、串行高级技术附件(SATA)和/或用于通用闪存(UFS)的M-PHY。在本发明构思的实施例中，电子系统2000可以使用通过连接器2006从外部主机供应的电力来运行。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003，可以从半导体封装2003读取数据，或者可以提高电子系统2000的操作速度。
DRAM器件2004可以是减小外部主机与用作数据存储空间的半导体封装2003之间的速度差异的缓冲存储器。包括在电子系统2000中的DRAM器件2004可以用作一种高速缓冲存储器，并且可以在半导体封装2003的控制操作中提供用于临时数据存储的空间。当DRAM器件2004包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装2003的NAND控制器，而且可以包括用于控制DRAM器件2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括：封装衬底2100、设置在封装衬底2100上的半导体芯片2200、对应设置在半导体芯片2200的底面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400以及在封装衬底2100上且覆盖半导体芯片2200和连接结构2400的模制层2500。尽管仅示出了第一半导体封装2003a和第二半导体封装2003b，但是本发明构思不限于此。例如，半导体封装的数量不限于两个，并且电子系统2000可以包括一个半导体封装或两个以上的半导体封装。
封装衬底2100可以是包括封装上焊盘2130的集成电路板。每个半导体芯片2200可以包括一个或多个输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1A的输入/输出焊盘1101。每个半导体芯片2200可以包括堆叠结构3210和竖直结构3220。每个半导体芯片2200可以包括根据下面将讨论的本发明构思的实施例的半导体器件。
在本发明构思的实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以以布线接合方式彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在本发明构思的实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以使用硅通孔(TSV)而不是连接结构2400或接合布线来彼此电连接。
在本发明构思的实施例中，控制器2002和半导体芯片2200可以包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在除主板2001以外的中介层衬底上，并且可以通过形成在中介层衬底上的布线彼此连接。
图1C和图1D示出了各自示出根据本发明构思的实施例的半导体封装的简化截面图。图1C和图1D各自描绘了图1B所示的半导体封装的示例性实施例，其概念性地示出沿图1B所示的半导体封装的线I-I'截取的截面。
参考图1C，印刷电路板(PCB)可以用作半导体封装2003的封装衬底2100。封装衬底2100可以包括：封装衬底主体2120、设置在封装衬底主体2120的顶面上的封装上焊盘(参见图1B的2130)、设置或暴露在封装衬底主体2120的底面上的下焊盘2125以及内部线2135，上焊盘2130和下焊盘2125通过该内部线2135在封装衬底主体2120内电连接。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图1B所示的电子系统2000的主板2001上的布线图案2005。
每个半导体芯片2200可以包括半导体衬底3010，并且还可以包括顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围布线3110。第二结构3200可以包括：源极结构3205、在源极结构3205上的堆叠结构3210、贯穿堆叠结构3210的竖直结构3220、电连接到竖直结构3220的位线3240以及电连接到堆叠结构3210的字线(参见图1A的WL)的单元接触插塞3235。第一结构3100、第二结构3200和半导体芯片2200中的每一个还可以包括下面将讨论的分离结构。
每个半导体芯片2200可以包括一条或多条贯通线3245，贯通线3245电连接到第一结构3100的外围布线3110并且延伸到第二结构3200中。贯通线3245可以设置在堆叠结构3210外部，并且还可以设置为贯穿堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入/输出焊盘(参见图1B的2210)。
参考图1D，在半导体封装2003A中，每个半导体芯片2200a可以包括半导体衬底4010、在半导体衬底4010上的第一结构4100、以及第二结构4200，第一结构4100以晶片接合方式将第二结构4200接合到第一结构4100上。
第一结构4100可以包括外围电路区，该外围电路区包括外围布线4110和第一接合结构4150。第二结构4200可以包括：源极结构4205、设置在源极结构4205与第一结构4100之间的堆叠结构4210、贯穿堆叠结构4210的竖直结构4220以及连接到对应竖直结构4220和堆叠结构4210的对应字线(参见图1A的WL)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到竖直结构4220的位线4240并通过电连接到字线(参见图1A的WL)的单元接触插塞4235电连接到竖直结构4220和字线(参见图1A的WL)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时彼此接合。第一接合结构4150和第二接合结构4250可以具有由例如铜(Cu)形成的接合部分。例如，当第一接合结构4150和第二接合结构4250由铜(Cu)形成时，第一接合结构4150和第二接合结构4250可以通过铜(Cu)-铜(Cu)接合方法彼此物理连接和电连接。
第一结构4100、第二结构4200和半导体芯片2200a中的每一个还可以包括下面将讨论的源极结构。每个半导体芯片2200a还可以包括电连接到第一结构4100的外围布线4110的输入/输出焊盘(参见图1B的2210)。
图1C的半导体芯片2200可以通过形状像接合线的连接结构(参见图1B的2400)彼此电连接，并且对图1D的半导体芯片2200a同样如此。在本发明构思的实施例中，可以使用诸如硅通孔(TSV)之类的连接结构，使得半导体芯片(例如，图1C的半导体芯片2200或图1D的半导体芯片2200a)电连接在单个半导体封装中。
图1C的第一结构3100和图1D的第一结构4100可以对应于下面将讨论的实施例中的外围电路结构，并且图1C的第二结构3200和图1D的第二结构4200可以对应于下面将讨论的实施例中的单元阵列结构。
图2A示出了根据本发明构思的实施例的三维半导体存储器件的框图。
参考图2A，根据本发明构思的实施例的三维半导体存储器件可以包括外围电路结构PS、在外围电路结构PS上的单元阵列结构CS以及将单元阵列结构CS连接到外围电路结构PS的布线结构。图2A的三维半导体存储器件可以对应于图1A的半导体器件1100。外围电路结构PS可以对应于图1A的第一结构1100F，并且可以包括行解码器电路和列解码器电路、页缓冲器电路和控制电路。单元阵列结构CS可以对应于图1A的第二结构1100S，并且可以包括多个存储块BLK0至BLKn，这些存储块中的每一个是数据擦除单元。存储块BLK0至BLKn中的每一个可以包括具有三维结构(或竖直结构)的存储单元阵列。例如，存储块BLK0至BLKn可以经由字线(参见图1A的WL)、串选择线(参见图1A的UL1)、地选择线(参见图1A的LL2)以及下擦除控制线和上擦除控制线(参见图1A的LL1和UL2)连接到解码器电路(参见图1A的1110)。此外，存储块BLK0至BLKn可以经由位线(参见图1A的BL)连接到页缓冲器电路(参见图1A的1120)。
图2B示出了根据本发明构思的实施例的三维半导体存储器件的单元阵列的电路图。图2B的电路图描绘了图1A的第二结构1100S中所示的配置的详细电路。
参考图2B，在图2A的存储块BLK0至BLKn中的每一个中，单元串CSTR可以沿第一方向D1和第二方向D2二维地布置，并且可以沿第三方向D3延伸。多个单元串CSTR可以并联连接到位线BL0至BL2中的每条位线。多个单元串CSTR可以共同连接到公共源极线CSL，并且设置在公共源极线CSL与位线BL0至BL2之间。在本发明构思的实施例中，可以提供多条公共源极线CSL，其中多条公共源极线CSL被供应有相同的电压，或者在一些情况下被独立控制且被供应彼此不同的电压。
单元串CSTR之一可以包括串联连接的串选择晶体管SST21和SST11、串联连接的存储单元晶体管MCT、地选择晶体管GST和擦除控制晶体管ECT。串选择晶体管SST21和SST11可以对应于图1A的上晶体管UT1和UT2。地选择晶体管GST可以对应于图1A的下晶体管LT2。擦除控制晶体管ECT可以对应于图1A的下晶体管LT1。
每个存储单元晶体管MCT可以包括数据存储元件。单元串CSTR之一还可以包括虚设单元DMC，虚设单元DMC在串选择晶体管SST11与存储单元晶体管MCT之间以及在地选择晶体管GST与存储单元晶体管MCT之间。其他单元串CSTR可以具有与上面讨论的结构相同或相似的结构。
串选择晶体管SST11可以由串选择线SSL11控制，并且串选择晶体管SST21可以由串选择线SSL21控制。存储单元晶体管MCT可以由对应的字线WL0至WLn控制，并且虚设单元DMC可以由对应的虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL0、GSL1或GSL2控制，并且擦除控制晶体管ECT可以由擦除控制线ECL控制。例如，设置在公共源极线CSL与位线BL0至BL2之间的擦除控制线ECL、地选择线GSL0、GSL1或GSL2、虚设字线DWL、字线WL0至WLn以及串选择线SSL11、SSL12或SSL13和SSL21、SSL22或SSL23可以分别用作擦除控制晶体管ECT、地选择晶体管GST、虚设单元DMC、存储单元晶体管MCT以及串选择晶体管SST11和SST21的栅电极。
存储单元晶体管MCT可以包括距公共源极线CSL基本相同距离的栅电极，并且栅电极可以共同连接到字线WL0至WLn和DWL之一，因此可以具有相同的电位状态。因此，字线WL0至WLn可以用作存储单元晶体管MCT的栅电极。备选地，尽管存储单元晶体管MCT的栅电极设置在距公共源极线CSL的基本相同距离处，但是设置在不同行或不同列处的栅电极可以彼此独立地控制。例如，由于一个单元串CSTR包括分别位于距公共源极线CSL不同高度处的存储单元晶体管MCT，因此可以充当存储单元晶体管MCT的栅电极的字线WL0至WLn可以在公共源极线CSL与位线BL之间分别位于彼此不同的高度处，并且可以被提供有彼此相同或不同的电位状态。在本发明构思的实施例中，地选择晶体管GST和串选择晶体管SST(SST11和SST21)以及存储单元晶体管MCT可以是使用竖直沟道结构作为沟道区的金属氧化物半导体(MOS)场效应晶体管(FET)。
串选择线SSL11至SSL13可以彼此分离。串选择线SSL21至SSL23可以彼此分离。地选择线GSL0至GSL2可以彼此分离。地选择线GSL0至GSL2可以与串选择线SSL21至SSL23(和/或串选择线SSL11至SSL13)一一对应。因此，可以与串选择线SSL21至SSL23相对应地划分地选择线GSL0至GSL2，并且可以对应地控制单元串CSTR。因此，三维半导体存储器件的编程/读取/擦除操作属性可以得到增强。
图3示出了根据本发明构思的实施例的三维半导体存储器件的平面图。图4A示出了根据本发明构思的实施例的地选择栅电极的平面图。图4B示出了根据本发明构思的实施例的串选择栅电极的平面图。
图4C示出了根据本发明构思的实施例的抛光停止图案的平面图。图4D示出了根据本发明构思的实施例的单元栅电极和擦除控制栅电极的平面图。图5A示出了沿图3的线A-A'截取的截面图。图5B示出了沿图3的线B-B'截取的截面图。图5C示出了沿图3的线C-C'截取的截面图。图6示出了图5B的部分P1的放大图。
参考图3至图6，单元阵列结构CS可以设置在外围电路结构PS上。单元阵列结构CS可以包括平行于第二方向D2布置的块BLK。块BLK可以对应于图2A的存储块BLK0至BLKn。块BLK中的大多数可以是其中执行数据编程/读取/擦除操作的存储块。备选地，块BLK的一部分可以是其中不执行数据编程/读取/擦除操作的虚设块。块BLK可以被第一分离介电线SL1对应地分离。图3描述了块BLK之一。
第一分离介电线SL1可以在与第二方向D2相交的第一方向D1上延伸。第一分离介电线SL1可以设置在第一凹槽G1中。第一分离介电线SL1可以具有单层或多层结构，包括从例如氧化硅(SiO2)层、氮化硅(Si3N4)层、氮氧化硅(SiON)层和多孔介电层中选择的至少一种。块BLK可以各自包括单元阵列区CAR和设置在单元阵列区CAR的相对端上的连接区CNR。
第二分离介电线SL2可以在穿过块BLK的中心的同时在第一方向D1上延伸，并且第二分离介电线SL2可以将块BLK划分为两个子块SBLK。第二分离介电线SL2可以不在单元阵列区CAR上被切割并且可以朝向连接区CNR延伸。在连接区CNR上，第二分离介电线SL2可以被切割为两段。第二分离介电线SL2可以设置在第二凹槽G2中。
外围电路结构PS可以包括第一衬底103。第一衬底103可以是单晶硅(sc-Si)衬底或绝缘体上硅(SOI)衬底。备选地，第一衬底103可以是锗(Ge)衬底、硅锗(SiGe)衬底、III-V族化合物半导体衬底、生长在单晶硅(sc-Si)衬底上的单晶外延层、绝缘体上锗(GOI)衬底或它们的组合。第一衬底103可以在其中具有限定有源区的器件隔离层105。有源区可以在其上设置有外围晶体管PTR。外围晶体管PTR可以各自包括外围栅电极、外围栅极介电层以及设置在第一衬底103中与外围栅极介电层的相对侧相邻的外围源极/漏极部分。外围电路结构PS可以包括诸如晶体管之类的各种有源元件以及诸如电容器、电阻器和电感器之类的各种无源元件。外围晶体管PTR可以覆盖有外围层间介电层107。外围层间介电层107可以具有单层或多层结构，包括例如从氧化硅(SiO2)层、氮化硅(Si3N4)层、氮氧化硅(SiON)层和多孔介电层中选择的至少一种。外围层间介电层107可以在其中设置有外围线109和外围接触部33。外围线109和外围接触部33可以包括导电层。
外围线109和外围接触部33中的一些可以电连接到外围晶体管PTR。外围线109和外围晶体管PTR可以构成图1A的页缓冲器电路1120和解码器电路1110。外围电路结构PS可以包括设置在其顶部的外围导电焊盘30b。
蚀刻停止层111可以设置在外围电路结构PS上。蚀刻停止层111可以包括相对于外围层间介电层107和下面将讨论的第二衬底201的材料具有蚀刻选择性的材料。例如，蚀刻停止层111可以包括氮化硅(Si3N4)或氧化硅(SiO2)。蚀刻停止层111可以被称为粘合层。
包括在单元阵列结构CS中的每个块BLK可以包括第二衬底201、源极结构SCL、第一子堆叠结构ST1、第二子堆叠结构ST2以及顺序堆叠的第一上层间介电层205、第二上层间介电层208和第三上层间介电层209。第一子堆叠结构ST1可以包括第一栅电极EGE、GGE和CGE1、与第一栅电极EGE、GGE和CGE1交替堆叠的第一电极层间介电层12、封盖层间介电层15以及抛光停止图案TPO。第二子堆叠结构ST2可以包括第二栅电极CGE2和SGE、与第二栅电极CGE2和SGE交替堆叠的第二电极层间介电层22、以及位于第二子堆叠结构ST2的顶部处的最上面的第二电极层间介电层24。
第二衬底201可以是例如单晶硅(sc-Si)层、硅(Si)外延层或绝缘体上硅(SOI)衬底。备选地，第二衬底201可以是锗(Ge)衬底、硅锗(SiGe)衬底、III-V族化合物半导体衬底、生长在单晶硅(sc-Si)衬底上的单晶外延层、绝缘体上锗(GOI)衬底或它们的组合。第二衬底201可以例如掺杂有具有第一导电类型的第一导电杂质。第一导电杂质可以是例如p型硼(B)。备选地，第一导电杂质可以是n型砷(As)或磷(P)。然而，本发明构思不限于此。在本发明构思的实施例中，第二衬底201可以包括p型体硅(Si)衬底和在p型体硅(Si)衬底上生长的n型外延层。在本发明构思的示例实施例中，第二衬底201可以包括n型体硅(Si)衬底和在n型体硅(Si)衬底上生长的p型或n型外延层。
参考图5A至图5C，按照从下到上的顺序，第一栅电极EGE、GGE和CGE1可以分别是擦除控制栅电极EGE、地选择栅电极GGE和第一单元栅电极CGE1。按照从下到上的顺序，第二栅电极CGE2和SGE可以分别是第二单元栅电极CGE2和串选择栅电极SGE。第一单元栅电极CGE1和第二单元栅电极CGE2可以被称为电极层。
参考图5A，中间堆叠结构MS可以共同指示串选择栅电极SGE下方的从封盖层间介电层15到第二电极层间介电层22的层。串选择栅电极SGE可以位于中间堆叠结构MS上，并且抛光停止图案TPO、地选择栅电极GGE和擦除控制栅电极EGE可以设置在中间堆叠结构MS下方。
第一栅电极EGE、GGE、CGE1以及第二栅电极CGE2和SGE可以包括例如从如掺杂半导体(例如，掺杂硅(Si))、金属(例如，钨(W)、铜(Cu)或铝(Al))、导电金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))以及过渡金属(例如，钛(Ti)或钽(Ta))中选择的至少一种。
擦除控制栅电极EGE可以对应于图2B的擦除控制线ECL。擦除控制栅电极EGE可以被如图4D所示的穿过子块SBLK之间的第二凹槽G2划分为两段，但两个经划分的段可以通过存在于连接区CNR上的连接部分PT1彼此连接。因此，对于一个块BLK，擦除控制栅电极EGE可以具有相同的电位状态。
第一单元栅电极CGE1和第二单元栅电极CGE2可以对应于图2B的字线WL0至WLn和虚设字线DWL。第一单元栅电极CGE1和第二单元栅电极CGE2可以被如图4D所示的穿过子块SBLK之间的第二凹槽G2划分为两段，但是两个经划分的段可以通过存在于连接区CNR上的连接部分PT1彼此连接。因此，对于一个块BLK，第一单元栅电极CGE1和第二单元栅电极CGE2中的每一个可以在某个高度(水平)处具有相同的电位状态。
地选择栅电极GGE可以对应于图2B的地选择线GSL0至GSL2。图2B的地选择栅电极GGE和地选择线GSL0至GSL2可以被称为下选择线。地选择栅电极GGE可以具有在第一方向D1上延伸的线性形状，并且可以在第二方向D2上彼此间隔开。对于一个子块SBLK，地选择栅电极GGE可以包括第一地选择栅电极GGE(1)和第二地选择栅电极GGE(2)。对于一个子块SBLK，第一地选择栅电极GGE(1)和第二地选择栅电极GGE(2)可以跨越插入在它们之间的第一下分离图案BS1彼此间隔开第一间隔DS1。第一地选择栅电极GGE(1)与第二地选择栅电极GGE(2)之间的第一间隔DS1可以与图5A中描绘的第一下分离图案BS1的第一宽度WT1相同。
在本实施例中，一个第一下分离图案BS1可以存在于一个子块SBLK中，但是可以设置两个或更多个第一下分离图案BS1，并且在这种情况下，竖直孔VH和中央虚设竖直孔CDVH的数量可以大于图4A中所示的数量。例如，可以在一个子块SBLK中设置两个第一下分离图案BS1，并且在这种情况下，三个地选择栅电极GGE可以存在于一个子块SBLK中。对于另一示例，可以在一个子块SBLK中设置三个第一下分离图案BS1，并且在这种情况下，四个地选择栅电极GGE可以存在于一个子块SBLK中。在一些情况下，可能发生一条地选择线GSL必须控制两条或更多条串选择线SSL。为了抑制单元操作特性和性能的劣化，可以将每个子块SBLK划分为尽可能多的地选择栅电极GGE。
串选择栅电极SGE可以对应于图2B的串选择线SSL11至SSL13或SSL21至SSL23。串选择栅电极SGE和串选择线SSL11至SSL13或SSL21至SSL23可以被称为上选择线。串选择栅电极SGE可以具有在第一方向D1上延伸的线性形状，并且可以在第二方向D2上彼此间隔开。对于一个子块SBLK，串选择栅电极SGE可以包括第一串选择栅电极SGE(1)和第二串选择栅电极SGE(2)。对于一个子块SBLK，第一串选择栅电极SGE(1)和第二串选择栅电极SGE(2)可以跨越插入在它们之间的上分离图案9彼此间隔开第二间隔DS2。第一串选择栅电极SGE(1)与第二串选择栅电极SGE(2)之间的第二间隔DS2可以与图5A中描绘的上分离图案9的第二宽度WT2相同。上分离图案9的第二宽度WT2可以小于第一下分离图案BS1的第一宽度WT1。第一串选择栅电极SGE(1)与第二串选择栅电极SGE(2)之间的第二间隔DS2可以小于第一地选择栅电极GGE(1)与第二地选择栅电极GGE(2)之间的第一间隔DS1。在本实施例中，一个上分离图案9可以存在于一个子块SBLK中，但是本发明构思不限于此。例如，可以设置两个或更多个上分离图案9，并且在这种情况下，竖直孔VH和中央虚设竖直孔CDVH的数量可以大于图4B中所示的数量。例如，可以在一个子块SBLK中设置三个上分离图案9，并且在这种情况下，四个串选择栅电极SGE可以存在于一个子块SBLK中。
如图4A所示，第二分离介电线SL2可以插入在子块SBLK之间。第二分离介电线SL2可以设置在第二凹槽G2中。对于一个块BLK，子块SBLK可以以第三间隔DS3彼此间隔开。第三间隔DS3可以对应于第二分离介电线SL2的宽度。第三间隔DS3可以大于第一间隔DS1和第二间隔DS2。对于子块SBLK，第二地选择栅电极GGE(2)可以与第二分离介电线SL2接触。第二地选择栅电极GGE(2)可以具有关于第二分离介电线SL2镜像对称的形状。
如图4A所示，第二分离图案BS2可以设置在连接区CNR上的相邻的第二地选择栅电极GGE(2)之间。第二下分离图案BS2可以设置在下沟槽BT1中。当在平面中观察时，第二下分离图案BS2可以不具有线性形状而是具有岛形形状。在子块SBLK之间，第二地选择栅电极GGE(2)的侧表面可以在第二方向D2上或在与第二方向D2相反的方向上凹陷。凹陷的侧表面可以对应于下沟槽BT1的内侧壁。下沟槽BT1的内侧壁之间的第四间隔DS4可以对应于第二下分离图案BS2在第二方向D2上的宽度。第四间隔DS4可以大于第三间隔DS3。第二下分离图案BS2可以插入在第二分离介电线SL2之间。第二分离介电线SL2可以与第二下分离图案BS2的侧表面接触。
图4D的擦除控制栅电极EGE与第一单元栅电极CGE(1)和第二单元栅电极CGE(2)的连接部分PT1可以与第二下分离图案BS2重叠。第一下分离图案BS1和第二下分离图案BS2可以包括相同的介电材料。例如，第一下分离图案BS1和第二下分离图案BS2可以包括氧化硅(SiO2)。
第一分离介电线SL1和第二分离介电线SL2可以在第三方向D3上延伸，以贯穿第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE并接触第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE的侧壁。
参考图4C和图5A，抛光停止图案TPO可以由相对于第一电极层间介电层12、封盖层间介电层15以及第二电极层间介电层22和24的材料具有蚀刻选择性的材料形成。第一电极层间介电层12、封盖层间介电层15以及第二电极层间介电层22和24可以由例如氧化硅(SiO2)形成。抛光停止图案TPO可以由例如碳氮化硅(SiCN)形成。备选地，抛光停止图案TPO可以由氧化硅(SiO2)形成。抛光停止图案TPO可以具有与第一电极层间介电层12、封盖层间介电层15以及第二电极层间介电层22和24的硅(Si)原子浓度不同的硅(Si)原子浓度。例如，抛光停止图案TPO的硅原子浓度(或密度/量)可以比第一电极层间介电层12、封盖层间介电层15以及第二电极层间介电层层22和24的硅原子浓度(或密度/量)大。备选地，抛光停止图案TPO的硅(Si)原子浓度(或密度/量)可以随着与第二衬底201的距离减小而增加。例如，抛光停止图案TPO可以包括与第一电极层间介电层12、封盖层间介电层15以及第二电极层间介电层22和24的材料不同的材料。抛光停止图案TPO可以被称为第一抛光停止层。
如图5A至图5C所示，抛光停止图案TPO可以具有与第一下分离图案BS1的顶面和第二下分离图案BS2的顶面共面的顶面。如图4C所示，抛光停止图案TPO的平面形状可以与图4A中描绘的每个地选择栅电极GGE的平面形状一致。对于一个子块SBLK，抛光停止图案TPO可以包括第一抛光停止图案TOP(1)和第二抛光停止图案TPO(2)。第一抛光停止图案TPO(1)和第二抛光停止图案TPO(2)可以具有在第一方向D1上延伸的线性形状并且在第二方向D2上彼此间隔开。
对于一个子块SBLK，第一下分离图案BS1可以插入在第一抛光停止图案TPO(1)与第二抛光停止图案TPO(2)之间。第二下分离图案BS2可以设置在连接区CNR上的相邻的第二抛光停止图案TPO(2)之间。在子块SBLK之间，第二抛光停止图案TPO(2)的侧表面可以在第二方向D2上或在与第二方向D2相反的方向上凹陷。凹陷的侧表面可以对应于下沟槽BT1的内侧壁。
源极结构SCL可以包括插入在第一电极层间介电层12与第二衬底201之间的第一源极图案SC1，并且还可以包括插入在第一源极图案SC1与第二衬底201之间的第二源极图案SC2。第一源极图案SC1可以包括掺杂半导体图案，例如掺杂有具有第一导电类型的杂质的多晶硅(p-Si)。第二源极图案SC2可以包括掺杂半导体图案，例如掺杂多晶硅(p-Si)。第二源极图案SC2可以包括与第一源极图案SC1的半导体材料不同的半导体材料。掺杂到第二源极图案SC2中的杂质的导电类型可以与掺杂到第一源极图案SC1中的杂质的导电类型相同。掺杂到第二源极图案SC2中的杂质的浓度可以与掺杂到第一源极图案SC1中的杂质的浓度相同或不同。源极结构SCL可以对应于图1A的公共源极线CSL。此外，第二衬底201可以用作图1A的公共源极线CSL。
在每个子块SBLK的单元阵列区CAR上，单元竖直半导体图案VS可以贯穿电极层间介电层12、22和24、封盖层间介电层15、抛光停止图案TPO、第一栅极电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE。例如，单元阵列区CAR上的单元竖直半导体图案VS可以贯穿上选择线(即，串选择栅电极SGE)、中间堆叠结构MS、第一抛光停止层(即，抛光停止图案TPO)、下选择线(即，地选择栅电极GGE)以及与第二衬底201相邻的源极结构SCL。例如，单元竖直半导体图案VS的下部可以设置在第二衬底201中。例如，每个单元竖直半导体图案VS可以在第三方向D3上延伸并且与第二衬底201的上表面相交。中央虚设竖直半导体图案CDVS可以贯穿电极层间介电层12、22和24、封盖层间介电层15、抛光停止图案TPO、第一下分离图案BS1、第一单元栅电极CGE1、擦除控制栅电极EGE以及第二栅电极CGE2和SGE。例如，中央虚设竖直半导体图案CDVS可以贯穿上选择线(即，串选择栅电极SGE)、中间堆叠结构MS、第一抛光停止层(即，抛光停止图案TPO)以及与第二衬底201相邻的第一下分离图案BS1。例如，中央虚设竖直半导体图案CDVS的下部可以设置在第二衬底201中。例如，每个中央虚设竖直半导体图案CDVS可以在第三方向D3上延伸并且与第二衬底201的上表面相交。中央虚设竖直半导体图案CDVS可以沿第一方向D1布置成一行。上分离图案9可以设置在中央虚设竖直半导体图案CDVS的上部之间。单元竖直半导体图案VS可以位于竖直孔VH中。中央虚设竖直半导体图案CDVS可以位于中央虚设竖直孔CDVH中。栅极介电层GO可以插入在竖直半导体图案VS和CDVS与第一子堆叠结构ST1和第二子堆叠结构ST2之间。
单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS可以各自具有中空杯形状。然而，本发明构思不限于此。在本发明构思的实施例中，单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS可以具有各种形状，例如圆柱形状、矩形圆柱形状和实心柱形状。单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS可以各自具有这样的侧壁，即该侧壁具有与第一子堆叠结构ST1与第二子堆叠结构ST2之间的位置相邻的拐点IFP。
单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS可以包括例如单晶硅(sc-Si)层或多晶硅(p-Si)层。单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS可以使它们的内部都填充有掩埋介电图案29。掩埋介电图案29可以具有单层或多层结构，包括例如从氧化硅(SiO2)层、氮化硅(Si3N4)层和氮氧化硅(SiON)层中选择的至少一种。然而，本发明构思不限于此。备选地，被杯形单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS中的每一个围绕的内部空间可以不填充有掩埋介电图案29，并且杯形单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS中的每一个可以在被杯形单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS中的每一个限定的内部空间中包括中空空间或气隙。位线焊盘BPD可以设置在单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS中的每一个上。位线焊盘BPD可以包括掺杂多晶硅(p-Si)或诸如钨(W)、铝(Al)或铜(Cu)之类的金属。
参考图6，栅极介电层GO可以包括隧道介电层TL、电荷存储层SN和阻挡介电层BCL。电荷存储层SN可以是陷阱介电层、浮栅电极或包括导电纳米点的介电层。例如，电荷存储层SN可以包括从例如氮化硅(Si3N4)层、氮氧化硅(SiON)层、富硅氮化物(SixNy，x>y)层、纳米晶硅(nc-Si)层和叠层陷阱层中选择的至少一种。例如，隧道介电层TL可以与单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS中的每一个相邻，并且可以围绕单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS中的每一个的外侧壁。隧道介电层TL可以允许电荷通过福勒-诺德海姆(F-N)隧穿的工艺隧穿到电荷存储层SN。隧道介电层TL可以包括具有比电荷存储层SN的带隙大的带隙的材料之一，并且阻挡介电层BCL可以包括诸如氧化铝(Al2O3)层或氧化铪(HfO2)层之类的高k介电层。栅极介电层GO还可以包括高k介电层HL。高k介电层HL可以插入在阻挡介电层BCL与栅电极EGE、GGE、CGE1、CGE2和SGE之间。高k介电层HL可以插入在第一栅电极EGE、GGE、CGE1和第二栅电极CGE2和SGE与层间介电层12、15、22和24之间。高k介电层HL可以包括金属氧化物层，例如具有比氧化硅(SiO2)层的介电常数大的介电常数的氧化铪(HfO2)层或氧化铝(Al2O3)层。第二源极图案SC2可以将栅极介电层GO的下部与栅极介电层GO的上部分离。例如，第二源极图案SC2可以延伸穿过栅极介电层GO，并且可以接触单元竖直半导体图案VS和中央虚设竖直半导体图案CDVS的侧面。第一分离介电线SL1的一部分可以在第二方向D2上朝向第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE突出，以插入在层间介电层12、15、22和24之间。第一分离介电线SL1可以在其侧壁处具有不平坦的结构。与第一分离介电线SL1相同或相似，第二分离介电线SL2可以在其侧壁处具有不平坦的结构。
第一分离介电线SL1和第二分离介电线SL2可以由例如氧化硅(SiO2)形成。在本实施例中，第一分离介电线SL1和第二分离介电线SL2可以贯穿源极结构SCL的第一源极图案SC1，从而与源极结构SCL的第二源极图案SC2接触。第一分离介电线SL1和第二分离介电线SL2可以具有位于相同或不同高度处的底面。备选地，第一分离介电线SL1和第二分离介电线SL2可以贯穿源极结构SCL以接触第二衬底201。
第一源极连接线CSPLG1和第二源极连接线CSPLG2可以分别设置在第一分离介电线SL1和第二分离介电线SL2中，从而与第二衬底201和/或源极结构SCL接触。
第二上层间介电层208可以设置在第一上层间介电层205上。第二上层间介电层208可以在其上设置有在第二方向D2上延伸且彼此平行的第一导线BLL。第一导线BLL可以对应于图1A的位线BL。在单元阵列区CAR上，第一接触部CT1可以贯穿第一上层间介电层205和第二上层间介电层208，以将第一导线BLL连接到设置在单元竖直半导体图案VS上的位线焊盘BPD。
参考图5C，包括在每个块BLK中的第一子堆叠结构ST1和第二子堆叠结构ST2可以在连接区CNR上具有阶梯形状。例如，擦除控制栅电极EGE和地选择栅电极GGE可以具有构成阶梯形状的端部。在连接区CNR上，抛光停止图案TPO的侧壁可以与地选择栅电极GGE的侧壁对齐。剩余下分离图案BSR可以覆盖擦除控制栅电极EGE和地选择栅电极GGE的端部。剩余下分离图案BSR可以与抛光停止图案TPO的侧壁接触。剩余下分离图案BSR可以具有与抛光停止图案TPO的顶面共面的顶面。剩余下分离图案BSR可以包括与第一下分离图案BS1和第二下分离图案BS2的材料相同的材料。如图10所示，剩余下分离图案BSR和第一下分离图案BS1的端部可以连接成单个整体。
返回参考图5C，封盖层间介电层15可以覆盖抛光停止图案TPO和剩余下分离图案BSR。位于封盖层间介电层15上的第一单元栅电极CGE1可以具有构成阶梯形状的端部。第一单元栅电极CGE1的端部可以覆盖有第一平坦化介电层210。
第二单元栅电极CGE2和串选择栅电极SGE可以具有构成阶梯形状的端部。例如，第一单元栅电极CGE1、第二单元栅电极CGE2和串选择栅电极SGE可以被堆叠成阶梯形状，其中在第一方向D1上的延伸长度可以从最下高度朝向最上高度以阶梯方式逐渐减小。在连接区CNR上，第二子堆叠结构ST2的端部可以覆盖有第二平坦化介电层220。第一平坦化介电层210和第二平坦化介电层220可以包括氧化硅(SiO2)层或多孔介电层。第一上层间介电层205、第二上层间介电层208和第三上层间介电层209可以顺序地堆叠在第一平坦化介电层210和第二平坦化介电层220上。在本发明构思的实施例中，剩余下分离图案BSR以及第一平坦化介电层210和第二平坦化介电层220可以由诸如氧化硅(SiO2)之类的相同材料形成，并且可以作为一个平坦化介电层连接成单个整体，因此，一个平坦化介电层可以设置在连接区CNR上并覆盖下选择线(即，地选择栅电极GGE)的端部、第一抛光停止层(即，抛光停止图案TPO)的端部、中间堆叠结构MS(包括电极层)的端部以及上选择线(即，串选择栅电极SGE)的端部。图22所示的层间介电层1315可以类似于上述平坦化介电层。
第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE的端部可以连接到对应的单元接触插塞CC。单元接触插塞CC可以贯穿第一上层间介电层205和第二上层间介电层208以对应地接触第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE。
参考图3，边缘虚设竖直半导体图案EDVS可以贯穿第一平坦化介电层210和第二平坦化介电层220、第一栅电极EGE、GGE和CGE1、第二栅电极CGE2和SGE的阶梯形状端部以及电极层间介电层12、22和24。边缘虚设竖直半导体图案EDVS可以设置在对应的边缘虚设竖直孔(参见图4A至图4C的EDVH)中。
当在平面中观察时，边缘虚设竖直半导体图案EDVS可以各自具有在特定方向上伸长的椭圆形形状。边缘虚设竖直半导体图案EDVS可以各自具有与图6中描绘的单元竖直半导体图案VS的横截面相同或相似的横截面。边缘虚设竖直半导体图案EDVS可以使其内部均填充有掩埋介电图案29。栅极介电层GO可以插入在边缘虚设竖直半导体图案EDVS与第一子堆叠结构ST1和第二子堆叠结构ST2之间。位线焊盘BPD也可以设置在每个边缘虚设竖直半导体图案EDVS上。然而，边缘虚设竖直半导体图案EDVS可以不连接到第一导线BLL。
仍然参考图5C，电极连接线CL可以设置在第二上层间介电层208上。在连接区CNR上，边缘通孔ETHV可以贯穿第一上层间介电层205、第一平坦化介电层210和第二平坦化介电层220、第二衬底201以及蚀刻停止层111，从而对应地耦接到外围导电焊盘30b。在本实施例中，边缘通孔ETHV可以与第一子堆叠结构ST1和第二子堆叠结构ST2间隔开。边缘通孔ETHV可以通过设置在第二上层间介电层208中的第三接触部CT3对应地连接到电极连接线CL。因此，第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE可以连接到例如外围电路结构PS的解码器电路(参见图1A的1110)。过孔介电图案SP2可以插入在边缘通孔ETHV与第一平坦化介电层210和第二平坦化介电层220之间以及边缘通孔ETHV与蚀刻停止层111之间。此外，过孔介电图案SP2可以插入在边缘通孔ETHV与第二衬底201之间，因此，边缘通孔ETHV可以通过过孔介电图案SP2与第二衬底201电绝缘。
边缘通孔ETHV可以各自包括从例如钨(W)、铝(Al)、铜(Cu)、钛(Ti)和钽(Ta)中选择的至少一种金属。过孔介电图案SP2可以包括诸如氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅(SiON)之类的介电材料。
再次参考图5C，衬底地面部分WR可以设置在第二衬底201中并且与边缘通孔ETHV间隔开。衬底地面部分WR可以掺杂有掺杂到第二衬底201中的第一导电杂质，并且可以具有比第二衬底201的杂质浓度大的杂质浓度。在连接区CNR上，衬底接触插塞WC可以贯穿第一上层间介电层205、第一平坦化介电层210和第二平坦化介电层220、封盖层间介电层15、剩余下分离图案BSR以及第一电极层间介电层12，从而与衬底地面部分WR接触。
电极连接线CL可以覆盖有第三上层间介电层209。外部端子CP可以设置在第三上层间介电层209上。第四接触部CT4可以贯穿第三上层间介电层209和第二上层间介电层208以将外部端子CP连接到衬底接触插塞WC。衬底接触插塞WC的侧壁可以覆盖有接触介电图案SP3。
根据本发明构思的三维半导体存储器件可以包括抛光停止图案TPO以防止诸如凹陷问题之类的工艺失败，因此可以最小化或防止第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE的击穿电压下降，并且可以防止层间介电层12、15、22和24的厚度变化。因此，三维半导体存储器件的可靠性可以提高。
根据本发明构思的三维半导体存储器件可以被配置为使得地选择栅电极GGE可以被第一下分离图案BS1和第二下分离图案BS2以及第二分离介电线SL2划分，由此经划分的地选择栅电极GGE可以与串选择栅电极SGE一一对应。因此，包括在图2B的电路中的地选择线GSL0至GSL2可以与串选择线SSL21至SSL23相对应地划分，并且可以对应地控制单元串CSTR。因此，可以抑制单元操作特性和性能的劣化。因此，三维半导体存储器件的编程/读取/擦除操作属性可以得到增强。
图7A至图9A和图11A至图17A示出了制造其截面图如图5A所示的三维半导体存储器件的方法的截面图。图7B至图9B和图11B至图17B示出了制造其截面图如图5B所示的三维半导体存储器件的方法的截面图。图7C至图9C和图11C至图17C示出了制造其截面图如图5C所示的三维半导体存储器件的制造方法的截面图。图10示出了制造其平面图如图3所示的三维半导体存储器件的方法的平面图。
参考图7A至图7C，可以制造外围电路结构PS。器件隔离层105可以形成在第一衬底103中，以限制有源区。外围晶体管PTR可以形成在有源区上。可以形成外围层间介电层107以覆盖外围晶体管PTR，并且外围接触部33和外围线109可以形成在外围层间介电层107中。外围晶体管PTR可以各自包括外围栅电极、外围栅极介电层和设置在第一衬底103中与外围栅极介电层的相对侧相邻的外围源极/漏极部分。外围接触部33可以连接到外围源极/漏极部分。外围导电焊盘30b可以形成在外围电路结构PS的顶部处。蚀刻停止层111可以形成在外围电路结构PS的整个表面上。
第二衬底201可以形成在蚀刻停止层111上。可以通过形成半导体外延层或者将单晶半导体衬底附接到刻蚀停止层111上来形成第二衬底201。第二衬底201可以被称为半导体层。第二衬底201可以掺杂有例如具有第一导电类型的杂质。衬底地面部分WR可以形成在第二衬底201中。衬底地面部分WR可以通过掺杂具有第一导电类型的杂质来形成，并且可以具有比第二衬底201的杂质浓度大的杂质浓度。第二衬底201可以包括单元阵列区CAR和连接区CNR。
第一缓冲层16、第一牺牲层17、第二缓冲层18和第一源极图案SC1可以顺序堆叠在第二衬底201上。第一电极层间介电层12和另一牺牲层14a可以堆叠在第一源极图案SC1上。在连接区CNR上，可以通过蚀刻另一牺牲层14a、第一电极层间介电层12、第一源极图案SC1、第二缓冲层18、第一牺牲层17和第一缓冲层16来暴露第二衬底201。此外，第一电极层间介电层12、另一牺牲层14b、第一电极层间介电层12和抛光停止层TP也可以形成在第二衬底201上。在本实施例中，抛光停止层TP可以是多晶硅(p-Si)层。第一缓冲层16和第二缓冲层18以及第一电极层间介电层12可以包括通过例如原子层沉积(ALD)或化学气相沉积(CVD)形成的氧化硅(SiO2)。第一牺牲层17以及另一牺牲层14a和14b可以由氮化硅(Si3N4)层形成。
参考图8A至图8C，第一掩模图案MK1可以形成在抛光停止层TP上。第一掩模图案MK1可以由例如光刻胶图案、旋涂硬掩模(SOH)层、非晶碳层(ACL)或金属层形成。第一掩模图案MK1可以通过光刻工艺形成。第一掩模图案MK1可以用作蚀刻掩模来蚀刻抛光停止层TP、第一电极层间介电层12和另一牺牲层14b，以形成下分离槽BG1和下沟槽BT1。下分离槽BG1和下沟槽BT1都不会暴露另一牺牲层14a。例如，下分离槽BG1和下沟槽BT1的底面可以位于插入在另一牺牲层14a与另一牺牲层14b之间的第一电极层间介电层12内。当在平面中观察时，下分离槽BG1和下沟槽BT1可以如图10所示地形成。下分离槽BG1的形成可以将另一牺牲层14b划分为中央牺牲图案14b1和与中央牺牲图案14b1的边缘相邻的边缘牺牲图案14b2。在连接区CNR上，下沟槽BT1可以位于中央牺牲图案14b1的中心上。
参考图9A至图9C，可以去除第一掩模图案MK1以暴露抛光停止层TP。掩埋介电层可以堆叠在抛光停止层TP上以填充下分离槽BG1和下沟槽BT1，并且掩埋介电层可以进行诸如化学机械抛光(CMP)之类的抛光工艺。掩埋介电层可以由例如氧化硅(SiO2)形成。抛光工艺可以分别在下分离槽BG1和下沟槽BT1中同时形成第一下分离图案BS1和第二下分离图案BS2，并且可以暴露抛光停止层TP的顶面。此外，在连接区CNR上，可以形成连接到第一下分离图案BS1的剩余下分离图案BSR。在化学机械抛光(CMP)工艺之后，剩余下分离图案BSR可以具有与抛光停止层TP、第一下分离图案BS1和第二下分离图案BS2的顶面共面的顶面。图9A、图9B和图9C可以分别对应于沿图10的线A-A'、B-B'和C-C'截取的横截面。
掩埋介电层的一部分可以形成为第一下分离图案BS1、第二下分离图案BS2和剩余下分离图案BSR。抛光停止层TP可以由相对于掩埋介电层具有优异蚀刻/抛光选择性的多晶硅(p-Si)层形成，因此第一下分离图案BS1、第二下分离图案BS2和剩余下分离图案BSR可以平坦地形成，而没有诸如其顶面向下凹陷的凹陷问题之类的工艺失败。因此，在后续工艺中可能不形成波状(或海鸥状)轮廓，并且可以最小化或防止后续形成的电极的击穿电压下降，并且可以防止后续形成的层间介电层的厚度变化。因此，可以防止工艺缺陷以增加制造良率。此外，在化学机械抛光(CMP)工艺之后，抛光停止层TP留在组装结构中而没有被去除，因此可以消除在去除抛光停止层TP时可能发生的反向步骤风险。例如，在后续形成封盖层间介电层15时，可以没有阶梯差。此外，可以简化用于制造三维半导体存储器件的工艺步骤。
参考图11A至图11C，可以执行热氧化工艺以氧化由多晶硅(p-Si)层形成的抛光停止层TP。因此，可以将抛光停止层TP转换为由氧化硅(SiO2)形成的抛光停止图案TPO。在这个阶段，抛光停止图案TPO的氧(O)浓度可以基于氧化程度或氧(O)的渗透深度而改变。因此，通过热氧化形成的抛光停止图案TPO中的氧(O)和硅(Si)原子的组成可能与通过原子层沉积(ALD)或化学气相沉积(CVD)形成的第一电极层间介电层12中的氧(O)和硅(Si)原子的组成不同。例如，抛光停止图案TPO的硅(Si)原子浓度(或密度/量)可以大于第一电极层间介电层12的原子浓度(或密度/量)。备选地，抛光停止图案TPO的硅(Si)原子浓度(或密度/量)可以随着与第二衬底201的距离减小而增加。抛光停止图案TPO的氧(O)原子浓度(或密度/量)可以小于第一电极层间介电层12的氧(O)原子浓度(或密度/量)。备选地，抛光停止图案TPO的氧(O)原子浓度(或密度/量)可以随着与第二衬底201的距离减小而减小。因此，抛光停止图案TPO可以包括与第一电极层间介电层12的材料不同的材料。
参考图12A至图12C，封盖层间介电层15可以堆叠在抛光停止图案TPO、第一下分离图案BS1、第二下分离图案BS2和剩余下分离图案BSR上。由于第一下分离图案BS1、第二下分离图案BS2和剩余下分离图案BSR被形成为具有平坦的顶面，因此封盖层间介电层15也可以被形成为具有平坦的顶面。第一电极层间介电层12和第三牺牲层14e可以交替堆叠在封盖层间介电层15上。因此可以形成第一初步堆叠结构PST1。第一初步堆叠结构PST1可以包括位于第二缓冲层18上的各种层12、14a、14b1、14b2、TPO、15和14e。第三牺牲层14e可以由氮化硅(Si3N4)层形成。
参考图12C，可以重复执行修整工艺和各向异性蚀刻工艺，使得封盖层间介电层15上的第一电极层间介电层12和第三牺牲层14e可以形成为在连接区CNR上的其端部处具有阶梯形状。例如，可以在修整工艺和各向异性蚀刻工艺期间重复执行第一电极层间介电层12和第三牺牲层14e的蚀刻以及用作蚀刻掩模的掩模图案的宽度的减小。可以形成第一平坦化介电层210，然后可以执行化学机械抛光(CMP)工艺以覆盖第一电极层间介电层12和第三牺牲层14e的端部。
在单元阵列区CAR上，可以通过蚀刻第一初步堆叠结构PST1、第一源极图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16、以及第二衬底201的一部分来形成多个下孔BH。在这个阶段，下孔BH中的一些可以形成在第一下分离图案BS1中。下孔BH可以对应地填充有下牺牲掩埋图案BGP。下牺牲掩埋图案BGP可以是相对于第一电极层间介电层12、牺牲层14a、14b1和14e、第一源极图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16以及第二衬底201具有蚀刻选择性的材料。例如，在蚀刻工艺中，下牺牲掩埋图案BGP可以具有显著高于上述其他层、图案和衬底的蚀刻速率的蚀刻速率，并且可以在蚀刻工艺中被选择性地去除。例如，下牺牲掩埋图案BGP可以包括例如旋涂硬掩模(SOH)层、非晶碳层(ACL)或硅锗(SiGe)层。
参考图13A至图13C，可以通过在第一初步堆叠结构PST1和第一平坦化介电层210上交替且重复地堆叠第二电极层间介电层22和24以及第四牺牲层26来形成第二初步堆叠结构PST2。第二电极层间介电层22和24可以包括与第一电极层间介电层12的材料相同的材料。第四牺牲层26可以由与第三牺牲层14e的材料相同的材料或氮化硅(Si3N4)形成。可以通过蚀刻位于第二初步堆叠结构PST2顶部处的第四牺牲层26以及第二电极层间介电层22和24来形成凹槽，并且凹槽可以填充有介电层以形成上分离图案9。上分离图案9可以形成为与第一下分离图案BS1重叠。上分离图案9可以包括与第一下分离图案BS1的材料以及电极层间介电层12、22和24的材料相同的材料。
可以重复执行修整工艺和各向异性蚀刻工艺，使得第二电极层间介电层22和24以及第四牺牲层26可以形成为在连接区CNR上的其端部处具有阶梯形状。例如，可以在修整工艺和各向异性蚀刻工艺期间重复执行第二电极层间介电层22和24以及第四牺牲层26的蚀刻以及用作蚀刻掩模的掩模图案的宽度的减小。可以形成第二平坦化介电层220，然后可以执行化学机械抛光(CMP)工艺以覆盖第二初步堆叠结构PST2的端部。在单元阵列区CAR上，可以蚀刻第二初步堆叠结构PST2以形成对应地暴露下牺牲掩埋图案BGP的上孔UH。一个或多个上孔UH可以形成在上分离图案9中。上孔UH可以填充有上牺牲掩埋图案UGP。上牺牲掩埋图案UGP可以包括例如旋涂硬掩模(SOH)层、非晶碳层(ACL)或硅锗(SiGe)层。
在单元阵列区CAR上，彼此重叠的上孔UH和下孔BH可以构成竖直孔VH和中央虚设竖直孔CDVH。中央虚设竖直孔CDVH可以设置在竖直孔VH之间并且可以沿第一方向D1布置。中央虚设竖直孔CDVH可以形成在第一下分离图案BS1中。在连接区CNR上，边缘虚设竖直孔EDVH可以与竖直孔VH和中心虚设竖直孔CDVH同时形成。在本发明构思的实施例中，不是首先形成下孔BH然后形成上孔UH，而是可以首先形成第一初步堆叠结构PST1和第二初步堆叠结构PST2，然后可以通过顺序蚀刻第二初步堆叠结构PST2和第一初步堆叠结构PST1以暴露第二衬底201来形成竖直孔VH。
参考图14A至图14C，可以从竖直孔VH和中央虚设竖直孔CDVH去除上牺牲掩埋图案UGP和下牺牲掩埋图案BGP，以暴露竖直孔VH、中央虚设竖直孔CDVH和边缘虚设竖直孔EDVH的内表面。栅极介电层GO可以形成在竖直孔VH、中心虚设竖直孔CDVH和边缘虚设竖直孔EDVH中。如图6所示，阻挡介电层BCL、电荷存储层SN和隧道介电层TL可以顺序且共形地堆叠在其中形成有竖直孔VH和中央虚设竖直孔CDVH的第一初步堆叠结构PST1和第二初步堆叠结构PST2上。硅(Si)层可以共形地沉积在栅极介电层GO上。介电层可以形成在硅(Si)层上，从而填充竖直孔VH、中心虚设竖直孔CDVH和边缘虚设竖直孔EDVH。可以执行回蚀工艺或CMP工艺以分别在竖直孔VH、中心虚设竖直孔CDVH和边缘虚设竖直孔EDVH中形成单元竖直半导体图案VS、中心虚设竖直半导体图案CDVS和边缘虚设竖直半导体图案EDVS。可以部分地去除单元竖直半导体图案VS、中央虚设竖直半导体图案CDVS和边缘虚设竖直半导体图案EDVS的上部，然后经去除的部分可以填充有掺杂硅(Si)层以形成位线焊盘BPD。因此，可以形成初步单元阵列结构PCS。
参考图15A至图15C，第一上层间介电层205可以堆叠在第二初步堆叠结构PST2上。可以顺序蚀刻第一上层间介电层205、第二初步堆叠结构PST2、第一初步堆叠结构PST1、第一源极图案SC1和第二缓冲层18以形成暴露第一牺牲层17的第一凹槽G1和第二凹槽G2。掩模图案可以形成在第一上层间介电层205上，并且可以用作用于蚀刻第一上层间介电层205、第二初步堆叠结构PST2、第一初步堆叠结构PST1、第一源极图案SC1和第二缓冲层18的蚀刻掩模。在形成第一凹槽G1和第二凹槽G2之后，可以去除掩模图案。如图4A或图4C所示，可以形成第二凹槽G2以暴露第二下分离图案BS2的侧壁。第二凹槽G2的形成可以将图10的中央牺牲图案14b1划分为两段。可以通过经由第一凹槽G1和第二凹槽G2去除第二缓冲层18、第一牺牲层17和第一缓冲层16来形成第一空白空间ER1。
在形成第一空白空间ER1时，可以去除栅极介电层GO的一部分以暴露单元竖直半导体图案VS、中央虚设竖直半导体图案CDVS和边缘虚设竖直半导体图案EDVS的下侧壁。在形成第一空白空间ER1时，单元竖直半导体图案VS、中心虚设竖直半导体图案CDVS和边缘虚设竖直半导体图案EDVS可以支撑初步单元阵列结构PCS并防止初步单元阵列结构PCS塌陷。
参考图16A至图16C，可以通过第一凹槽G1和第二凹槽G2设置第二源极层以共形堆叠以便填充第一空白空间ER1，然后可以执行各向异性蚀刻工艺以从第一凹槽G1和第二凹槽G2去除第二源极层，并在第一空白空间ER1中留下第二源极层，从而形成第二源极图案SC2。因此，第一源极图案SC1和第二源极图案SC2可以构成源极结构SCL。第二源极图案SC2的与单元竖直半导体图案VS、中央虚设竖直半导体图案CDVS和边缘虚设竖直半导体图案EDVS中的每一个相邻的部分可以向上突出以替换栅极介电层GO的插入在第一源极图案SC1与单元竖直半导体图案VS、中央虚设竖直半导体图案CDVS和边缘虚设竖直半导体图案EDVS中的每一个之间的部分，并且可以向下突出以替换栅极介电层GO的插入在第二衬底201与单元竖直半导体图案VS、中央虚设竖直半导体图案CDVS中的每一个之间的部分。
参考图17A至图17C，可以通过第一凹槽G1和第二凹槽G2去除另一牺牲层14a、中央牺牲图案14b1、边缘牺牲图案14b2、第三牺牲层14e和第四牺牲层26，使得可以在电极层间介电层12、22和24之间形成第二空白空间。可以共形地堆叠导电层以通过第一凹槽G1和第二凹槽G2填充第二空白空间。可以执行各向异性蚀刻工艺以从第一凹槽G1和第二凹槽G2去除导电层，使得第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE可以形成在第二空白空间中。因此，可以形成第一子堆叠结构ST1和第二子堆叠结构ST2。在堆叠导电层以形成第一栅电极EGE、GGE和CGE1以及第二栅电极CGE2和SGE之前，可以形成图6的高k介电层HL。可以共形地堆叠介电层，然后对其进行各向异性蚀刻以形成第一分离介电线SL1和第二分离介电线SL2，以覆盖第一凹槽G1和第二凹槽G2的侧壁。可以堆叠导电层以形成填充第一凹槽G1和第二凹槽G2的第一源极连接线CSPLG1和第二源极连接线CSPLG2。随后，可以执行典型的工艺以制造参考图3至图6讨论的三维半导体存储器件。
由于抛光停止图案TPO在热氧化工艺中转换为氧化硅(SiO2)，因此在去除另一牺牲层14a、中央牺牲图案14b1、边缘牺牲图案14b2、第三牺牲层14e和第四牺牲层26时可以不去除抛光停止图案TPO。
当抛光停止图案TPO保留为多晶硅(p-Si)层而未被氧化时，抛光停止图案TPO可以变成虚设电极而不利地影响最终制造的三维半导体存储器件的操作。在本实施例中，可以将抛光停止图案TPO氧化成介电层以解决上述问题。由于仅保留了经氧化的多晶硅(p-Si)，因此无需担心抛光停止图案TPO与任何相邻的导电组件之间存在不希望的电连接。
图18A和图19A示出了制造其平面图如图5A所示的三维半导体存储器件的方法的截面图。图18B和图19B示出了制造其截面图如图5B所示的三维半导体存储器件的方法的截面图。图18C和图19C示出了制造其截面图如图5C所示的三维半导体存储器件的方法的截面图。
参考图18A至图18C，在图7A至图7C的步骤中，可以在第一电极层间介电层12上共形地形成抛光停止图案TPO而不是抛光停止层TP。在这个阶段，抛光停止图案TPO可以由相对于第一电极层间介电层12和后续将形成的掩埋介电层具有蚀刻/抛光选择性的介电材料形成。在本实施例中，抛光停止图案TPO可以由例如碳氮化硅(SiCN)形成。
参考图19A至图19C，第一掩模图案MK1可以形成在抛光停止图案TPO上，并且与参考图8A至图8C讨论的相同或相似，可以形成下分离槽BG1和下沟槽BT1。随后，如参考图9A至图9C以及图10所讨论的，可以堆叠掩埋介电层，然后可以执行化学机械抛光(CMP)工艺以形成分别填充下分离槽BG1和下沟槽BT1的第一下分离图案BS1和第二下分离图案BS2以及剩余下分离图案BSR。
在本实施例中，由于抛光停止图案TPO由碳氮化硅(SiCN)或介电层形成，因此可以立即执行参考图12A至图17C所讨论的后续工艺，而不执行参考图11A至图11C所讨论的氧化工艺，结果是可以如参考图3至图6所讨论的那样制造三维半导体存储器件。
在根据本实施例的制造方法中，由于抛光停止图案TPO由碳氮化硅(SiCN)或介电层形成，因此可以不需要去除抛光停止图案TPO。因此，工艺步骤可以变得简化，并且在形成封盖层间介电层15时，下结构可以没有阶梯差。因此，封盖层间介电层15可以形成为具有平坦的顶面，因此可以防止工艺失败。例如，可以防止后续形成的层间介电层的厚度变化。
在根据本实施例的制造方法中，由于抛光停止图案TPO由碳氮化硅(SiCN)形成，因此抛光停止图案TPO可以相对于氮化硅(Si3N4)具有优异的蚀刻选择性。在去除另一牺牲层14a、中心牺牲图案14b1、边缘牺牲图案14b2、第三牺牲层14e和第四牺牲层26时，可以不去除抛光停止图案TPO。
图20示出了沿图3的线C-C'截取的截面图。
参考图20，第二抛光停止层27可以位于图5C的结构中的第一子堆叠结构ST1上。参考图5A和图20，中间堆叠结构MS可以包括第一中间堆叠结构和第二中间堆叠结构，第一中间堆叠结构包括中间堆叠结构MS在第一子堆叠结构ST1内的下部，第二中间堆叠结构包括中间堆叠结构MS在第二子堆叠结构ST2内的上部，第二中间堆叠结构位于第一中间堆叠结构上。第二抛光停止层27可以设置在第一中间堆叠结构与第二中间堆叠结构之间。第二抛光停止层27可以由碳氮化硅(SiCN)形成。备选地，第二抛光停止层27可以由氧化硅(SiO2)形成。例如，第二抛光停止层27的硅(Si)原子浓度(或密度/量)可以大于第一电极层间介电层12的原子浓度(或密度/量)。备选地，第二抛光停止层27的硅(Si)原子浓度(或密度/量)可以随着与第二衬底201的距离减小而增加。例如，第二抛光停止层27可以包括与第一抛光停止层(即，抛光停止图案TPO)的材料相同的材料。第二抛光停止层27可以具有与第一平坦化介电层210的顶面共面的顶面。当在图12A至12C的步骤中对第一平坦化介电层210执行化学机械抛光(CMP)工艺时，第二抛光停止层27可以防止凹陷问题。
图21示出了沿图3的线C-C'截取的截面图。
参考图21，第三抛光停止层19可以位于图20的结构中的第二子堆叠结构ST2上。第三抛光停止层19可以由碳氮化硅(SiCN)形成。备选地，第三抛光停止层19可以由氧化硅(SiO2)形成。例如，第三抛光停止层19的硅(Si)原子浓度(或密度/量)可以大于第二电极层间介电层22和24的原子浓度(或密度/量)。备选地，第三抛光停止层19的硅(Si)原子浓度(或密度/量)可以随着与第二衬底201的距离减小而增加。第三抛光停止层19可以具有与第二平坦化介电层220的顶面共面的顶面。例如，第三抛光停止层19可以覆盖上选择线(即，串选择栅电极SGE)，并且可以包括与第一抛光停止层(即，抛光停止图案TPO)的材料相同的材料。当在图13A至图13C的步骤中对第二平坦化介电层220执行化学机械抛光(CMP)工艺时，第三抛光停止层19可以防止凹陷问题。
图22示出了根据本发明构思的实施例的半导体器件的截面图。
参考图22，半导体器件1400可以具有芯片到芯片(C2C)结构。可以通过以下操作来制造C2C结构：在第一晶片上形成包括单元阵列结构CELL的上芯片；在不同于第一晶片的第二晶片上形成包括外围电路结构PERI的下芯片；然后使用接合方法将上芯片和下芯片彼此连接。例如，接合方法可以指将形成在上芯片的最上面金属层(其是图22中的最下面金属层)上的接合金属电连接到形成在下芯片的最上面金属层上的接合金属的方法。例如，当接合金属由铜(Cu)形成时，该接合方法可以是Cu到Cu接合方法，并且接合金属也可以由例如铝(Al)或钨(W)形成。在本发明构思的实施例中，上芯片和下芯片可以通过混合接合方法彼此直接连接。例如，当上芯片和下芯片的接合金属由铜(Cu)形成时，上芯片和下芯片的接合金属可以通过铜(Cu)到铜(Cu)接合方法彼此物理连接并电连接。此外，上芯片的层间介电层的表面和下芯片的层间介电层的表面可以通过介电材料到介电材料接合方法彼此接合。
半导体器件1400的外围电路结构PERI和单元阵列结构CELL中的每一个可以包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。
外围电路结构PERI可以包括第一衬底1210、层间介电层1215、形成在第一衬底1210上的多个电路元件1220a、1220b和1220c、与多个电路元件1220a、1220b和1220c对应连接的第一金属层1230a、1230b和1230c以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在本发明构思的实施例中，第一金属层1230a、1230b和1230c可以由电阻率相对较高的钨(W)形成，并且第二金属层1240a、1240b和1240c可以由电阻率相对较低的铜(Cu)形成。
在本说明书中示出并讨论了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但本发明构思不限于此，还可以在第二金属层1240a、1240b和1240c上形成一个或多个金属层。形成在第二金属层1240a、1240b和1240c上的金属层中的至少一个可以由电阻率比用于形成第二金属层1240a、1240b和1240c的铜(Cu)的电阻率大的铝(Al)形成。
层间介电层1215可以设置在第一衬底1210上，以便覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以包括介电材料，例如氧化硅(SiO2)或氮化硅(Si3N4)。
下接合金属1271b和1272b可以形成在字线接合区WLBA的第二金属层1240b上。在字线接合区WLBA上，外围电路结构PERI的下接合金属1271b和1272b可以电接合并连接到单元阵列结构CELL的上接合金属1371b和1372b，并且下接合金属1271b和1272b以及上接合金属1371b和1372b可以由例如铝(Al)、铜(Cu)或钨(W)形成。
单元阵列结构CELL可以对应于参考图3至图21讨论的单元阵列结构CS。单元阵列结构CELL可以提供至少一个存储器块。单元阵列结构CELL可以包括第二衬底1310和公共源极线1320。第二衬底1310可以在其上设置有沿与第二衬底1310的顶面垂直的方向(第三方向D3)布置的多条字线1330(或1331至1338)。串选择线和地选择线可以分别位于字线1330的上部和下部上，并且多条字线1330可以位于串选择线与地选择线之间。
在位线接合区BLBA上，沟道结构CH可以在与第二衬底1310的顶面垂直的方向(第三方向D3)上延伸，并且可以贯穿字线1330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋介电层，并且沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触部，并且第二金属层1360c可以是位线。在本发明构思的实施例中，位线1360c可以沿与第二衬底1310的顶面平行的第二方向D2延伸。
在图22所示的实施例中，位线接合区BLBA可以被定义为指代沟道结构CH和位线1360c所位于的区域。在位线接合区BLBA上，位线1360c可以电连接到电路元件1220c，电路元件1220c在外围电路结构PERI上提供页缓冲器1393。例如，位线1360c可以通过上接合金属1371c和1372c与外围电路结构PERI连接，并且上接合金属1371c和1372c可以与连接到页缓冲器1393的电路元件1220c的下接合金属1271c和1272c连接。
在字线接合区WLBA上，字线1330可以沿与第二衬底1310的顶面平行同时与第三方向D3垂直的第一方向D1延伸，并且可以连接到多个单元接触插塞1340(或1341至1347)。单元接触插塞1340(1341至1347)可以具有与图5C的单元接触插塞CC的形状相同的形状。
字线1330和单元接触插塞1340可以连接在作为字线130的至少一部分并且沿着第一方向D1延伸以具有不同长度的焊盘处。例如，字线130(或1331至1338)可以被堆叠成反向阶梯形状，其中在第一方向D1上的延伸长度可以从最上高度朝向最下高度以阶梯方式逐渐减小。第一金属层1350b和第二金属层1360b可以顺序连接到单元接触插塞1340的上部(其是图22中的下部)，单元接触插塞1340连接到字线1330。在字线接合区WLBA上，单元接触插塞1340可以通过单元阵列结构CELL的上接合金属1371b和1372b并且通过外围电路结构PERI的下接合金属1271b和1272b连接到外围电路结构PERI。
单元接触插塞1340可以电连接到在外围电路结构PERI上形成行解码器1394的电路元件1220b。例如，由于单元阵列结构CELL的上接合金属1371b和1372b与外围电路结构PERI的下接合金属1271b和1272b彼此连接，因此字线1330(或1331至1338)可以电连接到行解码器1394的电路元件1220b。在本发明构思的实施例中，形成行解码器1394的电路元件1220b的工作电压可以与形成页缓冲器1393的电路元件1220c的工作电压不同。例如，形成页缓冲器1393的电路元件1220c的工作电压可以大于形成行解码器1394的电路元件1220b的工作电压。
公共源极线接触插塞1380可以设置在外部焊盘接合区PA上。公共源极线接触插塞1380可以由诸如金属、金属化合物或多晶硅(p-Si)之类的导电材料形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序堆叠在公共源极线接触插塞1380的上部(其是图22中的下部)。例如，外部焊盘接合区PA可以被定义为指代其上设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域。
输入/输出焊盘1205和1305可以设置在外部焊盘接合区PA上。如图22所示，下介电层1201可以形成在第一衬底1210的下部上以覆盖第一衬底1210的底面，并且第一输入/输出焊盘1205可以形成在下介电层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触塞1203连接到设置在外围电路结构PERI上的多个电路元件1220a、1220b和1220c中的至少一个，并且下介电层1201可以将第一输入/输出焊盘1205与第一衬底1210分离。此外，侧壁介电层可以设置在第一输入/输出接触塞1203与第一衬底1210之间，并且可以将第一输入/输出接触塞1203与第一衬底1210电分离。
如图22所示，上介电层1301可以形成在第二衬底1310的上部上以覆盖第二衬底1310的顶面，并且第二输入/输出焊盘1305可以设置在上介电层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到设置在外围电路结构PERI上的多个电路元件1220a、1220b和1220c中的至少一个。在本发明构思的实施例中，第二输入/输出焊盘1305可以电连接到电路元件1220a。
在本发明构思的实施例中，第二衬底1310和公共源极线1320都不能位于其中设置有第二输入/输出接触插塞1303的区域上。此外，第二输入/输出焊盘1305可以在第三方向D3上不与字线1330重叠。如图22所示，当在与第二衬底1310的顶面垂直的方向上观察时，第二输入/输出接触插塞1303可以与第二衬底1310分离，并且可以贯穿单元阵列结构CELL的层间介电层1315以与第二输入/输出焊盘1305连接。
在本发明构思的实施例中，第一输入/输出焊盘1205和第二输入/输出焊盘1305可以选择性地形成。例如，半导体器件1400可以仅包括设置在第一衬底1210的上部(其是图22中的下部)上的第一输入/输出焊盘1205，或者仅包括设置在第二衬底1310的上部上的第二输入/输出焊盘1305。作为另一示例，半导体器件1400可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305二者。
在包括在单元阵列结构CELL和外围电路结构PERI中的每一个的外部焊盘接合区PA和位线接合区BLBA中的每一个上，最上面金属层处的金属图案可能作为虚设图案存在，或者最上面金属层可能不存在。
半导体器件1400可以被配置为使得在外部焊盘接合区PA上可以形成下金属图案1273a以与形成在单元阵列结构CELL的最上面金属层(其是图22中的最下面金属层)处的上金属图案1372a相对应，并且下金属图案1273a可以具有与上金属图案1372a的形状相同的形状。上金属图案1372a可以连接到上接合金属1371a。形成在外围电路结构PERI的最上面金属层处的下金属图案1273a可以不连接到外围电路结构PERI上的单独接触部。在这种情况下，外围电路结构PERI的下金属图案1273a可以用于将外围电路结构PERI接合到单元阵列结构CELL，但不用于提供到外围电路结构PERI的其他电路元件的电连接。类似地，在外焊盘接合区PA上，上金属图案1372a可以形成在单元阵列结构CELL的上金属层(其是图22中的最下面金属层)处，该上金属图案1372a可以与形成在外围电路结构PERI的最上面金属层处的下金属图案1273a相对应，并具有与形成在外围电路结构PERI的最上面金属层处的下金属图案1273a的形状相同的形状。外围电路结构PERI的下接合金属1271a和1272a可以电连接到外围电路结构PERI上的电路元件1220a。
下接合金属1271b和1272b可以形成在字线接合区WLBA的第二金属层1240b上。在字线接合区WLBA上，外围电路结构PERI的下接合金属1271b和1272b可以接合到并电连接到单元阵列结构CELL的上接合金属1371b和1372b。
在位线接合区BLBA上，上金属图案1392可以形成在单元阵列结构CELL的最上面金属层(其是图22中的最下面金属层)处，可以与形成在外围电路结构PERI的最上面金属层处的下金属图案1252相对应，并且可以具有与下金属图案1252的形状相同的形状。在上金属图案1392上可以不形成接触部，该上金属图案1392形成在单元阵列结构CELL的最上面金属层(其是图22中的最下面金属层)处。在这种情况下，单元阵列结构CELL的上金属图案1392可以用于将单元阵列结构CELL接合到外围电路结构PERI，但不用于提供到单元阵列结构CELL的其他电路元件的电连接。下金属图案1252可以连接到下接合金属1251。
在根据本发明构思的实施例的三维半导体存储器件以及包括该三维半导体存储器件的电子系统中，可以包括抛光停止图案以防止诸如凹陷问题之类的工艺失败，使得可以最小化或防止第一栅电极和第二栅电极的击穿电压下降，并且可以防止层间介电层的厚度变化。因此，三维半导体存储器件的可靠性可以提高。三维半导体存储器件可以被配置为使得地选择栅电极可以被第一下分离图案和第二下分离图案以及第二分离介电线划分，由此经划分的地选择栅电极可以与串选择栅电极一一对应。因此，三维半导体存储器件的编程/读取/擦除操作属性可以得到增强。
根据本发明构思的实施例的制造三维半导体存储器件的方法可以通过使用具有优异的蚀刻/抛光选择性的抛光停止层来执行化学机械抛光(CMP)工艺，因此可以防止工艺失败并且可以增加制造良率。此外，可能不需要去除抛光停止层，因此可以简化工艺。
尽管已经结合附图所示的本发明构思的一些特定实施例描述了本发明构思，但本领域技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下可以进行各种改变和修改。图1A至图22的实施例可以彼此组合。

Claims (20)

1.一种三维半导体存储器件，包括：
多条下选择线，设置在衬底上并在第一方向上延伸，所述下选择线在与所述衬底的顶面平行且与所述第一方向相交的第二方向上彼此间隔开；
中间堆叠结构，包括交替堆叠在所述下选择线上的多个电极层和多个电极层间介电层；
多条上选择线，设置在所述中间堆叠结构上并在所述第一方向上延伸，所述上选择线在所述第二方向上彼此间隔开；以及
第一抛光停止层，设置在所述中间堆叠结构与所述下选择线之间，
其中，所述第一抛光停止层包括与所述电极层间介电层的材料不同的材料。
2.根据权利要求1所述的三维半导体存储器件，其中，
所述下选择线包括在所述第二方向上彼此间隔开的第一下选择线、第二下选择线和第三下选择线，
所述上选择线包括在所述第二方向上彼此间隔开的第一上选择线、第二上选择线和第三上选择线，
所述第一下选择线、所述第二下选择线和所述第三下选择线分别对应于所述第一上选择线、所述第二上选择线和所述第三上选择线，并且
所述三维半导体存储器件还包括：
第一下分离图案，设置在所述第一下选择线与所述第二下选择线之间；以及
上分离图案，设置在所述第一上选择线与所述第二上选择线之间，
其中，所述第一下分离图案和所述上分离图案彼此重叠并且各自在所述第一方向上延伸。
3.根据权利要求2所述的三维半导体存储器件，其中，
所述第一下分离图案具有第一宽度，并且
所述上分离图案具有比所述第一宽度小的第二宽度。
4.根据权利要求2所述的三维半导体存储器件，其中，所述第一下分离图案的顶面与所述第一抛光停止层的顶面共面。
5.根据权利要求2所述的三维半导体存储器件，其中，所述第一下分离图案和所述上分离图案包括与所述电极层间介电层的材料相同的材料。
6.根据权利要求2所述的三维半导体存储器件，其中，
所述衬底包括单元阵列区和连接区，
所述三维半导体存储器件还包括第二下分离图案，所述第二下分离图案设置在所述连接区上并且在所述第二下选择线与所述第三下选择线之间，
所述第一下分离图案在所述第二方向上具有第一宽度，
所述第二下分离图案在所述第二方向上具有第二宽度，并且
所述第二宽度大于所述第一宽度。
7.根据权利要求6所述的三维半导体存储器件，还包括分离介电线，所述分离介电线设置在所述第二下选择线与所述第三下选择线之间并且在所述第一方向上延伸，
其中，所述分离介电线在第三方向上延伸并且在所述第二上选择线与所述第三上选择线之间，所述第三方向垂直于所述衬底的顶面，并且
所述分离介电线与所述第二下分离图案的侧表面接触。
8.根据权利要求2所述的三维半导体存储器件，还包括：
多个单元竖直半导体图案，贯穿所述上选择线、所述中间堆叠结构、所述第一抛光停止层和所述下选择线；以及
虚设竖直半导体图案，贯穿所述上选择线、所述中间堆叠结构、所述第一抛光停止层和所述第一下分离图案以与所述衬底相邻。
9.根据权利要求1所述的三维半导体存储器件，其中，
所述第一抛光停止层包括碳氮化硅，并且
所述电极层间介电层中的每一个包括氧化硅。
10.根据权利要求1所述的三维半导体存储器件，其中，
所述中间堆叠结构包括第一中间堆叠结构和在所述第一中间堆叠结构上的第二中间堆叠结构，
所述三维半导体存储器件还包括第二抛光停止层，所述第二抛光停止层设置在所述第一中间堆叠结构与所述第二中间堆叠结构之间，并且
所述第二抛光停止层包括与所述第一抛光停止层的材料相同的材料。
11.根据权利要求1所述的三维半导体存储器件，其中，
所述衬底包括单元阵列区和连接区，
所述上选择线的端部、所述电极层的端部和所述下选择线的端部在所述连接区上构成阶梯形状，
所述三维半导体存储器件还包括：
平坦化介电层，在所述连接区上，所述平坦化介电层覆盖所述上选择线的端部、所述电极层的端部和所述下选择线的端部；以及
第二抛光停止层，覆盖所述上选择线，
其中，所述第二抛光停止层包括与所述第一抛光停止层的材料相同的材料。
12.一种三维半导体存储器件，包括：
外围电路结构和在所述外围电路结构上的单元阵列结构，
其中，所述单元阵列结构包括：
衬底，包括在第一方向上并排的单元阵列区和连接区；
源极结构，设置在所述衬底上；
多条下选择线，设置在所述源极结构上并在所述第一方向上延伸，所述下选择线在与所述衬底的顶面平行且与所述第一方向相交的第二方向上彼此间隔开；
中间堆叠结构，包括交替堆叠在所述下选择线上的多个电极层和多个电极层间介电层；
多条上选择线，设置在所述中间堆叠结构上并在所述第一方向上延伸，所述上选择线在所述第二方向上彼此间隔开；
第一抛光停止层，设置在所述中间堆叠结构与所述下选择线之间；
平坦化介电层，设置在所述连接区上并且覆盖所述下选择线的端部、所述第一抛光停止层的端部、所述中间堆叠结构的端部和所述上选择线的端部；
多个单元竖直半导体图案，设置在所述单元阵列区上，所述单元竖直半导体图案贯穿所述上选择线、所述中间堆叠结构、所述第一抛光停止层、所述下选择线和所述源极结构以与所述衬底相邻；以及
多个位线焊盘，设置在对应的单元竖直半导体图案上，
其中，所述第一抛光停止层和所述电极层间介电层中的每一个包括氧化硅，并且
所述第一抛光停止层的硅原子浓度大于所述电极层间介电层的硅原子浓度。
13.根据权利要求12所述的三维半导体存储器件，其中，
所述下选择线包括在所述第二方向上彼此间隔开的第一下选择线、第二下选择线和第三下选择线，
所述上选择线包括在所述第二方向上彼此间隔开的第一上选择线、第二上选择线和第三上选择线，
所述第一下选择线、所述第二下选择线和所述第三下选择线分别对应于所述第一上选择线、所述第二上选择线和所述第三上选择线，并且
所述三维半导体存储器件还包括：
第一下分离图案，设置在所述第一下选择线与所述第二下选择线之间；以及
上分离图案，设置在所述第一上选择线与所述第二上选择线之间，
其中，所述第一下分离图案和所述上分离图案彼此重叠并且各自在所述第一方向上延伸。
14.根据权利要求13所述的三维半导体存储器件，其中，
所述第一下分离图案具有第一宽度，并且
所述上分离图案具有比所述第一宽度小的第二宽度。
15.根据权利要求13所述的三维半导体存储器件，其中，所述第一下分离图案和所述上分离图案包括与所述电极层间介电层的材料相同的材料。
16.根据权利要求13所述的三维半导体存储器件，还包括第二下分离图案，所述第二下分离图案设置在所述连接区上并且在所述第二下选择线与所述第三下选择线之间，
其中，所述第一下分离图案在所述第二方向上具有第一宽度，
所述第二下分离图案在所述第二方向上具有第二宽度，并且
所述第二宽度大于所述第一宽度。
17.根据权利要求16所述的三维半导体存储器件，还包括分离介电线，所述分离介电线设置在所述第二下选择线与所述第三下选择线之间并且在所述第一方向上延伸，
其中，所述分离介电线在第三方向上延伸并且在所述第二上选择线与所述第三上选择线之间，所述第三方向垂直于所述衬底的顶面，并且
所述分离介电线与所述第二下分离图案的侧表面接触。
18.根据权利要求13所述的三维半导体存储器件，还包括虚设竖直半导体图案，所述虚设竖直半导体图案贯穿所述上选择线、所述中间堆叠结构、所述第一抛光停止层和所述第一下分离图案以与所述衬底相邻。
19.根据权利要求12所述的三维半导体存储器件，其中，
所述中间堆叠结构包括第一中间堆叠结构和在所述第一中间堆叠结构上的第二中间堆叠结构，
所述三维半导体器件还包括设置在所述第一中间堆叠结构与所述第二中间堆叠结构之间的第二抛光停止层，并且
所述第二抛光层包括与所述电极层间介电层的材料不同的材料。
20.一种电子系统，包括：
半导体器件，包括外围电路结构和在所述外围电路结构上的单元阵列结构；
输入/输出焊盘，电连接到所述外围电路结构；以及
控制器，通过所述输入/输出焊盘电连接到所述半导体器件，所述控制器控制所述半导体器件，
其中，所述单元阵列结构包括：
多条下选择线，设置在衬底上并在第一方向上延伸，所述下选择线在与所述衬底的顶面平行且与所述第一方向相交的第二方向上彼此间隔开；
中间堆叠结构，包括交替堆叠在所述下选择线上的多个电极层和多个电极层间介电层；
多条上选择线，设置在所述中间堆叠结构上并在所述第一方向上延伸；以及
第一抛光停止层，设置在所述中间堆叠结构与所述下选择线之间并且包括与所述电极层间介电层的材料不同的材料。
CN202211640505.5A 2022-01-28 2022-12-19 三维半导体存储器件、包括其的电子系统及其制造方法 Pending CN116528587A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220012993A KR20230116268A (ko) 2022-01-28 2022-01-28 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
KR10-2022-0012993 2022-01-28

Publications (1)

Publication Number Publication Date
CN116528587A true CN116528587A (zh) 2023-08-01

Family

ID=87390959

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211640505.5A Pending CN116528587A (zh) 2022-01-28 2022-12-19 三维半导体存储器件、包括其的电子系统及其制造方法

Country Status (3)

Country Link
US (1) US20230247835A1 (zh)
KR (1) KR20230116268A (zh)
CN (1) CN116528587A (zh)

Also Published As

Publication number Publication date
US20230247835A1 (en) 2023-08-03
KR20230116268A (ko) 2023-08-04

Similar Documents

Publication Publication Date Title
US20220231038A1 (en) Semiconductor devices and data storage systems including the same
CN115206987A (zh) 三维半导体存储器件以及包括三维半导体存储器件的电子系统
CN114664736A (zh) 半导体器件和包括该半导体器件的电子系统
US20220173118A1 (en) Semiconductor device, method of manufacturing the same, and massive data storage system including the same
CN114361174A (zh) 三维半导体存储器装置和包括其的电子系统
US20240237341A1 (en) Non-volatile memory device, method for fabricating the same and electronic system including the same
US20230180476A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230180475A1 (en) Method for manufacturing semiconductor device
KR20230116272A (ko) 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
US20230247835A1 (en) Three-dimensional semiconductor memory device, electronic system including the same, and method of fabricating the same
US12120874B2 (en) Semiconductor devices having separation regions in gate electrode layers, and data storage systems including the same
US20230005955A1 (en) Semiconductor devices and data storage systems including the same
US20240038659A1 (en) Semiconductor device and data storage system including the same
US20240297117A1 (en) Semiconductor devices and data storage systems including the same
US20240324219A1 (en) Integrated circuit devices
US20240040792A1 (en) Semiconductor devices and electronic systems including the same
US20240179913A1 (en) Semiconductor device and data storage system including semiconductor device
US20230380164A1 (en) Semiconductor devices and data storage systems including the same
US20220344367A1 (en) Methods of manufacturing a semiconductor device
US20240098996A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230403866A1 (en) Semiconductor devices and data storage systems including the same
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
EP4262334A1 (en) Semiconductor devices and data storage systems including the same
US20240203875A1 (en) Semiconductor device and data storage systems including a semiconductor device
US20230046500A1 (en) Semiconductor devices and data storage systems including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication