CN114975463A - 集成电路 - Google Patents

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杨柏峰
刘逸青
杨世海
王奕
林佑明
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Abstract

提供了一种集成电路。该集成电路包括三维存储器器件、第一字线驱动电路和第二字线驱动电路。三维存储器器件包括分别沿列方向延伸的堆叠结构。每个堆叠结构包括字线的堆叠。堆叠结构具有位于第一侧的第一阶梯结构和位于第二侧的第二阶梯结构。字线延伸到第一和第二阶梯结构的台阶。第一字线驱动电路和第二字线驱动电路位于三维存储器器件下方，且分别沿第一侧和第二侧延伸。每个堆叠结构中的一些字线从第一阶梯结构布线到第一字线驱动电路，每个堆叠结构中的其他字线从第二阶梯结构布线到第二字线驱动电路。

Description

集成电路
技术领域
本发明的实施例涉及一种集成电路。
背景技术
在过去的几十年中，对数据储存不断增长的需求导致非易失性存储器的不断扩展，以及非易失性存储器中的单元从单层级单元(SLC)发展到多层级单元(MLC)。然而，这些解决方案受到二维设计的限制。非易失性存储器中的所有单元彼此相邻布置成串，但只有一个层级的单元。这最终限制了非易失性存储器可以提供的容量。
三维存储器是一种新的演进，其解决了非易失性存储器的储存容量问题。通过垂直地堆叠单元，可能在不显著增加非易失性存储器的占位面积的情况下显著增加储存容量。然而，随着三维存储器的储存容量不断增长，三维存储器与驱动器件之间的互连变得更加复杂。
发明内容
根据本发明实施例的一个方面，提供了一种集成电路，包括：三维存储器器件，包括分别沿列方向延伸的堆叠结构，其中，所述堆叠结构具有位于所述三维存储器器件的第一侧处的第一阶梯结构和位于所述三维存储器器件的第二侧处的第二阶梯结构；第一字线驱动电路，位于所述三维存储器器件下方，并且沿所述三维存储器器件的所述第一侧延伸，其中，每个堆叠结构中的第一组字线从所述第一阶梯结构中的一个连接到所述第一字线驱动电路；以及第二字线驱动电路，位于所述三维存储器器件下方，并且沿所述三维存储器器件的所述第二侧延伸，其中，所述第一字线驱动电路与所述第二字线驱动电路彼此横向间隔开，并且每个堆叠结构中的第二组字线从所述第二阶梯结构中的一个连接到所述第二字线驱动电路。
根据本发明实施例的另一个方面，提供了一种集成电路，包括：三维存储器器件，包括分别沿列方向延伸的堆叠结构，其中，所述堆叠结构具有位于所述三维存储器器件的第一侧处的第一阶梯结构和位于所述三维存储器器件的第二侧处的第二阶梯结构；第一字线驱动电路，位于所述三维存储器器件下方并且与所述第一阶梯结构重叠；第一字线布线，从所述第一阶梯结构延伸到所述第一字线驱动电路，其中，每个堆叠结构中的第一组字线通过所述第一字线布线的部分从所述第一阶梯结构中的一个连接到所述第一字线驱动电路；第二字线驱动电路，位于所述三维存储器器件下方并且与所述第二阶梯结构重叠；以及第二字线布线，从所述第二阶梯结构延伸到所述第二字线驱动电路，其中，每个堆叠结构中的第二组字线通过所述第二字线布线的部分从所述第二阶梯结构中的一个连接到所述第二字线驱动电路。
根据本发明实施例的又一个方面，提供了一种集成电路，包括：半导体衬底；第一字线驱动电路和第二字线驱动电路，形成在所述半导体衬底上，并且彼此横向间隔开；以及三维存储器器件，形成在所述第一字线驱动电路和所述第二字线驱动电路上方，并且包括分别沿列方向延伸的堆叠结构，其中，每个堆叠结构中的第一组字线连接到所述第一字线驱动电路，每个堆叠结构中的第二组字线连接到所述第二字线驱动电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是示意性图示根据本公开的一些实施例的三维器件的部分的三维视图。
图1B是参考图1A所描述的三维存储器器件10的部分的等效电路图。
图2是示意性图示出根据本公开的一些实施例的在相对侧具有阶梯结构的三维存储器器件的三维视图。
图3A是图示根据本公开的一些实施例的包括三维存储器器件的集成电路的示意图。
图3B是图示根据本公开的一些实施例的集成电路中的驱动电路和三维存储器器件的配置的示意图。
图3C是图示根据本公开的一些实施例的相同堆叠结构中的字线的布线方案的截面图。
图3D是图示根据本公开的一些实施例的字线布线方案和源极线/位线布线方案的示意图。
图4A是图示参考图3A和图3C所描述的字线布线方案的另一示意图。
图4B是图示参考图3D所描述的源极线/位线布线方案的另一示意图。
图5是图示根据本公开的替代实施例的集成电路的示意平面图。
图6A是示意性图示根据本公开的一些实施例的参考图3A、图3C、图4A所描述的另一三维存储器器件上的驱动电路和字线布线方案的三维视图。
图6B是图示如图6A所示的三维存储器器件10a中的存储器单元串(string)的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
图1A是示意性示出根据本公开的一些实施例的三维存储器器件10的部分的三维视图。
参考图1A，存储器器件10是三维存储器器件，并且包括形成在基层100上的存储器单元MC堆叠。在一些实施例中，基层100是半导体衬底(未示出)上方的蚀刻停止层，诸如半导体晶圆或绝缘体上半导体(SOI)晶圆。在这些实施例中，可以在基层100和半导体晶圆(或SOI晶圆)之间形成有源器件(例如，晶体管)和这些有源器件的互连(均未示出)。
存储器单元MC堆叠布置成分别沿方向Y(也称为列方向)延伸的列。这些列沿与方向Y交叉的方向X(也称为行方向)布置。为了清楚地示出每个存储器单元MC堆叠中的元件，这些列中的一个中的存储器单元MC堆叠具体地描绘为单独站立在基层100上。虽然未示出，但是在该列中实际上存在其他存储器单元MC堆叠。如图1A所示，每个存储器单元MC堆叠包括部段形成在基层100上的堆叠结构102的部段。多个堆叠结构102沿列方向(即方向Y)延伸并且沿行方向(即方向X)彼此横向间隔开。相同列中的存储器单元MC堆叠共用相同的堆叠结构102，并且每个堆叠结构102可以由相邻列中的存储器单元MC堆叠共用。
字线104和隔离层106在每个堆叠结构102中沿垂直方向Z交替堆叠。堆叠结构102中的最顶层可以是字线104中的一个或隔离层106中的一个。类似地，堆叠结构102中的最底层可以是字线104中的一个或隔离层106中的一个。另外，本领域技术人员可以调整每个堆叠结构102中的字线104和隔离层106的数量，本公开不限于此。字线104可以由导电材料形成，而隔离层106可以由绝缘材料形成。例如，导电材料可以包括钨、氮化钛、钌、钼、氮化钨等，而绝缘材料可以包括氧化硅、氮化硅、氮氧化硅等。
开关层108沿堆叠结构102的侧壁跨越，并且与堆叠结构102中的字线104和隔离层106横向接触。在一些实施例中，如图1A中所示，开关层108不沿堆叠结构102之间的基层100的部分延伸。在这些实施例中，开关层108彼此横向间隔开。在替代实施例中，堆叠结构102中的相邻堆叠结构102之间的开关层108通过沿这些堆叠结构102之间的基极层100的部分横向延伸的部分彼此连接。开关层108可以由铁电材料形成。例如，铁电材料可以包括氧化铪基材料(例如，氧化铪锆(Hf1-xZrxO)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1-xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)等)、钛酸钡(例如BaTiO3)、钛酸铅(例如PbTiO3)、锆酸铅(例如PbZrO3)、铌酸锂(LiNbO3)、铌酸钠(NaNbO3)、铌酸钾(例如KNbO3)、钽酸钾(KTaO3)、钪酸铋(BiScO3)、氧化铋铁(例如，BiFeO3)、氮化铝钪(AlScN)等或其组合。可选地，开关层108可以是多层结构，多层结构至少包括夹在隧道介电层和栅极介电层之间的电荷捕获层。例如，电荷捕获层可以由氧化硅形成，而隧道介电层和栅极介电层可以分别由氧化硅形成。
沟道层110覆盖开关层108的侧壁，并且通过开关层108与堆叠结构102中的字线104和隔离层106横向接触。在一些实施例中，每个堆叠结构102的相对侧壁由沟道层110中的一个横向间隔开，以使得每个沟道层110可以由存储器单元MC堆叠排他地共用。在这些实施例中，可以减少沿方向Y布置的相邻和存储器单元MC堆叠之间的串扰。此外，在一些实施例中，在相邻的堆叠结构102的相对侧壁处的沟道层110横向间隔开。在这些实施例中，沟道层110可以或者可以不沿堆叠结构102之间的基层100的部分横向延伸，但是沟道层110中的每个可以不进一步延伸以与沟道层110中的另一个接触。沟道层110可以由多晶硅或金属氧化物半导体材料形成。金属氧化物半导体材料可以包括铟基氧化物材料，诸如铟镓锌氧化物(IGZO)。
导电柱112的对站立在堆叠结构102之间的基层100的部分上。每个对中的导电柱112分别位于覆盖相邻堆叠结构102的相对侧壁的两个沟道层110之间并且与两个沟道层110横向接触。另外，沿方向Y布置的相邻的导电柱112的对也横向分离。在一些实施例中，隔离结构114分别填充在每个对中的导电柱112之间，以将每个对中的导电柱112彼此隔离。此外，在一些实施例中，隔离柱116分别站立在相邻的导电柱112的对之间。在这些实施例中，隔离柱116可以进一步延伸以与开关层108横向接触，以将沟道层110彼此分离。此外，在一些实施例中，堆叠结构102的一侧处的导电柱112的对与堆叠结构102的另一侧处的导电柱112的对沿方向Y偏移。在这些实施例中，存储器单元MC可以被称为以交错配置布置。导电柱112由导电材料形成，而隔离结构114和隔离柱116分别由绝缘材料形成。例如，导电材料可以包括Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等，而绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅等。
字线104中的一个的部段、与字线104的该部段横向接触的开关层108中的一个的部分、通过开关层108的部分电容耦合到段字线104的部段的沟道层110中的一个的部分、以及与该沟道层110接触的导电柱112的对共同形成场效应晶体管。字线104的部段作为场效应晶体管的栅极端子，并且导电柱112的对作为场效应晶体管的源极和漏极端子。当场效应晶体管导通时，可以在沟道层110的部分中形成导电路径，并且在导电柱112的对之间延伸。另一方面，当场效应晶体管处于截止状态时，导电路径可以被切断或不存在。切换层108的部分的作用是实现字线104的部段与沟道层110的部分之间的电容耦合，以及将场效应晶体管的阈值电压从较低值切换到较高值(或相反亦然)。在编程操作期间，偶极矩由于铁电极化而被储存在开关层108中，或者由于隧道效应，电荷可能被插入到开关层108中。另一方面，在擦除操作期间，可以在开关层108中观察到偶极矩反转或者被捕获电荷的去除。通过储存具有相反方向的偶极矩或者插入/去除电荷，场效应晶体管可以具有相对高的阈值电压和相对低的阈值电压，从而在场效应晶体管中可以储存高逻辑状态和低逻辑状态。因此，场效应晶体管能够储存数据，在本发明中被称为存储器单元MC。
如图1A所示，相同堆叠中的存储器单元MC可以共用相同的开关层108、相同的沟道层110和相同的导电柱112的对，同时由相同堆叠结构102中的不同字线104控制。在导电柱112的对的相对侧处的存储器单元MC堆叠可以共用该导电柱112的对，同时具有不同的沟道层110并且由堆叠结构102中的相邻堆叠结构102中的字线104控制。在相同堆叠结构102的相对侧处的存储器单元MC堆叠可以共用该堆叠结构102中的字线104，同时具有不同的开关层108、不同的沟道层110和不同的导电柱112的对。此外，相同列中的相邻存储器单元MC堆叠可以共用相同的开关层108和相同堆叠结构102中的字线104，而具有不同的沟道层110和不同的导电柱112的对。
图1B是参考图1A描述的三维存储器器件10的部分的等效电路图。
参考图1A和图1B，字线104沿垂直方向Z堆叠。每个字线104连接两个横向相邻的存储器单元MC的列的栅极端子G。此外，每个导电柱112的对连接到存储器单元MC堆叠的源极和漏极端子S、D。每个存储器单元MC堆叠的栅极端子G分别连接到字线104中的一个。此外，每个存储器单元MC堆叠的源极端子S通过导电柱112中的一个连接在一起，并且每个存储器单元MC堆叠的漏极端子D通过导电柱112中的另一个连接在一起。因此，每个存储器单元MC堆叠的源极和漏极端子S、D之间的沟道CH并联连接。
返回参考图1A所示，堆叠结构102的端部成形为阶梯结构SC，并且字线104延伸到阶梯结构SC的台阶。由于字线104可以各自延伸到台阶中的一个，所以字线104可以独立地向外布线(out-routed)。需要说明的是，图1A仅显示三维存储器器件10的单侧处的阶梯结构SC。参考图2所示进一步描述的，每个堆叠结构102的相对侧可以分别成形为阶梯结构SC。
图2是示意性地示出根据本公开的一些实施例的在相对侧处具有阶梯结构SC1、SC2的三维存储器器件10的三维视图。
参考图2所示，每个堆叠结构102的两端分别成形为阶梯结构SC。在三维存储器器件10的一侧处的阶梯结构SC称为阶梯结构SC1，而在三维存储器器件10的另一侧处的阶梯结构SC称为阶梯结构SC2。此外，其中形成存储器单元MC堆叠的三维存储器器件10的部分可以被称为阵列区域。堆叠结构102中的每个字线104(除了最顶部的字线104)的相对端部相对于相同堆叠结构102中沿列方向(即，方向Y)的上覆字线104的端部突出，以在堆叠结构102的相同层级和相对端上形成台阶。另外，堆叠结构102中最顶部字线104的端部可以在堆叠结构102的相对端处限定阶梯结构SC1、SC2的最顶部台阶。以此方式，字线104中的每个可以具有不由其他字线104覆盖的的端部，从而可以独立地向外布线。在一些实施例中，堆叠结构102中的每个隔离层106的端部与上覆的字线104的端部对齐，并且各自都限定台阶的底部。在这些实施例中，阶梯结构SC的每个台阶由字线104中的一个的端部和下面的隔离层106组成。此外，虽然未示出，但是相邻堆叠结构102之间的组件(除了导电柱112和沟道层110)可以在相邻的阶梯结构SC1之间和相邻的阶梯结构SC2之间进一步扩展。此外，类似于将参考图3C描述的绝缘结构118，阶梯结构SC1、SC2可以由绝缘结构覆盖，绝缘结构的顶面与堆叠结构102的顶面基本共面或高于堆叠结构102的顶面。
图3A是图示根据本公开的一些实施例的包括如上所描述的三维存储器器件10的集成电路20的示意图。
参考图3A，集成电路20包括三维存储器器件10，并且还包括配置为驱动三维存储器器件10的驱动电路30。在一些实施例中，驱动电路30位于三维存储器器件10下方。驱动电路30可以包括形成在半导体衬底300的表面上的有源器件，并且可以包括在有源器件上方延伸并且配置为互连有源器件的互连件。半导体衬底300例如是半导体晶圆(例如，硅晶圆)或绝缘体上半导体(SOI)晶圆(例如，绝缘体上硅晶圆)。例如，有源器件可以包括金属氧化物半导体(MOS)晶体管。此外，有源器件可以是集成电路20中的前端制程(FEOL)结构(例如，将参考图3C描述的FEOL结构FE)的部分，并且互连件可以是集成在形成于FEOL结构上的后端制程(BEOL)结构(例如，将参考图3C描述的BEOL结构BE)中。在一些实施例中，三维存储器器件10也集成在BEOL结构中，并且位于驱动电路30的互连件上方。在一些实施例中，驱动电路30包括字线驱动电路302、304。3D存储器器件10中的字线104从阶梯结构SC1、SC2的台阶布线到字线驱动电路302、304，并且可以由字线驱动电路302、304控制。字线驱动电路302、304是的每个可以包括多个晶体管T，多个晶体管T分别连接到字线104中的一个的。在一些实施例中，字线104分别布线到晶体管T中的一个的源极/漏极(S/D)端子。虽然仅描绘了几个晶体管T，但是字线驱动电路302、304中的每个可以包括更多的晶体管T，并且这些晶体管T可以沿字线驱动电路302、304中的每个中的行和列布置。
图3B是示出了根据本公开的一些实施例的驱动电路30和三维存储器器件10的配置的示意图。
参考图3A和图3B，在一些实施例中，在三维存储器器件10的相对侧处的阶梯结构SC1、SC2分别与字线驱动电路302、304中的一个重叠。例如，阶梯结构SC1可以与字线驱动电路302重叠，而阶梯结构SC2可以与字线驱动电路304重叠。字线驱动电路302可以沿三维存储器器件10的一侧延伸，其中堆叠结构102成形为阶梯结构SC1。沿方向X测量得的字线驱动电路302的长度L302可以基本上等于沿相同方向测量的三维存储器器件10的长度L10。在一些实施例中，字线驱动电路302的外边界OB302与上覆的阶梯结构SC1的外边界OBSC1基本上对齐，该外边界可由阶梯结构SC1的最底部台阶的侧壁限定。此外，字线驱动电路302沿列方向(即方向Y)从外边界OB302跨越到内边界IB302。在一些实施例中，字线驱动电路302的占位面积大于阶梯结构SC1的占位面积，并且从外边界OB302到内边界IB302测量的宽度W302大于宽度WSC1，阶梯结构SC1通过该宽度WSC1从外边界OBSC1跨越。在这些实施例中，基本上整个阶梯结构SC1可以与字线驱动电路302重叠。另外，字线驱动电路302的外部部分可以与阶梯结构SC1重叠，而字线驱动电路302的内部部分可以与阶梯结构SC1重叠。线驱动电路302可以与位于阶梯结构SC1、SC2之间的三维存储器器件10的阵列区域重叠。
另一方面，字线驱动电路304可以沿三维存储器器件10的另一侧延伸，其中堆叠结构102成形为阶梯结构SC2。沿方向X测量的字线驱动电路304的长度L304可以基本上等于沿相同方向测量的三维存储器器件10的长度L10。在一些实施例中，字线驱动电路304的外边界OB304与上覆阶梯结构SC2的外边界OBSC2基本上对齐，该外边界可由阶梯结构SC2的最底部台阶的侧壁限定。此外，字线驱动电路304沿列方向(即方向Y)从外边界OB304跨越到内边界IB304。在一些实施例中，字线驱动电路304的占位面积大于阶梯结构SC2的占位面积，并且从外边界OB304到内边界IB304测量的宽度W304大于宽度WSC2，阶梯结构SC2通过该宽度WSC2从外边界OBSC2跨越。在这些实施例中，基本上整个阶梯结构SC2可以与字线驱动电路304重叠。另外，字线驱动电路304的外部部分可以与阶梯结构SC2重叠，而字线驱动电路304的内部部分可以与位于阶梯结构SC1、SC2之间的三维存储器器件10的阵列区域重叠。
如图3A所示，字线104通过字线布线WR而布线到字线驱动电路302、304。字线布线WR中的每个可以具有垂直延伸部VE和横向延伸部LE的组合，用于将字线104中的一个布线到字线驱动电路302、304中的对应晶体管T。字线布线WR的横向延伸部LE位于BEOL结构(例如，将参考图3C所描述的BEOL结构BE)中的层间介电层中的一个上，并且也可以称为导电迹线。另一方面，字线布线WR的垂直延伸部方分VE穿透BEOL结构中的层间介电层中的一个或多个以与相同字线布线WR中的一个或多个横向延伸部建立电连接，并且可以包括一个或多个导电通孔。如参考图3C所描述的，阶梯结构SC可以由绝缘结构(例如，如图3C所示的绝缘结构118)覆盖。为了从阶梯结构SC的台阶向外布线字线104，对应的字线布线WR的第一部分P1可以通过垂直延伸部VE(称为垂直延伸部VE1)从台阶延伸穿过这种绝缘结构，延伸到位于三维存储器器件10上方的横向延伸部LE(称为横向延伸部LE1)。第一部分P1的横向延伸部LE1可以沿行方向(即，方向X)延伸到该阶梯结构SC旁边的边界。字线布线WR的第二部分P2可以从第一部分P1的横向延伸部LE1的边界延伸到三维存储器器件10下方的对应晶体管T。晶体管T的着落端子(例如，源极/漏极端子)可以沿列方向(即，方向Y)从第一部分P1的横向延伸部LE1的边界横向偏移，以使得字线布线WR的第二部分P2可以包括沿列方向(即方向Y)延伸的横向延伸部LE(称为横向延伸部LE2)，并且可以包括连接到横向延伸部LE2的相对端的纵向延伸部VE(称为纵向延伸部VE2)。垂直延伸部VE2中的一个将横向延伸部LE2连接到字线布线WR的第一部分P1，并且其他垂直延伸部VE2将横向延伸部LE2连接到晶体管T。
参考图3A和图3B，字线驱动电路302中从阶梯结构SC1的台阶延伸到字线驱动电路302中的晶体管T的字线布线WR可以称为字线布线WR1。字线驱动电路302中的晶体管T从与阶梯结构SC1的外边界OBSC1基本上对齐的外边界OB302到内边界IB302以大于阶梯结构SC1的宽度WSC1的宽度W302布置。此外，字线驱动电路302中的晶体管T布置成沿方向Y延伸的多列。从阶梯结构SC1延伸的字线布线WR1可以连接到晶体管T的列。从阶梯结构SC的较高台阶延伸的字线布线WR1可以连接到晶体管T，该晶体管T比从相同阶梯结构SC1中的较低台阶布线的晶体管T更远离外边界OB302。此外，列中的晶体管T的节距可远大于沿列方向(即，方向Y)测量的阶梯结构SC1的台阶宽度。因此，阶梯结构SC1中的较高台阶沿方向Y从对应晶体管T偏移的距离可以大于较低台阶相对于对应晶体管T的偏移。因此，至少一些字线布线WR1可以具有沿列方向(即，方向Y)远离外边界OB302的横向延伸部LE2，以补偿横向偏移。此外，连接到较高台阶的字线布线WR1可以具有横向延伸部LE2，该横向延伸部LE2延伸距离大于连接到较低台阶的字线布线WR1的横向延伸部LE2延伸的距离(如图3C和图3D所示)。
另一方面，从阶梯结构SC2的台阶延伸到字线驱动电路304中的晶体管T的字线布线WR可以称为字线布线WR2。字线驱动电路302中的晶体管T以大于阶梯结构SC2的宽度WSC2的宽度W304从与阶梯结构SC2的外边界OBSC2基本上对齐的外边界OB304到内边界IB304布置。此外，字线驱动电路304中的晶体管T布置成沿方向Y延伸的多列。从阶梯结构SC2延伸的字线布线WR2可以连接到晶体管T的列。从阶梯结构SC的较高台阶延伸的字线布线WR2可以连接到晶体管T，该晶体管T比从相同阶梯结构SC2中的较低台阶布线的晶体管T更远离外边界OB304。此外，列中的晶体管T的节距可以远大于阶梯结构SC2沿列方向(即，方向Y)测量的阶梯结构SC2的台阶宽度。因此，阶梯结构SC2中的较高台阶可以沿方向Y以大于较低台阶相对于相应晶体管T的偏移的距离从相应晶体管T偏移。因此，至少一些字线布线WR2可以具有沿列方向(即，方向Y)远离外边界OB304延伸的横向延伸部LE2。此外，连接到较高台阶的字线布线WR2可以具有横向延伸部LE2，该横向延伸部LE2延伸的距离大于连接到较低台阶的字线布线WR2的横向延伸部LE2延伸的距离(如图3C和图3D所示)。
字线布线WR应该彼此间隔开。为了将从相同阶梯结构SC1/SC2的台阶延伸的字线布线WR分离，这些字线布线WR的横向延伸部LE2可以设置在BEOL结构(例如将参考图3C进行描述的BEOL结构BE)中的不同层间介电层上。换言之，从相同阶梯结构SC1/SC2的台阶延伸的字线布线WR的横向延伸部LE2可以形成在不同水平层级的金属化层中。例如，这些横向延伸部LE2中的一个可以是第n金属化层的部分，并且相邻的这些横向延伸部LE2中一个可以是第(n+1)金属化层的部分。随着每个堆叠结构102中字线104的数量增加，BEOL结构中需要更多的金属化层。在一些实施例中，堆叠结构102中的一些字线104通过一些字线布线WR1从阶梯结构SC1布线到字线驱动电路302，而堆叠结构102中的其他字线104通过一些字线布线WR2从阶梯结构SC2布线到字线驱动电路302。由于字线布线WR1和字线布线WR2位于三维存储器器件10的相对侧处，所以字线布线WR1的横向延伸部LE2可以与字线路布线WR2的横向延伸部LE2足够地间隔开。因此，BEOL结构中的金属化层可以被一些字线布线WR1的横向延伸部LE2和一些字线布线WR2的横向延伸部LE2共用。因此，可以减少BEOL结构中的金属化层的量。可选地，每个堆叠结构102可以包括更多的字线104。
图3C是示意性图示根据本公开的一些实施例的相同堆叠结构102中的字线104的布线方案的截面图。
在一些实施例中，如图3C中所示的沿字线104的箭头所指示的，相同堆叠结构102中的字线104交替布线到字线驱动电路302和字线驱动电路304。布线到字线驱动电路302的字线104连接到字线布线WR1，而布线到字线驱动电路304的字线104连接到字线布线WR2。如图3C所示的示例，堆叠结构102中的字线104可以包括顺序堆叠在基层100上的字线104-1、104-2、104-3、104-4，并且由隔离层106彼此分离。字线104-1、104-3通过包括字线布线WR1-1、WR1-3的字线布线WR1被布线到字线驱动电路302。字线104-2、104-4通过包括字线布线WR2-2、WR2-4的字线布线WR2被布线到字线驱动电路304。应注意，字线布线WR1-1、WR1-3、WR2-2、WR2-4均部分地描绘于图3C中，并且实际上类似于图3A中描绘的字线布线WR1、WR2。字线布线WR1-1可以具有作为第n金属化层的部分的横向延伸部LE2，并且字线布线WR1-3可以具有作为第n金属化层上方的第(n+1)金属化层的部分的横向延伸部LE2。由于字线布线WR2-2、WR2-4位于三维存储器器件10的另一侧处，字线布线WR2-2、WR2-4的横向延伸部LE2不必形成在其他金属化层中，以与字线布线WR1-1、WR1-3的横向延伸部LE2保持间隔。在一些实施例中，字线布线WR2-2的横向延伸部LE2可以是第n金属化层的另外部分，并且字线布线WR2-4的横向延伸部LE2可以是第(n+1)金属化层的另外部分。换言之，第n金属化层可以由字线布线WR1-1、WR2-2的横向延伸部LE2共用，并且第(n+1)金属化层可以由字线布线WR1-3、WR2-4的横向延伸部LE2共用。结果，可以显著减少BEOL结构中的金属化层的数量。
同样如图3C所示，阶梯结构SC1、SC2由绝缘结构118覆盖，层间介电层120位于绝缘结构118和三维存储器器件10上。此外，层间介电层302的堆叠位于三维存储器器件10的基层100下方。晶体管T形成在半导体衬底300的表面区域上，并由层间介电层302覆盖。每个晶体管T可以包括在半导体衬底300上方的栅电极GE且通过栅极介电层GD电容耦合到半导体衬底300，并且可以包括在栅极堆叠结构的相对侧处的源极/漏极结构SD，栅极堆叠结构包括栅电极GE和栅极介电层GD。在一些实施例中，栅极堆叠结构由栅极间隔件SP横向包围。应注意，虽然晶体管T被描绘为平面型场效应晶体管，但根据本公开的其他实施例，晶体管T也可以替代地形成为鳍式场效应晶体管(fin-FET)或全环栅(GAA)场效应晶体管。半导体衬底300和形成在半导体衬底300的表面上的组件(包括晶体管T)被称为FEOL结构FE。此外，形成在FEOL结构FE上的组件被称为BEOL结构BE。字线布线WR和三维存储器器件10集成于BEOL结构BE中，并且字线布线WR的底部可视为延伸到FEOL结构FE。
参考图3A和图3B，驱动电路30还可以包括源极线/位线驱动电路306。源极线/位线驱动电路306可以形成在字线驱动电路302、304之间。沿方向X测量的源极线/位线驱动电路306的长度L306可以基本上等于沿相同方向测量的三维存储器器件10的长度L10。在一些实施例中，源极线/位线驱动电路306与字线驱动电路302、304横向间隔开。在这些实施例中，缓冲电路、行/列解码器、电源发生电路等或其组合可以形成在源极线/位线驱动电路306与字线驱动电路302、304之间的间隔中。在替代实施例中，源极线/位线驱动电路306可以与字线驱动电路302、304相邻，而无需之间的附加电路(例如，缓冲电路、行/列解码器、电源发生电路等)。虽然图3A未显示，但是三维存储器器件10中的每个存储器单元MC的导电柱112分别连接到源极线和位线。源极线和位线位于三维存储器器件10的上方和/或下方，并且源极线以及位线布线到源极线/位线驱动电路306。
图3D是图示根据本公开的一些实施例的字线布线方案和源极线/位线布线方案的示意图。
参考图3A和图3D，部分地显示在图3D中的字线布线WR在阶梯结构SC和字线驱动电路302、304之间延伸。在一些实施例中，源极线/位线SB设置在三维存储器器件10下方，并通过穿透基层100的导电通孔(未示出)连接到导电柱112。源极线/位线SB可以沿行方向(即，方向X)延伸，并且可以沿列方向(即，方向Y)布置。源极线/位线SB中的一些与源极线/位线驱动电路306重叠，可以被称为源极线/位线SB-1。源极线/位线SB-1通过源极线/位线布线SBR-1布线到下面的源极线/位线驱动电路306。源极线/位线布线SBR-1可以沿垂直方向Z延伸，并且分别包括垂直延伸部。垂直延伸部可以包括各自穿透至少一个层间介电层(例如，参考图3C所描述的层间介电层302)的一个或多个导电通孔。在一些实施例中，源极线/位线布线SBR-1分别连接到源极线/位线驱动电路306的有源器件SA。有源器件SA可以是感测放大器、位线选择器等。另一方面，其他源极线/位线SB不与源极线/位线驱动电路306重叠，并且可以被称为源极线/位线SB-2。与源极线/位线SB-1类似，源极线/位线SB-2布线到源极线/位线驱动电路306的有源器件SA。由于源极线/位线SB-2与源极线/位线驱动电路306偏移，所以从源极线/位线SB-2延伸到有源器件AS的源极线/位线布线SBR-2可以分别包括横向延伸部LE以补偿这种横向偏移。与字线布线WR的横向延伸部LE2类似，源极线/位线布线SBR-2的横向延伸部LE可以分别在相同源极线/位线布线SBR-2中的两个垂直延伸部之间延伸。在一些实施例中，源极线/位线布线SBR-2的横向延伸部LE沿列方向(即，方向Y)延伸。此外，在一些实施例中，源极线/位线布线SBR-2的横向延伸部LE可以位于字线布线WR的横向延伸部LE2上方或下方。然而，在替代实施例中，源极线/位线布线SBR-2的横向延伸部LE和字线布线WR的横向延伸部LE2是相同金属化层的部分，只要这些横向延伸部是彼此间隔开的。
在其他实施例中，源极线和/或位线在三维存储器器件10上方延伸。在这些实施例中，位于三维存储器器件10上方的源极线和/或位线可以通过三维存储器器件10旁边的垂直路径以及在三维存储器器件10下方延伸并且到源极线/位线驱动电路306中的有源器件SA的横向和垂直路径指向源极线/位线驱动电路306。此外，可以将一些源极线/位线SB(例如源极线)布线到源极线/位线驱动电路306中的接地端子，而不是布线到有源器件SA。
图4A是示意性图示参考图3A和图3C所描述的字线布线方案的另一示图。
参考图3A和图4A，三维存储器器件10与下面的驱动电路30重叠，仅描绘出三维存储器器件10的阶梯结构SC1、SC2和字线104以指示三维存储器器件10的位置。阶梯结构SC1、SC2设置在三维存储器器件10的相对两侧处。阶梯结构SC1与下面的字线驱动电路302的外部部分重叠，并且阶梯结构SC2与下面的字线驱动电路304的外部部分重叠。字线104在三维存储器器件10的相对侧之间延伸到阶梯结构SC1、SC2的台阶。每个字线104的堆叠由双向箭头描绘，其指示每个堆叠中的一些字线104可以经由三维存储器器件10一侧的阶梯结构SC1中的一个向外布线，而每个堆叠中的其他字线104可以经由三维存储器器件10的另外侧的阶梯结构SC2中的一个向外布线。由虚线包围并通向阶梯结构SC1的区域描绘了字线布线WR1从阶梯结构SC1延伸到字线驱动电路302中的晶体管T。另一方面，由虚线包围并通向阶梯结构SC2的区域描绘了字线布线WR2从阶梯结构SC2延伸到字线驱动电路304中的晶体管T。如参考图3A和图3C所描述的，通过应用这样的双向字线布线方案，可以显著减少BEOL结构BE中的金属化层的数量。
图4B是示意性图示参考图3D所描述的源极线/位线布线方案的另一示图。
参考图3D和图4B，三维存储器器件10与下面的驱动电路30重叠，仅描绘出三维存储器器件10的阶梯结构SC1、SC2和源极线/位线SB以指示驱动电路30的位置。应注意，为简洁起见，图4B中省略了字线104以及字线布线WR。源极线/位线SB-1与源极线/位线驱动电路306重叠，并且经由源极线/位线布线SBR-1布线到源极线/位线驱动电路306，由图4B中所示的实心圆点所指示。另一方面，源极线/位线SB-2不与源极线/位线驱动电路306重叠，并且经由源极线/位线布线SBR-2布线到源极线/位线驱动电路306，由图4B中的“L”形线所指示。
图5是图示根据本公开的替代实施例的集成电路20a的示意性平面图。集成电路20a类似于参考图3A-图3D、图4A、图4B所描述的集成电路20，因此将仅描述集成电路20、20a之间的差异，集成电路20、20a的相同或类似部分可以不再重复。
参考图5所示，除了字线驱动电路302、304之外，集成电路20a还可以包括附加字线驱动电路308、310。字线驱动电路302、304和附加字线驱动电路308、310可以横向围绕源极线/位线驱动电路306。在一些实施例中，附加字线驱动电路308、310与源极线/位线驱动电路306相邻而没有附加电路(例如，缓冲电路、行/列解码器、电源发生电路等)。在替代实施例中，附加电路还可以设置在源极线/位线驱动电路306和附加字线驱动电路308、310之间。另外，附加字线驱动电路308、310可以或者可以不与三维存储器器件10重叠。虽然未示出，但是每个堆叠中的一些字线104可以通过字线布线WR1、WR2布线到字线驱动电路302、304，并且每个堆叠中的其他字线104可以通过附加字线布线而布线到附加字线驱动电路308、310。结果，可以进一步减少连接到每个字线驱动电路302、304、308、310中的字线布线的数量。由于字线驱动电路302、304、308、310位于三维存储器器件10的不同侧处，相同高度处的字线布线的横向延伸部可以共用相同的金属化层而不会太彼此靠近。
图6A是示意性图示在根据本公开的一些实施例的另一个三维存储器器件10a上应用参考图3A、图3C、图4A描述的驱动电路30和字线布线方案的三维视图。图6B是示意性图示如图6A所示的三维存储器器件10a中的存储器单元MC'串的截面图。图6A所示的集成电路20b类似于参考图3A所描述的集成电路20。将仅描述这些集成电路20、20b之间的差异，相同或类似的部分可以不再重复。
参考图6A，三维存储器器件10a可以包括形成在基层600上的堆叠结构602。基层600类似于参考图1A所描述的基层100，并且可以是在半导体衬底300上方的蚀刻停止层。堆叠结构602沿列方向(即方向Y)延伸并且沿行方向(即方向X)分离布置。每个堆叠结构602包括沿垂直方向Z交替堆叠的字线604和隔离层(未示出)。字线604类似于参考图1A所描述的字线104，但是可以比字线104更厚(关于沿方向X的尺寸)。类似地，隔离层类似于参考图1A描述的隔离层106，但是可以比隔离层106更厚(关于沿方向X的尺寸)。此外，多个选择线606设置在每个堆叠结构602中的字线604上。选择线606沿列方向(即方向Y)延伸，并沿行方向(即方向X)分离布置。选择线606在材料方面可以与字线604相同，但是可以比字线604窄(关于沿方向X的尺寸)。
每个堆叠结构602的第一侧成形为阶梯结构SC1'，并且每个堆叠结构602的第二侧成形为阶梯结构SC2'。类似于参考图2所描述的堆叠结构102的阶梯结构SC1、SC2，每个堆叠结构602中的字线604延伸到阶梯结构SC1'、SC2'的台阶。每个堆叠结构602中的选择线606的相对端从相同堆叠结构602中最顶部的字线604的相对端横向凹陷，并且形成阶梯结构SC1'、SC2'的最顶部台阶。虽然未图示，但是位于一个字线604下方的每个隔离层可具有与该上覆字线604的相对端基本上对齐的相对端。类似地，位于每个堆叠结构中的选择线606下方的隔离层可具有基本上相对端与这些上覆选择线606的相对端对齐的相对端。
多个沟道柱608沿垂直方向Z贯穿堆叠结构602，并且位于阶梯结构SC1'和阶梯结构SC2'之间的三维存储器器件60的阵列区域中。沟道柱608可以沿列(沿方向Y延伸)和行(沿方向X延伸)布置。在一些实施例中，每个堆叠结构602由沟道柱608的多列(例如，4至8列沟道柱608)穿透。在这些实施例中，堆叠结构602中的一个中的每个选择线606由沟道柱608的列穿透。
参考图6A和图6B，每个沟道柱608可以由半导体材料形成，每个沟道柱608由字线604的堆叠和上覆的选择线606围绕。开关层610沿沟道柱608的侧壁延伸，并且从周围字线604的第二最底部字线604到最顶部字线604分隔沟道柱608。类似于参考图1A所描述的开关层108，开关层610可以由铁电材料形成，或者可以是多层结构，该多层结构至少包括夹在隧道介电层和栅极介电层之间的电荷捕获层。这些字线604中的每个(即堆叠中字线604中的第二最底部字线604至最顶部字线604)、穿透沟道柱608中的一个及其间的切换层610可以形成储存晶体管，其可以被称为存储器单元MC'。以此方式，存储器单元MC'串沿沟道柱608形成。沟道柱608的顶端和底端可用作存储器单元MC'串的公共源极和漏极端子。在一些实施例中，每个沟道柱608的顶端连接到位线(未示出)，而每个沟道柱608的底端连接到源极线/平面(未示出)。
在一些实施例中，栅极介电层612位于沟道柱608和周围的选择线606之间。选择线606、穿透沟道柱608中的一个和其间的栅极介电层612形成顶部选择晶体管SG1。顶部选择晶体管SG1控制存储器单元MC'串的公共源极/漏极端子中的一个。此外，在一些实施例中，栅极介电层614位于沟道柱608和周围字线604中的最底部字线604之间。最底部的字线604、穿透沟道柱608中的一个和其间的栅极介电层614形成底部选择晶体管SG2。顶部选择晶体管SG1控制存储器单元MC'串的公共源极/漏极端子中的另一个。因此，在每个沟道柱608的相对侧的顶部选择晶体管SG1和底部选择晶体管SG2控制该沟道柱608的访问。
再次参考图6A，三维存储器器件10a可以形成在驱动电路30上方，并且嵌入在集成电路20b的BEOL结构中，其类似于参考图3C所描述的BEOL结构。字线驱动电路302、304被配置为驱动三维存储器器件10a中的字线604。驱动电路30中的字线驱动电路302沿三维存储器器件10a的堆叠结构602成形为阶梯状结构SC1'的一侧延伸，并且驱动电路30中的字线驱动电路304延伸沿三维存储器器件10a的堆叠结构602成形为阶梯结构SC2'的另一侧延伸。在一些实施例中，字线驱动电路302的靠近外边界OB302的外部部分与阶梯结构SC1'重叠，并且字线驱动电路302的靠近内边界IB302的内部部分与阶梯结构SC1'、SC2'之间的三维存储器器件10a的阵列区域重叠。类似地，字线驱动电路304较靠近外边界OB304的外部部分与阶梯结构SC2'重叠，并且字线驱动电路304较靠近内边界IB304的内部部分与三维存储器器件10a的阵列区域重叠。类似于参考图3A、图3C、图4A所描述的字线布线方案，每个堆叠结构602中的一些字线604通过阶梯结构SC1'布线到字线驱动电路302，而相同堆叠结构602中的其他字线604通过阶梯结构SC2'布线到字线驱动电路304。在一些实施例中，如图6A中沿字线604的箭头所指示的，每个堆叠结构602中的字线604从其阶梯结构SC1、SC2交替地布线到字线驱动电路302、304。虽然未示出，但是第一字线布线在阶梯结构SC1和字线驱动电路302之间延伸，并且第二字线布线在阶梯结构SC2和字线驱动电路304之间延伸。由于第一和第二字线布线延伸在三维存储器器件10a的相对侧延伸，所以第一字线布线的横向延伸部可以与第二字线布线的横向延伸部共用相同的金属化层，同时与第二字线布线的横向延伸部保持间隔开。结果，可以显著减少BEOL结构中的金属化层的量。
源极线/位线驱动电路306位于字线驱动电路302、304之间，并且被配置为驱动与三维存储器器件10a的沟道柱608相连的位线和/或源极线/平面(未示出)。在一些实施例中，源极平面(未示出)设置在基层600下方，而位线(也未示出)在三维存储器器件10a上方延伸。在这些实施例中，位线可以经由在三维存储器器件10a旁边的垂直路径以及在三维存储器器件10a下方延伸并且到源极线/位线驱动电路306的横向和垂直路径而布线到源极线/位线驱动电路306。
在其他实施例中，如参考图5所描述的驱动电路30a用于驱动参考图6A和图6B所描述的三维存储器器件10a，并且可以进一步设置附加字线布线以将阶梯结构SC1'、SC2'连接到附加字线驱动电路308、310。
如上所描述的，根据本公开实施例的字线布线方案包括沿上覆的三维存储器器件的相对侧设置两个字线驱动电路，在三维存储器器件的相对侧处三维存储器器件中的堆叠结构成形为阶梯结构。堆叠结构中的第一组字线布线到其中一个字线驱动电路，相同堆叠结构中的第二组字线布线到另一字线驱动电路。从三维存储器器件的一侧处的阶梯结构延伸的第一字线布线与从三维存储器器件的另一侧处的阶梯结构延伸的第二字线布线充分间隔开。因此，第一字线布线的横向延伸部和第二字线布线的横向延伸部可以共用相同的金属化层，同时保持彼此间隔开。结果，字线布线所需的金属化层要少得多，并且可以显著降低制造成本。
需要说明的是，字线布线方案可以应用于各种三维存储器器件。本公开仅提供两种可能的三维存储器器件10、10a。然而，对于字线布线方案，应可以使用在相对侧具有阶梯结构的其他三维存储器器件。
在本公开的一个方面，提供了一种集成电路。该集成电路包括：三维存储器器件，包括分别沿列方向延伸的堆叠结构，其中，堆叠结构具有位于三维存储器器件的第一侧处的第一阶梯结构和位于三维存储器器件的第二侧处的第二阶梯结构；第一字线驱动电路，位于三维存储器器件下方，并且沿三维存储器器件的第一侧延伸，其中，每个堆叠结构中的第一组字线从第一阶梯结构中的一个连接到第一字线驱动电路；第二字线驱动电路，位于三维存储器器件下方，并且沿三维存储器器件的第二侧延伸，其中，第一字线驱动电路与第二字线驱动电路彼此横向间隔开，并且每个堆叠结构中的第二组字线从第二阶梯结构中的一个连接到第二字线驱动电路。
在上述集成电路中，每个堆叠结构中的字线交替连接到第一字线驱动电路和第二字线驱动电路。
在上述集成电路中，沿与列方向交叉的行方向测量的第一字线驱动电路的长度基本上等于沿行方向测量的三维存储器器件的长度，并且沿行方向测量的第二字线驱动电路的长度也基本等于三维存储器器件的长度。
在上述集成电路中，第一阶梯结构与第一字线驱动电路完全重叠，并且第二阶梯结构与第二字线驱动电路完全重叠。
在上述集成电路中，第一字线驱动电路沿与列方向交叉的行方向的外边界与第一阶梯结构沿行方向的外边界基本对齐，第二字线驱动电路沿行方向的外边界与第二阶梯结构沿行方向的外边界基本对齐。
在上述集成电路中，第一字线驱动电路从第一字线驱动电路的外边界沿列方向跨越的宽度大于第一阶梯结构从第一阶梯结构的外边界沿列方向跨越的宽度，第二字线驱动电路从第二字线驱动电路的外边界沿列方向跨越的宽度大于第二阶梯结构从第二阶梯结构的外边界沿列方向跨越的宽度。
在上述集成电路中，第一字线驱动电路的外部部分与第一阶梯结构重叠，第一字线驱动电路的内部部分与位于第一阶梯结构和第二阶梯结构之间的三维存储器器件的阵列区域重叠，第二字线驱动电路的外部部分与第二阶梯结构重叠，第二字线驱动电路的内部部分与三维存储器器件的阵列区域重叠。
在上述集成电路中，还包括：第三字线驱动电路，沿列方向在三维存储器器件下方延伸，并且位于三维存储器器件的第三侧处；第四字线驱动电路，沿列方向在三维存储器器件下方延伸，并且位于三维存储器器件的第四侧处。
在上述集成电路中，每个堆叠结构中的第三组字线布线到第三字线驱动电路，并且每个堆叠结构中的第四组字线布线到第四字线驱动电路。
在本公开的另一方面，提供了一种集成电路。该集成电路包括：三维存储器器件，包括分别沿列方向延伸的堆叠结构，其中，堆叠结构具有位于三维存储器器件的第一侧处的第一阶梯结构和位于三维存储器器件的第二侧处的第二阶梯结构；第一字线驱动电路，位于三维存储器器件下方并且与第一阶梯结构重叠；第一字线布线，从第一阶梯结构延伸到第一字线驱动电路，其中，每个堆叠结构中的第一组字线通过第一字线布线的部分从第一阶梯结构中的一个连接到第一字线驱动电路；第二字线驱动电路，位于三维存储器器件下方并且与第二阶梯结构重叠；第二字线布线，从第二阶梯结构延伸到第二字线驱动电路，其中，每个堆叠结构中的第二组字线通过第二字线布线的部分从第二阶梯结构中的一个连接到第二字线驱动电路。
在上述集成电路中，每个第一字线布线的下部位于三维存储器器件下方，并且具有沿列方向延伸的横向延伸部，并且从相同的堆叠结构延伸出的第一字线布线的横向延伸部彼此垂直间隔开；每个第二字线布线的下部位于三维存储器器件下方，并且具有沿列方向延伸的横向延伸部，并且从相同的堆叠结构延伸出的第二字线布线的横向延伸部彼此垂直间隔开。
在上述集成电路中，从堆叠结构中的一个延伸的第一字线布线中的一个的横向延伸部与从堆叠结构中的一个延伸的第二字线布线中的一个的横向延伸部处于相同的水平层级。
在上述集成电路中，第一字线布线的横向延伸部与第二字线布线的横向延伸部横向间隔开，并且至少部分地位于与第二字线布线的横向延伸部处于相同的水平层级处。
在本公开的又一方面，提供了一种集成电路。该集成电路包括：半导体衬底；第一字线驱动电路和第二字线驱动电路，形成在半导体衬底上，并且彼此横向间隔开；三维存储器器件，形成在第一字线驱动电路和第二字线驱动电路上方，并且包括分别沿列方向延伸的堆叠结构，其中，每个堆叠结构中的第一组字线连接到第一字线驱动电路，每个堆叠结构中的第二组字线连接到第二字线驱动电路。
在上述集成电路中，第一字线驱动电路的互连件、第二字线驱动电路的互连件和三维存储器器件嵌入在形成在半导体衬底上的后端制程(BEOL)结构中。
在上述集成电路中，第一字线布线将每个堆叠结构中的第一组字线连接到第一字线驱动电路，并且第二字线布线连接嵌入在后端制程结构中的每个堆叠结构中的第二组字线。
在上述集成电路中，第一字线布线具有在三维存储器器件下方延伸的横向延伸部，第二字线布线具有在三维存储器器件下方延伸的横向延伸部，并且第一字线布线的横向延伸部和第二字线布线的横向延伸部共用后端结构中的金属化层。
在上述集成电路中，堆叠结构在三维存储器器件的第一侧处具有第一阶梯结构并且在三维存储器器件的第二侧处具有第二阶梯结构。
在上述集成电路中，第一字线驱动电路沿三维存储器器件的第一侧延伸，并且与第一阶梯结构重叠，第二字线驱动电路沿三维存储器器件的第二侧延伸，并且与第二阶梯结构重叠。
在上述集成电路中，每个堆叠结构中的字线沿垂直方向堆叠并且彼此垂直间隔开。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路，包括：
三维存储器器件，包括分别沿列方向延伸的堆叠结构，其中，所述堆叠结构具有位于所述三维存储器器件的第一侧处的第一阶梯结构和位于所述三维存储器器件的第二侧处的第二阶梯结构；
第一字线驱动电路，位于所述三维存储器器件下方，并且沿所述三维存储器器件的所述第一侧延伸，其中，每个堆叠结构中的第一组字线从所述第一阶梯结构中的一个连接到所述第一字线驱动电路；以及
第二字线驱动电路，位于所述三维存储器器件下方，并且沿所述三维存储器器件的所述第二侧延伸，其中，所述第一字线驱动电路与所述第二字线驱动电路彼此横向间隔开，并且每个堆叠结构中的第二组字线从所述第二阶梯结构中的一个连接到所述第二字线驱动电路。
2.根据权利要求1所述的集成电路，其中，每个堆叠结构中的字线交替连接到所述第一字线驱动电路和所述第二字线驱动电路。
3.根据权利要求1所述的集成电路，其中，沿与所述列方向交叉的行方向测量的所述第一字线驱动电路的长度基本上等于沿所述行方向测量的所述三维存储器器件的长度，并且沿所述行方向测量的所述第二字线驱动电路的长度也基本上等于所述三维存储器器件的所述长度。
4.根据权利要求1所述的集成电路，其中，所述第一阶梯结构与所述第一字线驱动电路完全重叠，并且所述第二阶梯结构与所述第二字线驱动电路完全重叠。
5.根据权利要求1所述的集成电路，其中
所述第一字线驱动电路的沿与所述列方向交叉的行方向的外边界与所述第一阶梯结构的沿所述行方向的外边界基本上对齐，以及
所述第二字线驱动电路的沿所述行方向的外边界与所述第二阶梯结构的沿所述行方向的外边界基本上对齐。
6.根据权利要求5所述的集成电路，其中
所述第一字线驱动电路从所述第一字线驱动电路的所述外边界沿所述列方向跨越的宽度大于所述第一阶梯结构从所述第一阶梯结构的所述外边界沿所述列方向跨越的宽度，以及
所述第二字线驱动电路从所述第二字线驱动电路的所述外边界沿所述列方向跨越的宽度大于所述第二阶梯结构从所述第二阶梯结构的所述外边界沿所述列方向跨越的宽度。
7.根据权利要求6所述的集成电路，其中
所述第一字线驱动电路的外部部分与所述第一阶梯结构重叠，所述第一字线驱动电路的内部部分与位于所述第一阶梯结构和所述第二阶梯结构之间的所述三维存储器器件的阵列区域重叠，以及
所述第二字线驱动电路的外部部分与所述第二阶梯结构重叠，所述第二字线驱动电路的内部部分与所述三维存储器器件的所述阵列区域重叠。
8.根据权利要求1所述的集成电路，还包括：
第三字线驱动电路，沿所述列方向在所述三维存储器器件下方延伸，并且位于所述三维存储器器件的第三侧处；以及
第四字线驱动电路，沿所述列方向在所述三维存储器器件下方延伸，并且位于所述三维存储器器件的第四侧处。
9.一种集成电路，包括：
三维存储器器件，包括分别沿列方向延伸的堆叠结构，其中，所述堆叠结构具有位于所述三维存储器器件的第一侧处的第一阶梯结构和位于所述三维存储器器件的第二侧处的第二阶梯结构；
第一字线驱动电路，位于所述三维存储器器件下方并且与所述第一阶梯结构重叠；
第一字线布线，从所述第一阶梯结构延伸到所述第一字线驱动电路，其中，每个堆叠结构中的第一组字线通过所述第一字线布线的部分从所述第一阶梯结构中的一个连接到所述第一字线驱动电路；
第二字线驱动电路，位于所述三维存储器器件下方并且与所述第二阶梯结构重叠；以及
第二字线布线，从所述第二阶梯结构延伸到所述第二字线驱动电路，其中，每个堆叠结构中的第二组字线通过所述第二字线布线的部分从所述第二阶梯结构中的一个连接到所述第二字线驱动电路。
10.一种集成电路，包括：
半导体衬底；
第一字线驱动电路和第二字线驱动电路，形成在所述半导体衬底上，并且彼此横向间隔开；以及
三维存储器器件，形成在所述第一字线驱动电路和所述第二字线驱动电路上方，并且包括分别沿列方向延伸的堆叠结构，其中，每个堆叠结构中的第一组字线连接到所述第一字线驱动电路，每个堆叠结构中的第二组字线连接到所述第二字线驱动电路。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11930643B2 (en) * 2021-05-21 2024-03-12 Micron Technology, Inc. Thin film transistor deck selection in a memory device
US20240071465A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Structures for word line multiplexing in three-dimensional memory arrays

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
CN106876397B (zh) 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
US10115632B1 (en) 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US10355012B2 (en) 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
JP2019161080A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10475879B1 (en) 2018-06-28 2019-11-12 Sandisk Technologies Llc Support pillar structures for leakage reduction in a three-dimensional memory device and methods of making the same
US10804202B2 (en) 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US10847526B1 (en) * 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
CN118354606A (zh) * 2020-11-04 2024-07-16 长江存储科技有限责任公司 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
CN113711356B (zh) * 2021-06-30 2024-06-14 长江存储科技有限责任公司 三维存储器器件及其形成方法

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