KR20160030262A - 수직 ｎａｎｄ 디바이스들에 대한 다결정질 트랜지스터 채널의 도핑 방법 - Google Patents

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Abstract

수직 플래시 디바이스 내의 다결정질 채널을 도핑하는 방법이 개시된다. 이러한 방법은 채널의 다양한 깊이들에서 채널을 도핑하기 위해 복수의 고 에너지 이온 주입들을 사용한다. 일부 실시예들에 있어, 이러한 이온 주입들은 수직 방향으로부터 오프셋된 각도에서 수행되며, 그 결과 주입된 이온들이 주변 ONO 스택의 적어도 일 부분을 통과한다. ONO 스택을 통과시킴으로써, 각각의 이온에 의해 도달되는 범위들의 분포가 수직 주입에 의해 생성되는 것과 상이할 수 있다.

Description

수직 ＮＡＮＤ 디바이스들에 대한 다결정질 트랜지스터 채널의 도핑 방법{METHOD OF DOPING A POLYCRYSTALLINE TRANSISTOR CHANNEL FOR VERTICAL NAND DEVICES}
본 개시의 실시예들은 수직 트랜지스터 내의 채널을 도핑하는 방법에 관한 것으로서, 더 구체적으로는 수직 NAND 디바이스 내의 다결정질 트랜지스터 채널을 도핑하는 것에 관한 것이다.
점점 더 많은 트랜지스터들을 단일의 기판 상에 통합하기 위한 요구가 계속해서 증가함에 따라, 새로운 기술들이 개발되었다. 이전에, 트랜지스터 밀도의 증가들은 주로 트랜지스터 그 자체의 소형화에 의해 달성되었었다. 그러나, 기하구조들이 계속해서 줄어들게 됨에 따라, 특정 특징부들의 폭들, 예를 들어, 트랜지스터 게이트들의 폭들이 10 원자 층 미만일 수 있다. 따라서, 가능한 소형화의 정도에 대한 물리적인 한계가 존재한다.
단일의 디바이스 상에 더 많은 트랜지스터들을 통합하기 위한 계속되는 시도에 있어, 3D 디바이스들로서도 알려진 수직 디바이스들의 개념이 추진력을 획득하게 되었다. 간략하게, 전통적인 트랜지스터들은 수평적으로 배향된 소스, 드레인 및 게이트 영역들을 갖도록 만들어진다. 수직 게이트들은 이러한 특징부들을 수직 방향으로 구축하며, 그럼으로써 각각의 디바이스의 수평적 풋프린트를 감소시킨다.
그러나, 수직 디바이스들과 연관된 도전들이 존재한다. 특히, 수직 NAND 플래시 디바이스들에 대하여, 스트링 전류의 개념이 잠재적인 문제로서 논의되어 왔다. 수직 NAND 플래시 디바이스 내의 수직 방향에서의 전류는 또는 스트링 전류는 다결정질 채널의 도핑 농도의 함수이다. 이러한 채널의 부적절한 또는 비-균일한 도핑은 디바이스 동작 파라미터들 및 성능을 저하시킬 수 있다.
따라서, 성능 파라미터들이 최적화될 수 있도록 수직 NAND 플래시 디바이스들 내의 이러한 다결정질 채널을 도핑하는 방법이 존재하는 경우 유익할 것이다.
수직 플래시 디바이스 내의 다결정질 채널을 도핑하는 방법이 개시된다. 이러한 방법은 채널의 다양한 깊이들에서 채널을 도핑하기 위해 복수의 고 에너지 이온 주입들을 사용한다. 일부 실시예들에 있어, 이러한 이온 주입들은 수직 방향으로부터 오프셋된 각도에서 수행되며, 그 결과 주입된 이온들이 주변 ONO 스택의 적어도 일 부분을 통과한다. ONO 스택을 통과시킴으로써, 각각의 이온에 의해 도달되는 범위들의 분포가 수직 주입에 의해 생성되는 것과 상이할 수 있다.
제 1 실시예에 따르면, 수직 채널이 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 스택에 의해 둘러싸인 3차원 구조체 내에 도핑된 수직 채널을 생성하는 프로세스가 개시된다. 이러한 방법은, ONO 스택을 관통하여 홀(hole)을 에칭하는 단계; 홀의 측벽들을 따라 다결정질 실리콘 재료를 증착하는 단계; 및 복수의 고 에너지 이온 주입들을 사용하여 도펀트 이온들을 다결정질 실리콘 재료 내로 주입하는 단계로서, 고 에너지 주입들의 각각은 적어도 200 keV의 주입 에너지를 가지며, 주입들 중 적어도 하나는 적어도 1 MeV의 주입 에너지를 사용하여 수행되는, 단계를 포함한다.
제 2 실시예에 따르면, 수직 채널이 산화물-질화물-산화물(ONO) 스택에 의해 둘러싸인 3차원 구조체 내에 도핑된 수직 채널을 생성하는 프로세스가 개시된다. 이러한 방법은, ONO 스택을 관통하여 홀을 에칭하는 단계; 홀의 측벽들을 따라 다결정질 실리콘 재료를 증착하는 단계; 및 구조체의 표면에 대해 수직인 방향으로부터 오프셋된 각도에서 도펀트 이온들을 다결정질 실리콘 재료 내로 주입하는 단계로서, 이온들이 다결정질 실리콘 재료에 도달하기 이전에 ONO 스택의 일 부분을 통과하는, 단계를 포함한다.
제 3 실시예에 따르면, 3차원 NAND 플래시 디바이스 내에 도핑된 수직 채널을 생성하는 프로세스가 개시된다. 이러한 프로세스는, 산화물-질화물-산화물(ONO) 스택을 생성하기 위하여 산화 실리콘 및 질화 실리콘의 교번하는(alternating) 층들을 증착하는 단계; ONO 스택을 관통하는 홀을 에칭하는 단계; 홀의 측벽들을 따라 다결정질 실리콘 재료를 증착하는 단계; 다결정질 실리콘 재료를 증착하는 단계 이후에 홀 내에 유전체 재료를 증착하는 단계; 복수의 고 에너지 이온 주입들을 통해 도펀트 이온들을 다결정질 실리콘 재료 내로 주입하는 단계로서, 고 에너지 주입들의 각각은 적어도 200 keV의 주입 에너지를 가지며, 주입들 중 적어도 하나는 적어도 1MeV의 주입 에너지를 사용하여 수행되고, 주입은 디바이스의 표면에 대해 수직인 방향으로부터 오프셋된 각도에서 수행되어 이온들이 다결정질 실리콘 재료에 도달하기 이전에 ONO 스택의 일 부분을 통과하는, 단계를 포함한다.
본 개시의 더 양호한 이해를 위하여, 본원에 참조로써 포함되는 첨부된 도면들에 대한 참조가 이루어진다.
도 1은 NAND 플래시 디바이스를 도시한다.
도 2a는 도 1의 NAND 플래시 디바이스의 생성에 있어서 중간 프로세스 단계의 평면도를 도시한다.
도 2b는 도 1의 NAND 플래시 디바이스의 생성에 있어서 중간 프로세스 단계의 측면도를 도시한다.
도 2c는 도 1의 NAND 플래시 디바이스의 생성에 있어서 중간 프로세스 단계의 정면도를 도시한다.
도 3은 다결정질 실리콘 및 유전체 플러그를 갖는 NAND 플래시 디바이스의 수직 채널을 도시한다.
도 4는 수직 이온 주입을 겪는 도 3의 디바이스를 도시한다.
도 5는 기울어진 또는 각이 진 이온 주입을 겪는 도 3의 디바이스를 도시한다.
도 6은 도 1의 NAND 플래시 디바이스의 생성에 있어서 중간 프로세스 단계를 도시한다.
수직 NAND 플래시 디바이스의 생성은 3차원 구조체를 구축하기 위해 복수의 프로세스 단계들을 필요로 한다. 도 1에 도시된 최종 NAND 플래시 디바이스(100)는, 산화 실리콘과 같은 산화물(120)에 도포된 ONO(산화물-질화물-산화물) 층(110)으로 구성된 복수의 적층된 전하 트랩(trap)들(101)을 갖는다. 도 1에 있어, ONO 층(110)은 3개의 측들(즉, 상단, 하단, 및 단부)에서 산화물(120)을 둘러싸는 것으로 도시된다. 텅스텐 또는 어떤 다른 금속으로 구성될 수 있는 금속 전극들(130)이 전하 트랩들 사이에 배치된다. 복수의 중심 수직 채널들(140)은 전하 트랩들(101)의 각각과 접촉하도록 배치된다. 채널(140)은 실리콘과 같은 기판(150)과 연통할 수 있으며, 동시에 적층되는 전하 트랩들(101)은 산화 탄탈럼(TaO)과 같은 에칭 정지 층(160) 상에 구축될 수 있다. 도핑된 소스 라인(170)은 특정 워드 또는 블록의 어드레싱(addressing)을 허용하기 위하여 인접한 적층된 구조체들 사이에 배치된다.
유전체 또는 절연 재료(145)는 중심 수직 채널들(140)의 중심에 배치된다. 다결정질 실리콘과 같은 반도체성 재료(147)는 수직 채널(140)의 측벽들을 따라 배치된다. 다시 말해서, 반도체성 재료(147)는 적층된 전하 트랩들(101)과 유전체 재료(145) 사이에 배치된다. ONO 층(110)은 또한 산화물(120)이 존재하지 않는 이러한 영역들에서 반도체성 재료(147)에 인접하여 배치된다. 일부 실시예들에 있어, 인접한 적층된 전하 트랩들(101)은 유전체 또는 산화물 재료(180)에 의해 분리될 수 있다.
이러한 프로세스는 도 2a 내지 도 2c에 도시된 바와 같이, 채널 홀들을 갖는 계단형(staircased) ONO 스택을 생성함으로써 시작한다. 도 2a는 기판의 평면도를 도시하며, 반면 도 2b 및 도 2c는 각기 측면도 및 정면도이다. 이를 생성하기 위하여, 산화 탄탈럼(TaO)과 같은 에칭 정지 층(160)이 n-도핑형 실리콘과 같은 도핑된 기판(150) 상에 증착된다. 다음으로, 일련의 교번하는 산화물 층들(120) 및 질화물 층들(125)이 에칭 정지 층(160) 상에 증착된다. 이는, 그 뒤 (도 2b에서 가장 잘 보여지는 바와 같은) 계단식 에칭을 겪는 ONO 층을 갖는 블록을 생성한다. 그 후 산화물(124)이, 계단식 에칭이 발생되는 이러한 영역들에서 기판 상에 증착된다. 이러한 산화물은, 질화물 층(125)이 블록의 상단 층이 될 수 있도록 연마된다.
그 이후, 깊은 홀들(152)이 ONO 스택 내에 에칭된다. 이러한 홀들은 기판(150)까지 ONO 스택 및 에칭 정지 층(160)을 관통하여 에칭된다. 깊은 홀들(152)이 에칭된 이후에, 도 2a 내지 도 2c에 도시된 구조체가 생성된다. 깊은 홀들(152)은 수직 채널들(140)을 형성하기 위하여 그 이후에 재료로 충전된다.
다음으로, 도 3에 도시된 바와 같이, 다결정질 실리콘 재료(147)가 수직 채널(140)의 측벽들을 코팅하기 위해 사용된다. 그 뒤 유전체 재료(145)는 수직 채널(140)을 플러그(plug)하기 위해 사용된다. 이러한 다결정질 실리콘 재료(147)는 전하 트랩들 사이에 전도성 경로를 제공하기 위해 사용되며, 이와 같은 것은 바람직하게는 약 1E17 원자 cm-3의 레벨까지 도핑될 수 있다. 그러나, 수직 채널(140) 내에 이러한 다결정질 실리콘 재료를 도핑하는 것은 그것의 높은 종횡비(그것의 폭에 의해 나누어진 그것의 깊이) 때문에 어렵다. 예를 들어, 수직 채널(140)은 약 2 μm의 깊이 및 단지 약 20 nm 폭일 수 있다. 본 개시에 있어, 높은 종횡비의 특징부들은 50보다 더 큰 깊이 대 폭 비율을 갖는 것들로서 정의될 수 있다. 높은 종횡비의 특징부들은 주입 또는 증착을 사용하여 도핑하기가 어렵다. 예를 들어, 도핑된 다결정질 실리콘 채널은 도핑형 증착 기술들을 사용하여 생성될 수 있다. 제자리 도핑형(insitu doped) 폴리실리콘 증착으로 지칭되는 이러한 기술은 다결정질 실리콘 및, 붕소 또는 인과 같은 도펀트를 동시에 증착한다. 그러나, 도펀트들의 분포가 채널의 깊이에 걸쳐 균일하지 않을 수 있으며, 일부 경우들에 있어, 채널 내로의 깊이의 함수일 수 있다.
이에 더하여, 그 안에 이러한 다결정질 실리콘이 증착되는 수직 채널(140)의 직경이 줄어듦에 따라, 다결정질 실리콘의 튜브를 증착하는 것이 더 이상 가능하지 않을 수 있다. 오히려, 그 대신에 다결정질 재료는 얇은 와이어(wire)로서 깊은 홀(152) 내에 증착되어야 할 것이다. 그러면, (모든 층들을 관통하는) MeV 주입 또는 제자리 도핑형 다결정질 실리콘 이외의 다른 기술로 이러한 다결정질 재료를 도핑하는 것이 불가능하게 될 수 있다. 그러나, 이상에서 언급된 바와 같이, 제자리 도핑형 다결정질 실리콘을 사용하여 균일한 도핑 농도를 달성하는 것이 어렵다.
일 실시예에 있어, 이러한 다결정질 실리콘 재료(147)는 체인형(chained) 고 에너지 주입들을 사용하여 도핑된다. 예를 들어, 다결정질 실리콘은 각각의 주입이 상이한 주입 에너지를 갖는 일련의 주입들을 사용하여 주입될 수 있다. 본 개시에 있어, 주입은 채널 내의 특정 기판에서 특정 도핑 프로파일을 달성하기 위하여 하나 이상의 도펀트 이온들을 사용하는 특정 이온 주입 에너지에서의 이온 주입으로서 정의된다. 따라서, 특정 주입 동안 사용되는 패스(pass)들의 수 또는 시간의 지속기간이 제한되지 않는다. 오히려, 주입은 특정 범위의 깊이에서 희망되는 도펀트 농도를 생성하기 위한 요구에 기초하여 정의된다. 일부 실시예들에 있어, 이러한 고 에너지 주입들의 각각은 적어도 200 keV의 에너지를 가질 수 있다. 일부 실시예들에 있어, 이러한 주입들의 각각에 대해 사용되는 에너지는 약 200 keV 내지 2 MeV 사이일 수 있다. 일부 실시예들에 있어, 이러한 주입들 중 적어도 하나는 적어도 1 MeV의 에너지를 갖는다. 다른 실시예들에 있어, 이러한 주입들 중 적어도 하나는 적어도 1.4 MeV의 에너지를 갖는다. 다른 실시예에 있어, 이러한 주입들 중 적어도 하나는 적어도 1.8 MeV의 에너지를 갖는다. 수행되는 주입들의 수는 변화할 수 있다. 예를 들어, 일 실시예에 있어, 각기 상이한 주입 에너지를 사용하는 5회 또는 그 이상의 주입들이 수행될 수 있다. 다른 실시예에 있어, 각기 상이한 주입 에너지를 사용하는 7회 또는 그 이상의 주입들이 수행된다. 다른 실시예에 있어, 9회의 주입들이 수행될 수 있다. 이에 더하여, 일 실시예에 있어, 개별적인 주입들의 주입 에너지들은, 1.8 MeV, 1.6 Mev, 1.4 Mev, 등과 같이 약 200 keV만큼씩 서로로부터 변화할 수 있다. 이러한 상이한 에너지의 주입들은 임의의 순서로 수행될 수 있다. 다른 실시예들에 있어, 다양한 주입들 사이의 주입 에너지의 차이는 더 크거나 또는 더 작을 수 있다. 다른 실시예들에 있어, 주입 에너지 차이는 일련의 주입들 전체에 걸쳐 일정하지 않을 수 있다. 1.8 MeV 및 1.6 MeV와 같은 더 높은 에너지의 주입들은 (기판(150) 근처와 같이) 수직 채널(140)의 하단 근처에 위치된 다결정질 재료(147)를 도핑하기 위해 사용될 수 있다. 점진적으로 더 낮은 에너지의 주입들이 상단 표면에 가깝게 배치된 다결정질 재료(147)의 영역들을 도핑하기 위해 사용되며, 그 결과 상단 표면 근처의 다결정질 실리콘(147)을 도핑하기 위해 사용되는 주입의 주입 에너지는 200 keV 내지 400 keV 사이일 수 있다. 일부 실시예들에 있어, 체인형 고 에너지 주입들은 블랭킷(blanket) 주입으로서 수행된다. 다시 말해서, 체인형 고 에너지 주입들이 ONO 층들을 포함하는 전체 디바이스에 적용된다. 다른 실시예들에 있어, 패턴형 주입이 오로지 수직 채널(140) 내에만 이온들을 주입하기 위해 수행될 수 있다.
일부 실시예들에 있어, 증착되는 다결정질 실리콘(147)는 붕소와 함께와 같이 제자리에서 증착되며, 그 결과 다결정질 실리콘 및 붕소 둘 모두가 수직 채널(140)의 측벽들에 증착된다. 이러한 경우에 있어, 후속 고 에너지 체인형 주입들은 이전에 증착된 도핑된 다결정질 실리콘의 도핑 농도들을 균등화하기 위해 사용될 수 있다. 예를 들어, 다결정질 재료(147)의 고유 도핑 농도는 깊이의 함수로서 변화할 수 있다. 체인형 고 에너지 주입들은 수직 채널(140)의 높이 전체에 걸쳐 농도를 균등화하기 위해 사용될 수 있다. 다른 실시예들에 있어, 증착되는 다결정질 실리콘은 도핑되지 않는다. 이러한 실시예에 있어, 도핑 농도는 오로지 후속 체인형 고 에너지 주입들에 의해 부가된다.
일부 실시예들에 있어, 모든 체인형 고 에너지 주입들에 대해 사용되는 종은 붕소이다. 일부 실시예들에 있어, 붕소 종은 B+일 수 있다. 다른 실시예들에 있어, 붕소 종은 B++, B+++ 또는 B++++이다. 또 다른 실시예들에 있어, 복수의 붕소 종들이 사용된다. 예를 들어, 일 실시예에 있어, B++ 종은 더 높은 에너지의 주입들 중 하나 이상에 대해 사용되며, 반면 B+ 주입들은 더 낮은 에너지의 주입들 중 하나 이상에 대해 사용된다. 다른 실시예들에 있어, P+ 및 P++와 같은 인 이온들이 체인형 고 에너지 주입들에 대한 도펀트 종으로서 사용될 수 있다. 일부 실시예들에 있어, 단일 주입이 2 이상의 종, 예컨대 B+ 및 B++를 사용하여 수행될 수 있다. 일부 실시예들에 있어, 도펀트 종에 더하여, 공동-주입 종(co-implant species), 예컨대 탄소, 불소, 또는 2가 또는 다가 대전 탄소 또는 불소 종이 또한 주입될 수 있다.
일부 실시예들에 있어, 체인형 고 에너지 주입들은, 수직 채널(140) 전체에 걸쳐 일정한 도핑 농도를 보장하기 위하여 소정의 주입 에너지 레벨들 및 지속기간들에서 수행된다. 그러나, 일부 실시예들에 있어, 데이터는 다양한 층들에서의 전하 트랩들의 문턱 전압들의 편차에 기인하여 균일한 도핑 농도가 최적이 아닐 수 있다는 것을 시사할 수 있다. 따라서, 일부 실시예들에 있어, 체인형 고 에너지 주입들은, 모든 전하 트랩들의 일정한 문턱 전압들을 보장하기 위하여 수직 채널(140)의 높이를 따라 임의의 희망되는 도핑 농도를 생성하도록 조정될 수 있다.
다른 실시예들에 있어, 문턱 전압은 프로세스 편차를 보상하기 위해 변화될 수 있다. 예를 들어, 더 높은 문턱 전압은 얇은 ONO 전하 트랩 산화물 또는 더 짧은 디바이스 채널 길이를 보상하기 위해 사용될 수 있다. 다른 실시예들에 있어, 더 높은 문턱 전압들이 수직 채널(140)의 상단(또는 하단) 근처에서 요구될 수 있다. 이는 다양한 체인형 고 에너지 주입들의 주입 에너지들 및 지속기간들을 변화시킴으로써 용이하게 달성될 수 있다.
예를 들어, 일부 실시예들에 있어, 원자 프로세스 제어(automatic process control; APC)로서 지칭되는 기술을 사용하여, 디바이스 내의 각각의 전하 트랩에 대한 문턱 전압들이 디바이스가 완전히 프로세싱된 후 측정될 수 있다. 이러한 측정된 문턱 전압의 편차들은 그 다음에 프로세싱되는 디바이스들에 대한 문턱 전압들을 변경하기 위하여 다결정질 실리콘 재료에 적용되는 주입 프로파일에 대한 변경들을 피드백하기 위해 사용될 수 있다. 다시 말해서, 프로세스는 또한, 이전에 제조된 구조체의 문턱 전압들을 측정하는 단계, 및 이러한 측정된 문턱 전압들에 기초하여 후속 디바이스의 도핑 농도 프로파일을 최적화하는 단계를 포함한다. 이러한 피드백은 주입의 동작 파라미터, 예컨대 주입 도우즈, 주입 에너지 또는 다른 동작 파라미터들에 영향을 주기 위해 사용될 수 있다.
일부 실시예들에 있어, 체인형 고 에너지 주입들은, 도 4에 도시된 바와 같이 기판의 표면에 대해 수직의 각도에서 수행된다(0° 주입으로서 정의된다). 다시 말해서, 체인형 주입들이 수직 방향에서 수행된다. 이러한 방식에 있어, 수직 채널(140)의 더 낮은 부분들 내로 주입될 이온들(200)은 오로지 그것의 바로 위에 배치된 다결정질 재료(147)만을 통과한다.
다른 실시예들에 있어, 체인형 고 에너지 주입들은, 도 5에 도시된 바와 같이 이러한 수직 방향으로부터 오프셋된 각도에서 수행된다. 예를 들어, 약 20°에 이르는 것과 같은 각이 진 주입들이 다결정질 실리콘 재료(147)를 도핑하기 위해 사용될 수 있다. 이러한 기울어진 각도는 다결정질 실리콘 재료(147) 내로 주입되도록 의도된 이온들(200)이 산화물/질화물 층들(120, 125) 중 하나 이상을 통과하는 것을 허용한다. 다시 말해서, 이온들은 ONO 스택의 적어도 일 부분을 통과한다. ONO 스택의 층들(120, 125)은 주입되는 이온들에 대해 상이한 저항성(resistance)을 가질 수 있다. 상이한 재료들을 통과시킴으로써, 도펀트 이온들이 이동하는 거리가 변경될 수 있다. 예를 들어, 도펀트가 오로지 하나의 재료(예를 들어, 다결정질 실리콘 재료(147))만을 통과하는 경우, 그것의 범위는 그 재료에 의해 결정될 것이다. 주입이 기울어진 경우, 도펀트 이온들이 몇몇 재료 층들을 통과할 것이며, 각각의 이온에 의해 도달되는 범위들의 분포는 수직 주입 동안 생성되는 범위들의 분포와 상이할 수 있다. 예를 들어, 각각의 이온에 대한 범위들의 분포는 수직 주입 경우에 대한 범위들의 분포보다 더 타이트할 수 있다.
이러한 기울어진 주입은 다결정질 실리콘에 도펀트의 전부를 제공하기 위해 사용될 수 있거나, 또는 채널이 제자리 도핑형 다결정질 실리콘을 증착함으로써 생성되었을 때 도핑 농도를 균등화하기 위해 사용될 수 있다. 다른 실시예들에 있어, 이러한 기울어진 주입은 각각의 전하 트랩의 문턱 전압들에 기초하여 최적 도핑 프로파일을 생성하기 위해 사용된다.
체인형 고 에너지 주입들의 완료 후에, 다결정질 실리콘은 약 1E17 원자 cm-3 또는 그 이상일 수 있는 희망되는 도핑 농도를 가질 것이다. 이에 더하여, 도핑 농도는 수직 채널(140) 전체에 걸쳐 균일할 수 있다. 다른 실시예들에 있어, 도핑 농도는 전하 트랩들의 문턱 전압과 같은 프로세스 파라미터들을 최적화하기 위하여 깊이의 함수로서 변화할 수 있다.
체인형 고 에너지 주입 다음에, NAND 플래시 디바이스를 제조하는 프로세스가 계속된다. 도 6은 제조의 후속 단계에서의 디바이스를 도시한다. 주입 다음에, 슬릿이 ONO 스택 내로 에칭되며, 그럼으로써 스택을 절반으로 분할한다. 이러한 에칭은 ONO 스택을 관통하여 그리고 TaO 층(160)을 관통하여 진행한다. 그 뒤 공통 소스 라인(170)이 이온 주입을 사용하여 기판(150) 내에 생성된다. 질화 실리콘의 전부가 이제 뜨거운 인산의 사용을 통해 제거된다. 이는 도 6에 도시된 바와 같은 산화 실리콘(120)의 불규칙적인 형상의 스택들을 생성한다. 그 뒤 ONO 층(110)이 디바이스 상에 증착된다.
이어서, 텅스텐과 같은 금속이 이전에 제거된 질화 실리콘 층(125)(도 3 참조)을 대체하기 위하여 당업계에서 공지된 바와 같이 증착되고 에칭된다. 이는 텅스텐 전극들(130)(도 1 참조)을 생성한다. 그 다음 산화물(180)(도 1 참조)이 적용된다. 홀들은 텅스텐 전극들(130)에 대한 상호연결을 허용하기 위하여 산화물(180)(미도시) 내로 에칭된다. 이러한 홀들(미도시)은 상단 표면으로부터 각각의 텅스텐 전극(130)까지의 전도성 경로를 형성하기 위하여 금속으로 충전된다.
본 개시가 제조 시퀀스의 특정 단계에서의 체인형 고-에너지 주입들의 사용을 설명하지만, 본 개시가 이러한 실시예에 한정되지 않는다. 예를 들어, 체인형 고-에너지 주입들은 질화물 층들(125)이 제거된 이후에 수행될 수 있다. 이러한 경우에 있어, 산화물 층들이 계속해서 존재함에 따라, 기울어지거나 또는 각이 진 주입이 ONO 스택의 일 부분을 여전히 통과할 것이다. 다른 실시예들에 있어, 체인형 고-에너지 주입들은 금속 전극들이 증착된 이후에 수행될 수 있으며, 그 결과 기울어진 주입들은 산화물 및 전극 층들을 통과한다. 다시, 산화물 층들이 남아 있기 때문에, 기울어지거나 또는 각이 진 주입이 여전히 ONO 스택의 일 부분을 통과한다고 할 수 있다.
본 개시는 특정 프로세스에 따른 NAND 플래시 디바이스의 형성과 연관된 프로세스 단계들을 보여준다. 그러나, 체인형 고 에너지 주입들의 사용은 다른 프로세스들에 따라 만들어지는 NAND 플래시 디바이스들의 제조에 있어서도 마찬가지로 사용될 수 있다.
이에 더하여, 체인형 고 에너지 주입들은 도핑될 필요가 있는 깊은 채널들을 갖는 다른 3-차원 반도체 구조체들과 함께 사용될 수 있다. 예를 들어, 다른 구조체들은 ONO 층들 또는 다른 층들과 같은 층들에 의해 둘러싸인 수직 채널들을 갖는다. 이러한 다른 구조체들은 ReRAM, 및 다른 것들을 포함한다.
본 개시는 본원에서 설명된 특정 실시예에 의해 범위가 제한되지 않는다. 오히려, 본원에서 설명된 실시예들에 더하여, 본 발명의 다른 다양한 실시예들 및 이에 대한 수정예들이 이상의 설명 및 첨부된 도면들로부터 당업자들에게 자명해질 것이다. 따라서, 이러한 다른 실시예들 및 수정예들이 본 개시의 범위 내에 속하도록 의도된다. 추가로, 본 개시가 본원에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 설명되었지만, 당업자들은 이의 유용함이 이에 한정되지 않으며, 본 개시가 임의의 수의 목적들을 위한 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에서 기술되는 청구항들은 본원에서 설명된 바와 같은 본 개시의 완전한 폭과 사상의 관점에서 해석되어야만 한다.

Claims (15)

  1. 3 차원 구조체 내에 도핑된 수직 채널을 생성하는 프로세스로서, 상기 수직 채널은 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 스택에 의해 둘러싸이며, 상기 프로세스는:
    상기 ONO 스택을 관통하여 홀을 에칭하는 단계;
    상기 홀 내의 측벽들을 따라 다결정질 실리콘 재료를 증착하는 단계; 및
    복수의 고 에너지 이온 주입들을 사용하여 도펀트 이온들을 상기 다결정질 실리콘 재료 내로 주입하는 단계로서, 상기 고 에너지 주입들의 각각은 적어도 200 keV의 주입 에너지를 가지며, 상기 주입들 중 적어도 하나는 적어도 1MeV의 주입 에너지를 사용하여 수행되는, 단계를 포함하는, 프로세스.
  2. 청구항 1에 있어서,
    도펀트가 상기 다결정질 실리콘 재료와 함께 증착되며, 상기 주입하는 단계는 상기 수직 채널 전체에 걸쳐 상기 다결정질 실리콘 재료의 도핑 농도 프로파일을 균등화하기 위해 사용되는, 프로세스.
  3. 청구항 1에 있어서,
    상기 3 차원 구조체는 복수의 전하 트랩(charge trap)들을 포함하며, 상기 복수의 고 에너지 이온 주입들은 상기 복수의 전하 트랩들의 각각의 문턱 전압을 최적화하는 상기 다결정질 실리콘 재료의 도핑 농도 프로파일을 생성하는, 프로세스.
  4. 청구항 3에 있어서,
    이전에 제조된 구조체의 상기 문턱 전압들을 측정하는 단계;
    상기 다결정질 실리콘 재료의 최적화된 도핑 농도 프로파일을 결정하기 위해 상기 측정된 문턱 전압들을 사용하는 단계; 및
    상기 최적화된 도핑 농도 프로파일을 생성하기 위하여 상기 주입의 동작 파라미터를 변경하는 단계를 더 포함하는, 프로세스.
  5. 3 차원 구조체 내에 도핑된 수직 채널을 생성하는 프로세스로서, 상기 수직 채널은 산화물-질화물-산화물(ONO) 스택에 의해 둘러싸이며, 상기 프로세스는:
    상기 ONO 스택을 관통하여 홀을 에칭하는 단계;
    상기 홀 내의 측벽들을 따라 다결정질 실리콘 재료를 증착하는 단계; 및
    상기 3 차원 구조체의 표면에 대해 수직인 방향으로부터 오프셋된 각도에서 도펀트 이온들을 상기 다결정질 실리콘 재료 내로 주입하는 단계로서, 상기 이온들은 상기 다결정질 실리콘 재료에 도달하기 이전에 상기 ONO 스택의 일 부분을 통과하는, 단계를 포함하는, 프로세스.
  6. 청구항 5에 있어서,
    도펀트가 상기 다결정질 실리콘 재료와 함께 증착되며, 상기 주입하는 단계는 상기 수직 채널 전체에 걸쳐 상기 다결정질 실리콘 재료의 도핑 농도 프로파일을 균등화하기 위해 사용되는, 프로세스.
  7. 청구항 5에 있어서,
    상기 3 차원 구조체는 복수의 전하 트랩들을 포함하며, 복수의 고 에너지 이온 주입들은 상기 복수의 전하 트랩들의 각각의 문턱 전압을 최적화하는 상기 다결정질 실리콘 재료의 도핑 농도 프로파일을 생성하는, 프로세스.
  8. 청구항 7에 있어서,
    이전에 제조된 구조체의 상기 문턱 전압들을 측정하는 단계;
    상기 다결정질 실리콘 재료의 최적화된 도핑 농도 프로파일을 결정하기 위해 상기 측정된 문턱 전압들을 사용하는 단계; 및
    상기 최적화된 도핑 농도 프로파일을 생성하기 위하여 상기 주입의 동작 파라미터를 변경하는 단계를 더 포함하는, 프로세스.
  9. 3차원 NAND 플래시 디바이스 내에 도핑된 수직 채널을 생성하는 프로세스로서,
    산화물-질화물-산화물(ONO) 스택을 생성하기 위해 산화 실리콘 및 질화 실리콘의 교번하는 층들을 증착하는 단계;
    상기 ONO 스택을 관통하여 홀을 에칭하는 단계;
    상기 홀의 측벽들을 따라 다결정질 실리콘 재료를 증착하는 단계;
    상기 다결정질 실리콘 재료를 증착하는 단계 이후에 상기 홀 내로 유전체 재료를 증착하는 단계; 및
    복수의 고 에너지 이온 주입들을 통하여 도펀트 이온들을 상기 다결정질 실리콘 재료 내로 주입하는 단계로서, 상기 고 에너지 주입들의 각각은 적어도 200 keV의 주입 에너지를 가지며, 상기 주입들 중 적어도 하나는 적어도 1 MeV의 주입 에너지를 사용하여 수행되고, 상기 주입하는 단계는 상기 디바이스의 표면에 대해 수직인 방향으로부터 오프셋된 각도에서 수행되어 상기 이온들이 상기 다결정질 실리콘 재료에 도달하기 이전에 상기 ONO 스택의 일 부분을 통과하는, 단계를 포함하는, 프로세스.
  10. 청구항 9에 있어서,
    도펀트가 상기 다결정질 실리콘 재료와 함께 증착되며, 상기 주입하는 단계는 상기 수직 채널 전체에 걸쳐 상기 다결정질 실리콘 재료의 도핑 농도 프로파일을 균등화하기 위해 사용되는, 프로세스.
  11. 청구항 9에 있어서,
    상기 3 차원 NAND 플래시 디바이스는 복수의 전하 트랩들을 포함하며, 상기 복수의 고 에너지 이온 주입들은 상기 전하 트랩들의 각각의 문턱 전압을 최적화하는 상기 다결정질 실리콘 재료의 도핑 농도 프로파일을 생성하는, 프로세스.
  12. 청구항 11에 있어서,
    이전에 제조된 3 차원 NAND 플래시 디바이스의 상기 문턱 전압들을 측정하는 단계;
    상기 다결정질 실리콘 재료의 최적화된 도핑 농도 프로파일을 결정하기 위해 상기 측정된 문턱 전압들을 사용하는 단계; 및
    상기 최적화된 도핑 농도 프로파일을 생성하기 위하여 상기 주입의 동작 파라미터를 변경하는 단계를 더 포함하는, 프로세스.
  13. 청구항 9에 있어서,
    다결정질 실리콘 재료 및 유전체 재료의 상기 증착 이후에 상기 질화 실리콘 층들을 제거하여 상기 산화 실리콘 층들 사이에 공간들을 생성하는 단계; 및
    전극을 형성하기 위하여 상기 공간들 내에 금속을 증착하는 단계를 더 포함하며,
    상기 주입하는 단계는 상기 제거하는 단계 이전에 수행되는, 프로세스.
  14. 청구항 9에 있어서,
    다결정질 실리콘 재료 및 유전체 재료의 상기 증착 이후에 상기 질화 실리콘 층들을 제거하여 상기 산화 실리콘 층들 사이에 공간들을 생성하는 단계; 및
    전극을 형성하기 위하여 상기 공간들 내에 금속을 증착하는 단계를 더 포함하며,
    상기 주입하는 단계는 상기 제거하는 단계 이후에 그리고 상기 금속을 증착하는 단계 이전에 수행되는, 프로세스.
  15. 청구항 9에 있어서,
    다결정질 실리콘 재료 및 유전체 재료의 상기 증착 이후에 상기 질화 실리콘 층들을 제거하여 상기 산화 실리콘 층들 사이에 공간들을 생성하는 단계; 및
    전극을 형성하기 위하여 상기 공간들 내에 금속을 증착하는 단계를 더 포함하며,
    상기 주입하는 단계는 상기 제거하는 단계 이후에 그리고 상기 금속을 증착하는 단계 이후에 수행되는, 프로세스.
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