KR20100025716A - 반도체 소자의 게이트 패턴 형성방법 - Google Patents

반도체 소자의 게이트 패턴 형성방법 Download PDF

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Abstract

본 발명은 셀의 동작 오류를 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막 및 불순물 이온이 도핑된 제1 도전막이 적층된 반도체 기판이 제공되는 단계, 및 제1 도전막에 불순물 이온과 동일한 불순물 이온을 추가로 주입하는 단계를 포함한다.
도핑 농도, 문턱 전압 산포, 플로팅 게이트막

Description

반도체 소자의 게이트 패턴 형성방법{Manufacturing method of gate pattern for semiconductor device}
본 발명은 반도체 소자의 게이트 패턴 형성방법에 관한 것으로서 특히 플로팅 게이트의 도펀트 농도를 향상시켜 셀의 동작 오류를 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
최근 반도체 소자의 안정적인 구동을 위해서 문턱 전압 산포 특성을 최소화하기 위한 방안에 대해 활발히 개발되고 있다. 특히 반도체 소자의 고집적화를 위해 하나의 메모리 셀에 하나의 비트에 대응하는 데이터를 저장하는 단일 레벨 셀(Single-level Cell : SLC) 방식 대신 하나의 메모리 셀에 다수의 비트들의 데이터를 저장하는 다중 레벨 셀(Mult-level Cell : 이하, "MLC"라 함) 방식을 이용하는 경우, 각 레벨의 문턱 전압이 중첩되지 않게 해야하므로 문턱 전압 산포의 최소화가 절실히 요구된다.
이와 같은 문턱 전압 산포가 넓을 경우, 각 레벨의 프로그램 문턱 전압이 중 첩되어 비정상적으로 구동하는 셀이 발생하게 된다.
비정상적으로 구동하는 셀은 문턱 전압 산포 뿐 아니라 반도체 소자를 구성하는 패턴들의 특성이 저하될 경우 증가하게 된다.
이와 같은 비정상적으로 구동하는 셀이 증가될수록 반도체 소자의 구동이 불안정해지므로 셀 동작 오류를 감소시키기 위한 반도체 소자의 형성방법이 요구된다.
본 발명은 셀의 동작 오류를 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막 및 불순물 이온이 도핑된 제1 도전막이 적층된 반도체 기판이 제공되는 단계, 및 제1 도전막에 불순물 이온과 동일한 불순물 이온을 추가로 주입하는 단계를 포함한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 제1 도전막에 상기 불순물 이온을 추가로 주입하는 단계 이후에 제1 도전막, 게이트 절연막 및 반도체 기판을 식각하여 트랜치를 형성하는 단계, 트랜치 내부에 소자 분리막을 형성하는 단계, 소자 분리막 및 제1 도전막을 포함하는 반도체 기판 상에 유전체막 및 제2 도전막을 형성하는 단계, 및 제2 도전막, 유전체막 및 제1 도전막을 식각하는 단계를 포함한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막 및 불순물 이온이 도핑된 제1 도전막이 적층된 반도체 기판이 제공되는 단계, 제1 도전막, 게이트 절연막 및 반도체 기판을 식각하여 트랜치를 형성하는 단계, 트랜치 내부에 소자 분리막을 형성하는 단계, 소자 분리막 및 제1 도전막을 포함하는 반도체 기판 상에 유전체막 및 제2 도전막을 형성하는 단계, 제2 도전막, 유전체막 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계, 및 게이트 패턴의 제1 도전막에 경사 이온 주입공정으로 불순물 이온과 동일한 불순물 이온을 추가로 주입하는 단계를 포함한다.
본 발명에 따른 제2 실시 예에서 소자 분리막 및 제1 도전막을 포함하는 반도체 기판 상에 유전체막 및 제2 도전막을 형성하는 단계에서 제2 도전막 상에 하드 마스크 패턴이 더 형성될 수 있다.
본 발명에 따른 제1 및 제2 실시 예에서 불순물 이온은 인을 포함한다.
본 발명에 따른 제1 및 제2 실시 예에서 제1 도전막은 언도프트 폴리 실리콘 및 도프트 폴리 실리콘이 적층되어 형성된다.
본 발명에 따른 제2 실시 예의 경사 이온주입 공정을 실시하는 단계에서 이온 주입 각도를 조절하여 게이트 패턴 양측의 반도체 기판에 접합영역을 형성한다.
본 발명은 불순물 이온이 도핑된 도전막 형성 후, 도전막에 동일한 불순물 이온을 추가로 주입함으로써 도전막에 포함된 불순물 이온의 도핑 농도를 향상시켜 비정상적으로 동작하는 셀이 발생하는 현상을 개선할 후 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
반도체 소자는 폴리 실리콘막으로 이루어진 도전 패턴을 포함한다. 예를 들어 플래시 소자의 경우, 게이트 절연막, 플로팅 게이트막, 유전체막 및 콘트롤 게이트막이 적층된 게이트 패턴을 포함한다. 게이트 패턴에 포함된 막들 중 플로팅 게이트막은 언도프트 폴리 실리콘층 및 도프트 폴리 실리콘층의 이중 구조로 형성된다. 플로팅 게이트막의 도프트 폴리 실리콘층에는 인(P) 등의 불순물 이온이 도핑되어 있다. 도프트 폴리 실리콘층에 포함된 도펀트는 플로팅 게이트막 형성 후, 열처리 공정에 의해 언도프트 폴리 실리콘층으로 확산된다. 이에 따라 도프트 폴리 실리콘층 상부 즉, 플로팅 게이트막 상부의 불순물 이온 도핑 농도가 감소하게 된다. 플로팅 게이트막에 포함된 불순물 이온 도핑 농도 감소는 반도체 소자에 포함된 셀의 오동작과 밀접한 연관이 있다.
도 1은 폴리 실리콘막에 포함된 불순물 이온 도핑 농도와 비정상적으로 프로그램되는 셀 사이의 관계를 나타내는 그래프이다. 도 1에서는 종래 비정상적으로 프로그램되는 셀의 비율 및 폴리 실리콘막의 도핑 농도의 비율을 1로 하여 나타낸 그래프이다.
도 1을 참조하면, 폴리 실리콘막에 포함된 불순물 이온 도핑 농도가 증가할수록 비정상적으로 프로그램되는 셀이 줄어드는 것을 알 수 있다. 불순물 이온의 도핑 농도에 따라 비정상적으로 프로그램되는 셀이 줄어드는 실험결과를 참조하여, 본 발명에서는 플로팅 게이트막의 불순물 이온 도핑 농도를 증가시킬 수 있는 반도체 소자의 게이트 패턴 형성방법을 제시한다.
도 2a 및 도 2b는 본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법을 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상에 게이트 절연막(203) 및 제1 도전막(205)을 형성한다. 제1 도전막(205)은 플로팅 게이트막으로서, 언도프트 폴리 실리콘층 및 도프트 폴리 실리콘층의 이중구조로 형성될 수 있다. 도프트 폴리 실리콘층에는 인(P)등의 n형 불순물 이온이 도핑되어 있다. 이와 같이 도프트 폴리 실리콘층을 포함하는 제1 도전막(205) 형성 후, 도프트 폴리 실리콘층의 도펀트가 확산될 수 있도록 어닐링(annealing)을 실시한다. 도면에 도시하지 않았으나, 제1 도전막(205), 게이트 절연막(203) 및 반도체 기판(201)은 하드 마스크 패턴을 식각 마스크로 식각된다. 이에 따라 반도체 기판(201)에는 트랜치가 형성되고 트랜치 내에 소자 분리막(207)이 형성된다. 이와 같이 트랜치와 동일한 하드 마스크 패턴을 통해 패터닝되는 제1 도전막(205)은 소자 분리막(207)에 나란하게 형성된다.
도 2b를 참조하면, 제1 도전막(205)의 불순물 이온 도핑 농도를 증가시키기 위해 제1 도전막(205)에 도핑된 불순물 이온과 동일한 불순물 이온을 추가로 주입한다. 이 후, 제1 도전막(205) 상에 유전체막 및 제2 도전막을 형성한 후 소자 분리막(207)에 교차되는 방향으로 제2 도전막, 유전체막 및 제1 도전막(205)을 식각하여 게이트 패턴을 형성한다. 여기서 제2 도전막은 콘트롤 게이트막이다.
이와 같이 본 발명의 제1 실시 예에 따른 게이트 패턴 형성방법에서는 제1 도전막(205) 형성 후, 불순물 이온을 추가로 주입함으로써 제1 도전막(205)에 포함된 불순물 이온의 도핑 농도를 향상시킬 수 있다.
도 3은 본 발명의 제2 실시 예에 따른 게이트 패턴 형성방법을 나타내는 단면도이다. 도 3에서는 설명의 편의상 도 2a 및 도 2b에서와 다르게 소자 분리막에 나란한 방향으로 게이트 패턴을 절취하여 도시하였다.
도 3을 참조하면, 본 발명의 제2 실시 예에 따른 게이트 패턴 형성방법은 먼저, 게이트 절연막(303), 소자 분리막(미도시) 및 제1 도전막(305)이 형성된 반도체 기판(301) 상에 유전체막(309), 제2 도전막(313) 및 하드 마스크 패턴(315)을 적층한다.
이 때, 도 2a에서 상술한 바와 같이 제1 도전막(305)은 플로팅 게이트막으로서, 언도프트 폴리 실리콘층 및 도프트 폴리 실리콘층의 이중구조로 형성될 수 있으며, 도프트 폴리 실리콘층 형성 후 어닐 공정을 통해 도프트 폴리 실리콘층의 불순물 이온이 언도프트 폴리 실리콘층으로 확산된다.
제2 도전막(313)은 콘트롤 게이트막으로서, 폴리 실리콘막(309)과 금속막(311)이 적층된 구조로 형성될 수 있다. 금속막(311)은 텅스텐(W)등의 저저항 금속으로 이루어져 제2 도전막(313)의 저항을 감소시킨다.
이 후, 하드 마스크 패턴(315)을 식각 마스크로 제2 도전막(313), 유전체막(309),및 제1 도전막(305)을 식각함으로써 게이트 패턴(317)이 패터닝된다. 이 때, 게이트 절연막(303)이 더 식각될 수 있다. 본 발명의 제2 실시 예에서는 게이 트 패턴(317)이 패터닝된 후, 경사 이온 주입 공정으로 제1 도전막(305)을 타겟으로 제1 도전막(305)에 포함된 불순물 이온과 동일한 불순물 이온을 추가로 주입한다. 이때 반도체 기판(301)에 수직한 축에 대한 각인 이온 주입 각도(θ)는 제1 도전막(305)만을 타겟으로 하기 위해 게이트 패턴(317)에 포함된 전체 구조물의 높이(h1)와 제1 도전막(303)의 높이(h2)의 차이(즉, h1-h2), 게이트 패턴(317) 사이의 간격(l), 및 게이트 패턴(317)의 폭 등을 고려하여 설정하는 것이 바람직하다. 즉, 이온 주입 각도(θ)는 게이트 패턴(317)의 폭 및 높이에 따라 달라질 수 있다. 예를 들어 게이트 패턴(317)의 폭이 48nm, 게이트 패턴(317)의 높이가 2300Å인 경우, 게이트 패턴(317)에 의해 가리지 않고 제1 도전막(305)만을 타겟으로 하기 위해서 이온 주입 각도(θ)는 15°인 것이 바람직하다.
이와 같이 본 발명의 제2 실시 예에서는 제1 도전막(305)에 추가로 불순물 이온을 주입하는 공정이 게이트 패턴(317)을 패터닝한 후 실시되는 것만 다를 뿐 그 외에 동일하다. 즉, 본 발명의 제2 실시 예에서도 제1 도전막(305) 형성 후, 불순물 이온을 추가로 주입함으로써 제1 도전막(305)에 포함된 불순물 이온의 도핑 농도를 향상시킬 수 있다. 또한, 제2 실시 예의 경우 제1 도전막(305)에 불순물 이온을 주입하는 경사 이온 주입 공정 시, 이온 주입 각도 및 불순물 이온의 농도를 조절하여 게이트 패턴(317) 양측의 반도체 기판(301)에 접합영역을 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 폴리 실리콘막에 포함된 불순물 이온 도핑 농도와 비정상적으로 프로그램되는 셀 사이의 관계를 나타내는 그래프.
도 2a 및 도 2b는 본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법을 나타내는 단면도들.
도 3은 본 발명의 제2 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201, 301 : 반도체 기판 203, 303 : 게이트 절연막
205, 305 : 플로팅 게이트막 207 : 소자 분리막
307 : 유전체막 313 : 콘트롤 게이트막
309 : 폴리 실리콘막 311 : 금속막
315 : 하드 마스크 패턴 317 : 게이트 패턴

Claims (7)

  1. 게이트 절연막 및 불순물 이온이 도핑된 제1 도전막이 적층된 반도체 기판이 제공되는 단계; 및
    상기 제1 도전막에 상기 불순물 이온과 동일한 불순물 이온을 추가로 주입하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막에 상기 불순물 이온을 추가로 주입하는 단계 이후,
    상기 제1 도전막, 게이트 절연막 및 반도체 기판을 식각하여 트랜치를 형성하는 단계;
    상기 트랜치 내부에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 및 상기 제1 도전막을 포함하는 상기 반도체 기판 상에 유전체막 및 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  3. 게이트 절연막 및 불순물 이온이 도핑된 제1 도전막이 적층된 반도체 기판이 제공되는 단계;
    상기 제1 도전막, 게이트 절연막 및 반도체 기판을 식각하여 트랜치를 형성 하는 단계;
    상기 트랜치 내부에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 및 상기 제1 도전막을 포함하는 상기 반도체 기판 상에 유전체막 및 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 상기 제1 도전막에 경사 이온 주입공정으로 상기 불순물 이온과 동일한 불순물 이온을 추가로 주입하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  4. 제 3 항에 있어서,
    상기 소자 분리막 및 상기 제1 도전막을 포함하는 상기 반도체 기판 상에 유전체막 및 제2 도전막을 형성하는 단계에서 상기 제2 도전막 상에 하드 마스크 패턴이 더 형성된 반도체 소자의 게이트 패턴 형성방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 불순물 이온은 인을 포함하는 반도체 소자의 게이트 패턴 형성방법.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 제1 도전막은 언도프트 폴리 실리콘 및 도프트 폴리 실리콘이 적층되어 형성된 반도체 소자의 게이트 패턴 형성방법.
  7. 제 3 항에 있어서,
    상기 경사 이온주입 공정을 실시하는 단계에서
    이온 주입 각도를 조절하여 상기 게이트 패턴 양측의 상기 반도체 기판에 접합영역을 형성하는 반도체 소자의 게이트 패턴 형성방법.
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