KR920004371B1 - 부상 게이트를 갖는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 기판 상부에 반도체 소자를 배열한 일반적인 상태를 나타낸 평면도.
제 2a 도는 종래기술에 의해 형성된 반도체 소자에서 제 1 도의 A-A'선을 따라 절단한 상태의 단면도.
제 2b 도는 종래의 기술에 의해 형성된 반도체 소자에서 제 1 도의 B-B'선을 따라 절단한 상태의 단면도.
제 3a 도는 내지 제 3d 도는 본 발명에 의해 형성된 반도체 소자에서 제 1 도의 C-C'선을 따라 절단한 상태를 공정순서에 의하여 나타낸 단면도.
제 4a 도는 본 발명에 의해 형성된 소자에서 제 1 도의 A-A'선을 따라 절단한 상태를 나타낸 단면도.
제 4b 도는 본 발명에 의해 형성된 소자에서 제 1 도의 B-B'선을 따라 절단한 상태를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : P+영역
3 : 드레인 영역 4 : 소오스영역
5 : 게이트 산화막 6 : 부상 게이트(Floating Gate)
7 : 중간 폴리 산화막(Inter Poly Oxide) 8 : 조절게이트(Control gate)
9 : 절연층 10 및 11 : 금속층
12 : 절연층 13 : 필드 차폐 플레이트
14 : 필드 산화막 15 : P++영역
16 : P++영역
본 발명은 부상 게이트(Floating Gate)를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 종래의 LOCOS 방식에 의한 격리 방식을 탈피하고 대신에, 필드 차폐 플레이트(Field Shilded Plate)용 폴리 실리콘을 이용한 격리방식으로 하고, 필드 차폐 플레이트 하부에도 P++영역을 형성하여 반도체 소자의 집적도 및 특성도 개선한 부상 게이트를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
부상 게이트를 갖는 반도체 소자는 부상 게이트(Floating Gate)에 인위적으로 전하를 유기시키거나 소거하므로서 데이타를 보존하는 소자 즉 EPROM(Electrical Programable Read Only Memory) 또는 EEPROM(Electrical Elaseable Programable Read Only Memory)등이 있다.
종래의 EPROM의 구조는 제 2a 도 및 2b 도에 나타낸 바와같이 게이트 산화막(5)위에 전하를 보존할 수 있는 부상 게이트(6)와 EPROM의 동작을 조절할 수 있는 조절게이트(8), 그리고 부상 게이트(6)와 조절게이트(8)사이에 존재하는 중간 폴리 산화막(7)이 있으며, 소자와 소자사이에 LOCOS 공정으로 필드 산화막(14)이 형성된다.
그 동작을 살펴보면 부상 게이트(6)에 전하가 보존되지 않은 초기 상태의 EPROM 문턱 전압은 보통 1.5-2.5V이다. EPROM을 프로그램시킬 때에는 조절게이트(8)에 약 12-20V, 드레인영역에 7-10V, 소오스영역 및 기판은 GND에 접속하면, 채널내에서 발생하게 되는 캐리어(일반적으로 hot carrier라고 한다)가 게이트 산화막을 통과하여 부상전극에 모이게 된다. 이렇게되면 EPROM의 문턱전압은 부상전극의 전하량에 따라 5V-8V로 이동하게되어, 데이터를 보전하게 된다. 따라서, EPROM에서는 프로그램시의 고전압 때문에 이웃하고 있는 EPROM(Memory Cell)과의 격리 기능이 중요한 작용을 한다.
그러나, 제 3 도에서 나타낸 바와같이 종래의 필드 산화막은 질화막을 마스크층으로 사용하여 선택적으로 산화막을 형성시키는 LOCOS 방식을 사용하므로써 여러 가지 문제점이 발생된다.
첫째, 질화막을 이용하여 선택적으로 산화막을 형성시킬때 질화막의 측면에 산화막 형성시 스트레스로 인한 결함이 야기된다.
둘째, 고전압에 의한 격리(Isolation) 기능을 원활하게 수행하기 위해 두꺼운 필드 산화막 및 그 하부에 P++영역을 형성해야 한다.
셋째, EPROM의 특성상 두꺼운 필드 산화막은 부상 게이트와 조절게이트의 적층구조로 발생되는 단차(Topoloty)에 의한 공정의 난이도가 발생한다.
넷째, 필드 산화막 형성시 생겨나는 새부리(Bird,s Beak)에 의한 EPROM의 채널폭이 감소되어 EPROM동작시 전류가 감소된다.
다섯째, 상기의 문제점은 고집적도를 개선하는데 장애요인이 된다.
또한, 고집적도화가 되는 EPROM 추세에서 볼 때 채널거리(N+와 N+ 사이의 거리)는 더욱 짧아지게 된다. 이때, 소오드와 드레인간의 펀치트루(Punchthrough) 특성이 문제가 된다. EPROM의 프로그램시 드레인에 인가되는 전압이 7-10V임을 감안할때, 소오스와 드레인간의 펀치트루 전압은 인가되는 전압보다 2-3V 이상이 높아야 한다. 따라서, 소오스와 드레인의 접합 깊이를 줄이고 효과적으로 채널거리를 늘리는 방법과 EPROM의 특성 조절을 위하여, 소오스와 드레인 하부에 P+영역(2)의 농도를 높여야 한다. 그러나 이때의 문제점은 접합깊이를 줄이는 것은 한계성이 있으며 접합이 너무 얇게 형성되면 접합의 누설전류와 항복전압 특성이 저하된다. 또한 P+영역(2)의 농도를 높이게되면 캐리어의 이동도 저하, EPROM의 전류감소 및 프로그램이 되지 않았을때 초기 문턱전압의 상승이 수반된다.
따라서, 본 발명은 종래기술로 문제점을 해결하기 위하여, 소오스 및 드레인영역 하부에 P++영역을 형성시키고 또한 필드 차폐 플레이트를 형성하고 그 하부에도 P++영역을 형성하여, 문턱전압 상승과 펀치트루 특성을 향상시킨 부상 게이트를 갖는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 한 특징에 의하면 P형 기판(1)에 절연층(12)을 산화막층 또는 ONO층으로 500-1000Å 정도 형성한다음, 이온주입 공정으로 P형 기판(1)에 P+영역(2)을 형성하는 단계와, 상기 절연층(12)상부에 필드 차폐 플레이트를 N형 폴리 실리콘 등으로 3000-5000Å 정도 증착하는 단계와, 게이트 전극이 형성될 부분의 상기 필드 차폐 플레이트(13)와 절연층(12)을 사진 식각 공정으로 소정부분 제거하여 필드 차폐 플레이트(13)를 형성하는 단계와, 상기 노출된 P+영역(2) 및 전도물질(4)의 상부 및 측면에 게이트 산화막(5)을 300-400Å 정도로 성장시키는 단계와, 상기 게이트 산화막(5) 상부에 부상 게이트용 N형 폴리 실리콘을 증착한후 패턴 공정에 의한 부상 게이트(6)를 형성하는 단계와, 상기 부상 게이트(6) 상부 및 측면에 중간 폴리 산화막(7)으로 산화막 또는 ONO층을 200-700Å 정도 형성하는 단계와, 상기 중간 폴리 산화막(7) 상부에 N형 폴리 실리콘등으로 소정두께 증착하여 패턴 공정에 의해 조절게이트(8)를 형성하는 단계와, 상기 P+영역(2)에 이온주입 공정으로 N+소오스영역(4) 및 드레인영역(3)을 형성하고 고농도 P형 불순물을 이온주입하여 P++영역(16)을 형성하는 단계와, 상기 부상 게이트(6)와 조절게이트(8) 주변에 산화막, BPSG층 또는 PSG층으로 절연층(9)을 형성하는 단계와, 상기 소오스영역(4)과 드레인영역(3) 상부의 소정부 절연층(9)을 제거한 후 금속층을 증착하여 패턴 공정으로 금속층(10 및 11)을 형성하는 단계로 이루어지는 부상 게이트를 갖는 반도체 소자 제조방법을 특징으로한다.
본 발명의 다른 특징에 의하면, 기판(1)에 형성된 P+영역(2)내에 형성된 N형 소오스영역(4)과 드레인영역(3)과, 소오스영역(4) 및 드레인영역(3) 하부의 P+영역에 소정깊이로 형성된 P++영역(16)과, 필드 차폐 플레이트(13) 하부의 P+영역에 소정깊이로 형성된 P++영역(16)과, 상기 소오스영역(4) 및 드레인영역(3)간 상부에는 순차적으로 각각 소정두께로 형성된 게이트 산화막(5), 부상 게이트(6), 중간 폴리 산화막(7) 및 조절게이트(8)와, 상기 부상 게이트(6)와 조절게이트(8) 주변에 절연층(9)이 형성되고, 소오스영역(4)과 드레인영역(3)상의 일부절연층(9)이 제거되어 형성된 금속층(10 및 11)과, 상기 부상 게이트(6)전, 후 측면의 P+영역(2)상에 각각 소정 두께로 형성된 절연층(12) 및 필드 차폐 플레이트(13)로 이루어진 부상 게이트를 갖는 반도체 소자를 특징으로 한다.
본 발명의 필드 차폐 플레이트의 기술적 원리를 간략하게 나타내면 다음과 같다.
일반적으로, N+ 폴리 실리콘을 게이트 전극으로 사용하는 문턱전압은 N채널인 경우,
VTH≒-0.55+
+(QB-QSS)/COX로 표시된다.
따라서, 게이트 산화막이 두껍게 되면,
가 감소되어 VTH가 커지게 된다. 그러므로 게이트 산화막 하부의 농도가 일정한 상태에서 소자분리 영역에 형성되는 절연층(Field Shielded Oxide)의 두께를 게이트 산화막보다 두껍게 하므로써, 분리영역의 전도상태가 EPROM보다 높은 전압에서 유기되도록 한다. 또한 분리영역의 절연층 상부에 형성되는 전도물질(필드 차폐 플레이트)이 일반적인 트랜지스터와 비교할때 게이트 전극에 해당하는데, 이 전도물질을 항상 GND로 유지하므로서 소자분리 분리영역에 형성되는 트랜지스터를 항상 OFF 상태로하여 소자분리 기능을 수행하도록 한다.
본 발명에 의하면 소오스와 드레인영역에 P++영역이 형성되어 N+소오스 및 드레인영역을 감싸고 있으며, P++영역을 형성하는 공정을 소오스 및 드레인영역 형성한후 즉시 붕소(B)등을 이온주입함으로써 쉽게 형성할 수 있는 것이다.
또한, 소오스 및 드레인영역 둘레에 P++영역보다 더 높은 P++영역이 존재함으로써, 채널거리가 축소되어도 펀치트루 특성이 현저히 개선되는데, 예를들어 P++영역이 형성된 소자와 형성되지 않은 소자와는 펀치트루 전압이 2-2.5배 이상 차이가 발생한다. 그리고 P++영역이 채널영역에는 형성되지 않음으로 이동도 감소, 전류감소, 초기상태의 문턱전압 상승 문제는 전혀 관계 없다.
이하, 본 발명을 첨부된 도면을 참고하여 상세히 설명하기로 한다.
제 1 도는 부상 게이트를 갖는 반도체 소자를 배열한 상태를 나타낸 평면도로써, 액티브영역(X 및 Y), 소자분리영역(W 및 Z), 게이트전극 영역(부상 게이트(6) 및 조절게이트(8)) 및 액티브영역(X 및 Y)에 소오스 및 드레인 영역이 형성되는 위치를 표시하여 주고 있다.
제 2a 도는 종래 기술에 의해 형성된 소자에서 제 1 도의 A-A선을 따라 절단한 상태 단면도로써, 실리콘 기판(1)에 P+영역(2)을 형성하고, 그 상부에 게이트 산화막(5), 부상게이트(6), 중간 폴리 산화막(7), 조절게이트(8)를 순차적으로 소정의 크기로 형성한다. 그후, 이온주입 공정으로 P+영역(2)에 소정 깊이로 N형 소오스 및 드레인영역(4 및 3)을 형성하고, 게이트전극 주변에 절연층(9)을 두껍게 도포한다. 다음, 드레인영역(3) 및 소오스영역(4) 상부의 절연층(9)의 소정부분 식각하여 금속층(10 및 11)을 형성한 상태의 단면도이다.
제 2b 도는 종래기술에 의해 형성된 소자에서 제 1 도의 B-B'선을 따라 절단한 상태의 단면도로써, LOCOS 방식에 의해 형성된 필드 산화막을 나타낸다. 공정방법을 살펴보면, 기판(1)에 P+영역(2)을 형성하고 그 상부에 질화막(도면에 도시되지 않음)을 침착한 다음, 다시 필드 산화막(14)이 형성된 부분의 상기 질화막을 제거한다. 그후 노출된 P+영역(2)에 P++농도를 이온주입하고 산화공정을 실시하여 P++영역(15) 및 필드 산화막(14)을 형성한다. 그리고, 제 2a 도의 공정에서 드레인영역(3)을 형성할 때, 제 2b 도의 드레인영역(3)과 드레인영역(3A)을 형성하고, 역시 제 2a 도와 같이 절연층(9)과 금속(10 및 10A)을 형성한다.
제 3 도 내지 제 3d 도는 본 발명에 의해 형성된 소자에서 제 1 도의 C-C'선을 따라 절단한 상태의 단면도로써, 제 3a 도는 P형 기판(1)에 필드 차폐 산화막용 절연층(12)을 산화막층 또는 ONO(Oxide-Nitride-Oxide) 층으로 500-1000Å 정도의 두께로 형성하고, EPROM의 문턱전압을 조절할 수 있도록 P+영역(2)을 이온주입으로 기판(1)내에 형성한 상태의 단면도이다.
제 3b 도는 상기 절연층(12)상부에 필드 차폐 플레이트(13)를 N형 폴리 실리콘 등으로 3000-5000Å 정도 증착한다. 그후, EPROM의 게이트 산화막이 형성될 부분을 사진식각 공정으로 상기 필드 차폐 플레이트(13)와 절연층(12)을 소정부분 제거한 다음, 게이트 산화막(5)을 약 300-400Å 정도를 전체적으로 성장시킨 상태의 단면도이다. 제 3c 도는 상기 게이트 산화막(5) 상부에 부상 게이트(6)를 N형 폴리 실리콘 등으로 소정두께 형성한후, 패턴 공정에 의해 부상 게이트(6)를 형성한 상태의 단면도이다.
제 3d 도는 상기 부상 게이트(6) 상부에 중간 폴리 산화막(7)으로 예를 들어 산화막 또는 ONO층등을 200-700Å정도 형성한후, N형 폴리실리콘 등으로 소정두께 형성하고 패턴공정에 의해 조절게이트(8)를 형성한 상태의 단면도이다.
제 4a 도는 본 발명에 의해 형성된 소자에서 제 1 도의 A-A'선을 따라 절단한 상태의 단면도로써, 기판(1) 상부에 절연층(제 3a 도의 12)을 형성한 다음 이온주입 공정으로 P+영역(2)을 형성한다. 그리고 다시 일정부분의 상기 절연층(제 3a 도의 12)을 제거한 다음, 게이트 산화막(5), 부상 게이트(6), 중간 폴리 산화막(7) 및 조절 게이트(8)는 제 3a 도 내지 제 3d 도에 설명한 바와 같이 형성한다. 그후 소오스 및 드레인을 형성하기 위하여 인(P) 또는 비소(As) 등을 이용하여 에너지를 낮추어 이온주입으로 소오스영역(4)과 드레인 영역(3)을 형성한 다음, 붕소(B)등을 다시 에너지를 높혀서 이온주입으로 P++영역(16)을 형성한다. 그후, 전체적으로 산화막, PSG층 또는 BPSG층 등으로 두껍게 절연층(9)을 형성한 다음 드레인영역(3)과 소오스영역(4)상의 일정부분을 제거하고 금속층(10 및 11)을 형성한 것이다.
제 4b 도는 본 발명에 의해 형성된 소자에서 제 1 도의 B-B'선을 따라 절단한 상태의 단면도로써, 본 발명 구성요소인 필드 차폐 플레이트를 형성하여 두 개의 소자를 절연시킨다.
즉, 기판(1)에 P+영역(2)을 형성하고 절연층(12)과 필드 차폐 플레이트(13)를 형성한다. 그리고, 소오스영역 및 드레인 영역(3 및 3A)을 형성할 때 이온주입 공정으로 P++영역(16)을 형성하고 그 상부에 절연층(9)을 형성한후 일정부분 제거하여 드레인 영역에 접속된 금속층(10 및 10A)을 형성한 것이다.
상기의 소오스 및 드레인을 형성하기 위하여, 이온주입 장비의 에너지는 예를 들어 40-80Kev로하고, P++영역(16)을 형성하기 위하여 이온주입 장비의 에너지는 예를 들어 150Kev로 하면 주입되는 약 4205Å 정도가 된다.
그러므로 제 4a 도의 채널영역상의 전체 두께(T1)은
T1=게이트 산화막(5)+부상 게이트(6)+중간 폴리 산화막(7)+조절 게이트(8)로 나타낼수 있으며, 제 4b 도에서 필드 차폐 플레이트영역 상의 두께(T)는
T2= 절연막(12)+필드 차폐 플레이트(13)로 나타낼수 있는데, 일반적으로 각각의 두께는 게이트 산화막(5) 300Å, 부상게이트(6) 4000Å, 중간 폴리산화막(7) 500Å, 조절게이트(8) 5000Å, 절연막(12) 1000Å, 필드 차폐 플레이트(13) 3000Å이다. 따라서, 채널상의 전체 두께(T1)는 9800Å이고 필드 차폐 플레이트(13)상의 두께(T2)는 4000Å으로서, 상기의 P++형성(16)시에는 채널영역에는 붕소가 이온주입이 안되고 단지 필드 차폐 플레이트(13)하부 영역에만 이온주입되어 P++영역(16)을 형성하게 된다.
제 4a 도 및 제 4b 도 공정후에 일반적으로 차폐 필드 플레이트(13)를 소자의 GND와 연결시킨다. 그러면, 항상 필드 차폐 플레이트 하부는 게이트 전압이 “0”V인가되어 트랜지스터가 off 상태로 된것과 같이 소자와 소자사이의 분리기능을 원활하게 수행할 수 있다. 상기 기판에 전압이 인가되는 소자의 경우에는 기판 전압을 필드 차폐 플레이트(13)에 인가하여 사용할 수 있다.
또한, 본 발명의 제 1 실시예로 필드 차폐 플레이트(13)를 GND 영역이 아닌 임의의 패드에 접속하여 그 패드의 전압을 조절할 수 있으면 이른바 Flash EEPROM을 제작할 수 있다. 즉, EPROM의 프로그램 및 데이타 판독시에는 임의의 패드를 GND 패드와 공통으로 연결시켜 수행한다. 그리고, 데이타 소거시에는 EPROM의 다른 전극(조절게이트, 소오스 및 드레인 전극, 기판)들을 모두 GND로 접속하고 필드 차폐 플레이트로 연결된 임의의 패드에 전압을 조절하면 즉, 임의의 패드에 고전압을 인가하면 부상 게이트의 전하들이 필드 차폐 플레이트들을 빠지게 되어 Flash EEPROM으로 동작할 수 있다. 더구나, 필드 차폐 플레이트들은 EPROM의 프로그램과 데이터 판독시에는 이웃하는 EPROM과의 소자분리 기능을 수행하고, 데이타 소거시에는 소거 플레이트로 작동할 수 있어서 제 1 실시에는 다음과 같은 장점이 있다.
첫째, EPROM의 데이타를 U.V가 아닌 전기적으로 소거할 수 있으며, 둘째, EPROM의 패케이지시에 상부에 형성되는 U.V통로인 창을 삭제할 수 있어 소자의 제조비용을 절감할 수 있으며, 셋째, 필드 차폐 플레이트를 임의의 패드에 연결시에 소자제작시 형성되는 접합을 통과하지 않으므로 필드 차폐 플레이트에 소자의 항복전압보다 큰 전압을 유기하여도 무관하다.
상기한 바와같이, 본 발명에 의해 형성되는 반도체 소자는 종래 LOCOS 방식에 의한 결점을 개선하여 소자분리 기능을 충분히 수행하고, 본 발명의 제 1 실시예와 같이 자외선에 의한 데이터 소거대신 전기적으로 소거가 가능한 소자를 제공할 수 있다. 또한, 소오스 및 드레인영역에 P++영역을 형성함으로서 EPROM의 특성이 변화되지 않으면서 펀치트루 전압증가 및 P++의 농도에 의한 핫케리어의 발생 확율을 높이므로 프로그램 효율이 증가하게 되며, EPROM의 고집적화를 실현할 수 있는 큰 효과가 있다.
Claims (8)
- 부상 게이트를 갖는 반도체소자 제조방법에 있어서, P형 기판(1)에 절연층(12)을 산화막층 또는 ONO층으로 500-1000Å정도 형성한 다음, 이온주입 공정으로 P형 기판(1)에 P+영역(2)을 형성하는 단계와, 상기 절연층(12) 상부에 필드 차폐 플레이트를 N형 폴리 실리콘 등으로 3000-5000Å정도 증착하는 단계와,게이트전극이 형성될 부분의 상기 필드 차폐 플레이트(13)와 절연층(12)을 사진식각 공정으로 소정부분 제거하여 필드 차폐 프레이트(13)를 형성하는 단계와, 상기 노출된 P+영역(2) 및 전도물질(4)의 상부 및 측면에 게이트 산화막(5)을 300-400Å 정도로 성장시키는 단계와, 상기 게이트 산화막(5) 상부에 부상 게이트용 N형 폴리 실리콘을 증착한후 패턴공정에 의해 부상 게이트(6)를 형성하는 단계와, 상기 부상 게이트(6) 상부 및 측면에 중간 폴리 산화막(7)으로 산화막 또는 ONO층을 200-700Å정도 형성하는 단계와, 상기 중간 폴리 산화막(7) 상부에 N형 폴리 실리콘등으로 소정두께 증착하여 패턴공정에 의해 조절게이트(8)를 형성하는 단계와, 상기 P+영역(2)에 이온주입 공정으로 N+소오스영역(4) 및 드레인영역(3)을 형성하고, P++영역(16)을 형성하는 단계와, 상기 부상 게이트(6)와 조절게이트(8) 주변에 산화막, BPSG층 또는 PSG층으로 절연층(9)을 형성하는 단계와, 상기 소오스영역(4)과 드레인영역(3) 상부의 소정부분 절연층(9)을 제거한후 금속층을 증착하여 패턴공정으로 금속층(10 및 11)을 형성하는 단계로 이루어지는 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자 제조방법.
- 부상게이트를 갖는 반도체 소자에 있어서, 기판(1)에 형성된 P+영역(2) 내부에 형성된 N형 소오스영역(4)과 드레인영역(3)과, 소오스영역(4) 및 드레인영역(3)하부의 P+영역에 소정깊이로 형성된 P++영역(16)과, 필드 차폐 플레이트(13) 하부의 P+영역에 소정깊이로 형성된 P++영역과, 상기 소오스영역(4)과 드레인영역(3)간 상부에는 순차적으로 각각 소정 두께로 형성된 게이트 산화막(5), 부상 게이트(6), 중간 폴리 산화막(7) 및 조절게이트(8)와, 상기 부상 게이트(6)와 조절게이트(8) 주변에 절연층(9)이 형성되고 소오스영역(4)과 드레인영역(3)에 상에 +일부절연층(9)이 제거되어 형성된 금속층(10 및 11)과, 상기 부상 게이트(6) 측면의 P+영역(2)상에 각각 소정두께로 형성된 절연층(12) 및 필드 차폐 플레이트(13)로 이루어지는 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
- 제 2 항에 있어서, 상기 부상 게이트(6)는 필드 차폐 프레이트(13)과 일정부분 겹쳐지고 상기 조절 게이트(8)은 상기 부상 게이트(6)와 그 하부의 필드 차폐 플레이트(13)과 완전히 겹쳐지도록 구성된 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
- 제 2 항에 있어서, 상기 부상 게이트(6) 및 조절게이트(8)은 N형 폴리 실리콘인 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트(13)은 N형 폴리 실리콘으로 3000-5000Å 정도의 두께로 형성된 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
- 제 2 항에 있어서, 상기 절연층(12 또는 7)은 산화막층 또는 ONO층등으로 500-1000Å 또는 200-700Å 정도의 두께로 형성된 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트(13)을 "GND"에 접속시켜 형성된 소자를 포함하는 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트(13)을 임의의 패드에 접속시켜 형성된 소자를 포함하는 것을 특징으로 하는 부상 게이트를 갖는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012925A KR920004371B1 (ko) | 1989-09-07 | 1989-09-07 | 부상 게이트를 갖는 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012925A KR920004371B1 (ko) | 1989-09-07 | 1989-09-07 | 부상 게이트를 갖는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910006978A KR910006978A (ko) | 1991-04-30 |
| KR920004371B1 true KR920004371B1 (ko) | 1992-06-04 |
Family
ID=19289704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890012925A KR920004371B1 (ko) | 1989-09-07 | 1989-09-07 | 부상 게이트를 갖는 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920004371B1 (ko) |
-
1989
- 1989-09-07 KR KR1019890012925A patent/KR920004371B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910006978A (ko) | 1991-04-30 |
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